JPH08274624A - 論理回路 - Google Patents

Abstract

(57)【要約】 【目的】 低い電源電圧で動作し、かつ高速動作が可能
な論理回路を提供する。 【構成】 Ｐ型ＭＯＳトランジスタ１個と、Ｎ型ＭＯＳ
トランジスタ１個とからなる論理回路であって、前記Ｐ
型ＭＯＳトランジスタのソース端子が電源に、ゲート端
子とドレイン端子とが入力端子に接続され、前記Ｎ型Ｍ
ＯＳトランジスタのソース端子が接地電位に、ゲート端
子が入力端子に、ドレイン端子が出力端子に接続されて
なることを特徴とする論理回路。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＩＣやＬＳＩなどの半
導体集積回路の基本構成単位である論理回路に関する。

【０００２】

【従来の技術】論理回路の基本はインバータ回路であ
る。従来のインバータ回路は、図８に示すように、Ｐ型
ＭＯＳトランジスタ（またはＰチャネルＭＯＳトランジ
スタと称する）１個と、Ｎ型ＭＯＳトランジスタ（また
はＮチャネルＭＯＳトランジスタと称する）１個とから
なり、Ｐ型ＭＯＳトランジスタＴｒ１のソース端子が電
源Ｖｄｄに接続され、Ｎ型ＭＯＳトランジスタのソース
端子が接地電位ＧＮＤに接続され、Ｐ型ＭＯＳトランジ
スタのゲート端子とＮ型ＭＯＳトランジスタのゲート端
子とが入力端子ｉｎｐｕｔに接続され、Ｐ型ＭＯＳトラ
ンジスタのドレイン端子とＮ型ＭＯＳトランジスタのド
レイン端子とが出力端子ｏｕｔｐｕｔに接続されてい
る。

【０００３】その動作は、入力端子ｉｎｐｕｔに印加さ
れている電圧がＧＮＤレベル（ロー）の状態で、Ｔｒ１
がオン、Ｔｒ２がオフとなって、出力端子ｏｕｔｐｕｔ
には電源Ｖｄｄの電位と同じ信号が出力され、入力端子
ｉｎｐｕｔに電源電圧（ハイ）が印加されることによ
り、Ｔｒ１がオフ、Ｔｒ２がオンとなって、出力端子ｏ
ｕｔｐｕｔからはＧＮＤレベルの信号が出力されるもの
である。このように、２つ以上のトランジスタが互いに
協調してなる回路を一般的にＣＭＯＳ回路と称してい
る。

【０００４】同様に、２つ以上の入力の論理を実現する
論理ゲートとして、ＮＯＲ回路は、その入力数だけＰ型
ＭＯＳトランジスタを直列に接続し、Ｎ型ＭＯＳトラン
ジスタを並列に接続する、またＮＡＮＤ回路は、その逆
で入力数だけＮ型ＭＯＳトランジスタを直列に接続し、
Ｐ型ＭＯＳトランジスタを並列に接続している。さらに
複雑な論理回路では、複合ゲートがあるが、いずれも入
力数の２倍のトランジスタによりＣＭＯＳ回路が構成さ
れているものである。

【０００５】

【発明が解決しようとする課題】このような論理回路で
は、電圧で信号を表し、トランジスタが飽和領域で動作
するために、電源電圧をある程度高くせざるを得ず、通
常５Ｖ、低くても３Ｖ程度が必要となっている。さら
に、論理ゲートの出力端の電位は接地電位から電源電圧
まで変化するので、各トランジスタの負荷容量や配線容
量部分の充放電にかかる時間によって、その動作が遅く
なり、高速動作の妨げとなっているという問題がある。

【０００６】信号をインピーダンスによって表現するこ
とで高速化を図ろうとした例（特開昭５９−８１９２
２）があるが、インバータとして動作させるためにトラ
ンジスタまたはダイオードを合わせて３つ用いる必要が
あり、半導体集積回路としての集積度が低くなるといっ
た問題がある。

【０００７】そこで本発明は、低い電源電圧で動作し、
かつ高速動作が可能な論理回路を提供することを目的と
する。

【０００８】

【課題を解決するための手段】上記目的を達成するため
の本発明は、Ｐ型ＭＯＳトランジスタ１個と、Ｎ型ＭＯ
Ｓトランジスタ１個とからなる論理回路であって、前記
Ｐ型ＭＯＳトランジスタのソース端子が電源に、ゲート
端子とドレイン端子とが入力端子に接続され、前記Ｎ型
ＭＯＳトランジスタのソース端子が接地電位に、ゲート
端子が入力端子に、ドレイン端子が出力端子に接続され
てなることを特徴とする論理回路である。

【０００９】また、上記目的を達成するための本発明
は、Ｎ型ＭＯＳトランジスタ１個と、Ｐ型ＭＯＳトラン
ジスタ１個とからなる論理回路であって、前記Ｎ型ＭＯ
Ｓトランジスタのソース端子が接地電位に、ゲート端子
とドレイン端子とが入力端子に接続され、前記Ｐ型ＭＯ
Ｓトランジスタのソース端子が電源に、ゲート端子が入
力端子に、ドレイン端子が出力端子に接続されてなるこ
とを特徴とする論理回路である。

【００１０】また、上記目的を達成するための本発明
は、Ｎ型ＭＯＳトランジスタ２個からなる論理回路であ
って、前記Ｎ型ＭＯＳトランジスタの内、一方のトラン
ジスタのソース端子が入力端子に、ゲート端子とドレイ
ン端子とが電源に接続され、他方のトランジスタのソー
ス端子が接地電位に、ゲート端子が入力端子に、ドレイ
ン端子が出力端子に接続されてなることを特徴とする論
理回路である。

【００１１】また、上記目的を達成するための本発明
は、Ｐ型ＭＯＳトランジスタ２個からなる論理回路であ
って、前記Ｐ型ＭＯＳトランジスタの内、一方のトラン
ジスタのソース端子が入力端子に、ゲート端子とドレイ
ン端子とが接地電位に接続され、他方のトランジスタの
ソース端子が電源に、ゲート端子が入力端子に、ドレイ
ン端子が出力端子に接続されてなることを特徴とする論
理回路である。

【００１２】また、上記目的を達成するための本発明
は、ダイオード１個と、Ｎ型ＭＯＳトランジスタ１個と
からなる論理回路であって、前記ダイオードのアノード
が電源に、カソードが入力端子に接続され、前記Ｎ型Ｍ
ＯＳトランジスタのソース端子が接地電位に、ゲート端
子が入力端子に、ドレイン端子が出力端子に接続されて
なることを特徴とする論理回路である。

【００１３】また、上記目的を達成するための本発明
は、ダイオード１個と、Ｐ型ＭＯＳトランジスタ１個と
からなる論理回路であって、前記ダイオードのカソード
が接地電位に、アノードが入力端子に接続され、前記Ｐ
型ＭＯＳトランジスタのソース端子が電源に、ゲート端
子が入力端子に、ドレイン端子が出力端子に接続されて
なることを特徴とする論理回路である。

【００１４】さらに本発明は、前記入力端子が複数本並
列に配置されていることを特徴とする論理回路である。

【００１５】

【作用】上述のように構成された本発明は、請求項ごと
に以下のように作用する。

【００１６】請求項１記載の本発明は、Ｐ型ＭＯＳトラ
ンジスタ１個と、Ｎ型ＭＯＳトランジスタ１個とからな
り、Ｐ型ＭＯＳトランジスタのソース端子が電源に、ゲ
ート端子とドレイン端子とが入力端子に接続されてお
り、Ｎ型ＭＯＳトランジスタのソース端子が接地電位
に、ゲート端子が入力端子に、ドレイン端子が出力端子
に接続されている論理回路である。

【００１７】この論理回路は、電源電圧（Ｖｄｄ）とし
て、Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値
（Ｖｔｈ１）とＮ型ＭＯＳトランジスタのしきい値電圧
（Ｖｔｈ２）を足した値よりわずかに大きい（＋α）電
圧を印加して動作させる。従って、電源電圧Ｖｄｄ＝Ｖ
ｔｈ１＋Ｖｔｈ２＋αである。

【００１８】その動作は、入力端子に入力電流が流れて
いない状態では、Ｐ型ＭＯＳトランジスタは、ドレイン
とゲートが接続されているので、ゲート・ソース間電圧
はＶｔｈ１より小さくなり、入力端子電位ＶｇはＶｄｄ
からＶｔｈ１をひいた電圧より高い電位となり、すなわ
ち、Ｖｇ＞Ｖｄｄ−Ｖｔｈ１＝Ｖｔｈ２＋αとなる。こ
の電位が入力端子に接続されているＮ型ＭＯＳトランジ
スタにゲート電圧として印加される。Ｎ型ＭＯＳトラン
ジスタのゲートにしきい値電圧Ｖｔｈ２より高い電圧が
加わることによって、Ｎ型ＭＯＳトランジスタのドレイ
ンには電流が流れ、従って、出力端子に電流が流れるこ
ととなる。

【００１９】逆に、入力端子に電流が流れると、この電
流はＰ型ＭＯＳトランジスタを通って流れなければなら
ないので、Ｐ型ＭＯＳトランジスタのゲート・ソース間
電圧はＶｔｈ１より大きくなり、入力端子電位ＶｇはＶ
ｄｄからＶｔｈ１をひいた電圧より低い電位となり、す
なわち、Ｖｇ＜Ｖｄｄ−Ｖｔｈ１＝Ｖｔｈ２＋αとな
る。電流がある程度流れると、Ｐ型ＭＯＳトランジスタ
のゲート・ソース間電圧はさらに大きくなり、また、α
は小さいので、容易にＶｇ＜Ｖｔｈ２となる。この電位
が入力端子に接続されているＮ型ＭＯＳトランジスタに
ゲート電圧として印加されるため、Ｎ型ＭＯＳトランジ
スタのドレインには電流が流れず、従って、出力端子に
電流が流れないこととなる。

【００２０】このようにこの論理回路は、入力端子の電
流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００２１】次に、請求項２記載の本発明は、Ｎ型ＭＯ
Ｓトランジスタ１個と、Ｐ型ＭＯＳトランジスタ１個と
からなり、Ｎ型ＭＯＳトランジスタのソース端子が接地
電位に、ゲート端子とドレイン端子とが入力端子に接続
され、Ｐ型ＭＯＳトランジスタのソース端子が電源に、
ゲート端子が入力端子に、ドレイン端子が出力端子に接
続されている論理回路である。

【００２２】この論理回路も、電源電圧（Ｖｄｄ）とし
て、Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値
（Ｖｔｈ１）とＮ型ＭＯＳトランジスタのしきい値電圧
（Ｖｔｈ２）を足した値よりわずかに大きい（＋α）電
圧を印加して動作させる。従って、Ｖｄｄ＝Ｖｔｈ１＋
Ｖｔｈ２＋αである。

【００２３】入力端子に入力電流が流れていない状態で
は、Ｎ型ＭＯＳトランジスタは、ドレインとゲートが接
続されているので、ゲート・ソース間電圧、すなわち、
入力端子電位ＶｇはＶｔｈ２より低い電位となる（Ｖｇ
＜Ｖｔｈ２）。この電位が入力端子に接続されているＰ
型ＭＯＳトランジスタのゲートに印加される。Ｐ型ＭＯ
Ｓトランジスタのゲート・ソース間電圧は、Ｖｄｄ−Ｖ
ｇ＞Ｖｔｈ１＋αとなり、しきい値電圧より大きい電圧
が加わることによって、Ｐ型ＭＯＳトランジスタのドレ
インには電流が流れ、従って、出力端子に電流が流れる
こととなる。

【００２４】逆に、入力端子に電流が流れると、この電
流はＮ型ＭＯＳトランジスタを通って流れなければなら
ないので、Ｎ型ＭＯＳトランジスタのゲート・ソース間
電圧、すなわち、入力端子電位ＶｇはＶｔｈ２より高い
電位となる（Ｖｇ＞Ｖｔｈ２）。

【００２５】電流がある程度流れると、Ｎ型ＭＯＳトラ
ンジスタのゲート・ソース間電圧はさらに大きくなり、
また、αは小さいので、容易にＶｇ＞Ｖｔｈ２＋αとな
る。この電位が入力端子に接続されているＰ型ＭＯＳト
ランジスタのゲートに印加される。Ｐ型ＭＯＳトランジ
スタのゲート・ソース間電圧は、Ｖｄｄ−Ｖｇ＜Ｖｔｈ
１となり、しきい値電圧より小さい電圧が加わることに
よって、Ｐ型ＭＯＳトランジスタのドレインには電流が
流れず、従って、出力端子に電流が流れないこととな
る。

【００２６】このようにこの論理回路は、入力端子の電
流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００２７】次に、請求項３記載の本発明は、Ｎ型ＭＯ
Ｓトランジスタ２個からなり、Ｎ型ＭＯＳトランジスタ
の内、一方のトランジスタのソース端子が入力端子に、
ゲート端子とドレイン端子とが電源に接続され、他方の
トランジスタのソース端子が接地電位に、ゲート端子が
入力端子に、ドレイン端子が出力端子に接続されている
論理回路である。

【００２８】この論理回路も、電源電圧（Ｖｄｄ）とし
て、２つのＮ型ＭＯＳトランジスタのしきい値電圧（Ｖ
ｔｈ２）の和よりわずかに大きい（＋α）電圧を印加し
て動作させる。従って、Ｖｄｄ＝Ｖｔｈ２×２＋αであ
る。

【００２９】入力端子に入力電流が流れていない状態で
は、ゲートとドレインが電源に接続されている方のＮ型
ＭＯＳトランジスタのゲート・ソース間電圧はＶｔｈ２
より低い電位となる。従って、入力端子電位ＶｇはＶｄ
ｄからＶｔｈ２をひいた電圧より高い電位となり、すな
わち、Ｖｇ＞Ｖｄｄ−Ｖｔｈ２＝Ｖｔｈ２＋αとなる。
この電位が、ゲートが入力端子に接続されている他方の
Ｎ型ＭＯＳトランジスタにゲート電圧として印加され
る。ゲートにしきい値電圧Ｖｔｈ２より高い電圧が加わ
ることによって、このＮ型ＭＯＳトランジスタのドレイ
ンには電流が流れ、従って、出力端子に電流が流れるこ
ととなる。

【００３０】逆に、入力端子に電流が流れると、この電
流はゲートとドレインが電源に接続されている方のＮ型
ＭＯＳトランジスタを通って流れなければならないの
で、このＮ型ＭＯＳトランジスタのゲート・ソース間電
圧はＶｔｈ２より大きくなり、入力端子電位ＶｇはＶｄ
ｄからＶｔｈ２をひいた電圧より低い電位となり、すな
わち、Ｖｇ＜Ｖｄｄ−Ｖｔｈ２＝Ｖｔｈ２＋αとなる。
電流がある程度流れると、このＮ型ＭＯＳトランジスタ
のゲート・ソース間電圧はさらに大きくなり、また、α
は小さいので、容易にＶｇ＜Ｖｔｈ２となる。この電位
が、ゲートが入力端子に接続されている他方のＮ型ＭＯ
Ｓトランジスタにゲート電圧として印加されるため、こ
のＮ型ＭＯＳトランジスタのドレインには電流が流れ
ず、従って、出力端子に電流が流れないこととなる。

【００３１】このようにこの論理回路では、入力端子の
電流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００３２】次に、請求項４記載の本発明は、Ｐ型ＭＯ
Ｓトランジスタ２個からなる論理回路で、Ｐ型ＭＯＳト
ランジスタの内、一方のトランジスタのソース端子が入
力端子に、ゲート端子とドレイン端子とが接地電位に接
続され、他の一方のトランジスタのソース端子が電源
に、ゲート端子が入力端子に、ドレイン端子が出力端子
に接続されている論理回路である。

【００３３】この論理回路も、電源電圧（Ｖｄｄ）とし
て、２つのＰ型ＭＯＳトランジスタのしきい値電圧の絶
対値（Ｖｔｈ１）の和よりわずかに大きい（＋α）電圧
を印加して動作させる。従って、Ｖｄｄ＝Ｖｔｈ１×２
＋αである。

【００３４】入力端子に入力電流が流れていない状態で
は、ゲートとドレインが接地電位に接続されている方の
Ｐ型ＭＯＳトランジスタのゲート・ソース間電圧、すな
わち、入力端子電位ＶｇはＶｔｈ１より低い電位となる
（Ｖｇ＜Ｖｔｈ１）。この電位が、ゲートが入力端子に
接続されている他方のＰ型ＭＯＳトランジスタのゲート
に印加される。Ｐ型ＭＯＳトランジスタのゲート・ソー
ス間電圧は、Ｖｄｄ−Ｖｇ＞Ｖｔｈ１＋αとなり、しき
い値電圧より大きい電圧が加わることによって、このＰ
型ＭＯＳトランジスタのドレインには電流が流れ、従っ
て、出力端子に電流が流れることとなる。

【００３５】逆に、入力端子に電流が流れると、この電
流はゲートとドレインが接地電位に接続されている方の
Ｐ型ＭＯＳトランジスタを通って流れなければならない
ので、このＰ型ＭＯＳトランジスタのゲート・ソース間
電圧、すなわち、入力端子電位ＶｇはＶｔｈ１より高い
電位となる（Ｖｇ＞Ｖｔｈ１）。電流がある程度流れる
と、このＰ型ＭＯＳトランジスタのゲート・ソース間電
圧はさらに大きくなり、また、αは小さいので、容易に
Ｖｇ＞Ｖｔｈ１＋αとなる。この電位が、ゲートが入力
端子に接続されている他方のＰ型ＭＯＳトランジスタの
ゲートに印加される。Ｐ型ＭＯＳトランジスタのゲート
・ソース間電圧は、Ｖｄｄ−Ｖｇ＜Ｖｔｈ１＋αとな
り、しきい値電圧より小さい電圧が加わることによっ
て、このＰ型ＭＯＳトランジスタのドレインには電流が
流れず、従って、出力端子に電流が流れないこととな
る。

【００３６】このようにこの論理回路は、入力端子の電
流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００３７】次に、請求項５記載の本発明は、ダイオー
ド１個と、Ｎ型ＭＯＳトランジスタ１個とからなり、前
記ダイオードのアノードが電源に、カソードが入力端子
に接続され、前記Ｎ型ＭＯＳトランジスタのソース端子
が接地電位に、ゲート端子が入力端子に、ドレイン端子
が出力端子に接続されている論理回路である。

【００３８】この論理回路も、電源電圧（Ｖｄｄ）とし
て、Ｎ型ＭＯＳトランジスタのしきい値電圧（Ｖｔｈ
２）とダイオードのオン電圧（ＶＤ）の和よりわずかに
大きい（＋α）電圧を印加して動作させる。従って、Ｖ
ｄｄ＝Ｖｔｈ２＋ＶＤ＋αである。

【００３９】入力端子に入力電流が流れていない状態で
は、ダイオードのアノード・カソード間電圧はＶＤより
低い電位となる。従って、入力端子電位ＶｇはＶｄｄか
らＶＤをひいた電圧より高い電位となり、すなわち、Ｖ
ｇ＞Ｖｄｄ−ＶＤ＝Ｖｔｈ２＋αとなる。この電位が、
ゲートが入力端子に接続されているＮ型ＭＯＳトランジ
スタにゲート電圧として印加される。ゲートにしきい値
電圧Ｖｔｈ２より高い電圧が加わることによって、Ｎ型
ＭＯＳトランジスタのドレインには電流が流れ、従っ
て、出力端子に電流が流れることとなる。

【００４０】逆に、入力端子に電流が流れると、この電
流はダイオードを通って流れなければならないので、こ
のダイオードのアノード・カソード間電圧はＶＤより大
きくなり、入力端子電位ＶｇはＶｄｄからＶＤをひいた
電圧より低い電位となり、すなわち、Ｖｇ＜Ｖｄｄ−Ｖ
Ｄ＝Ｖｔｈ２＋αとなる。電流がある程度流れると、ダ
イオードのアノード・カソード間電圧はさらに大きくな
り、また、αは小さいので、容易にＶｇ＜Ｖｔｈ２とな
る。この電位が、ゲートが入力端子に接続されているＮ
型ＭＯＳトランジスタにゲート電圧として印加されるた
め、Ｎ型ＭＯＳトランジスタのドレインには電流が流れ
ず、従って、出力端子に電流が流れないこととなる。

【００４１】このようにこの論理回路では、入力端子の
電流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００４２】次に、請求項６記載の本発明は、ダイオー
ド１個と、Ｐ型ＭＯＳトランジスタ１個とからなり、前
記ダイオードのカソードが接地電位に、アノードが入力
端子に接続され、前記Ｐ型ＭＯＳトランジスタのソース
端子が電源に、ゲート端子が入力端子に、ドレイン端子
が出力端子に接続されている論理回路である。

【００４３】この論理回路も、電源電圧（Ｖｄｄ）とし
て、Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値
（Ｖｔｈ１）とダイオードのオン電圧（ＶＤ）の和より
わずかに大きい（＋α）電圧を印加して動作させる。従
って、Ｖｄｄ＝Ｖｔｈ１＋ＶＤ＋αである。

【００４４】入力端子に入力電流が流れていない状態で
は、ダイオードのアノード・カソード間電圧、すなわ
ち、入力端子電位ＶｇはＶＤより低い電位となる（Ｖｇ
＜ＶＤ）。この電位が、ゲートが入力端子に接続されて
いるＰ型ＭＯＳトランジスタのゲートに印加される。Ｐ
型ＭＯＳトランジスタのゲート・ソース間電圧は、Ｖｄ
ｄ−Ｖｇ＞Ｖｔｈ１＋αとなり、しきい値電圧より大き
い電圧が加わることによって、Ｐ型ＭＯＳトランジスタ
のドレインには電流が流れ、従って、出力端子に電流が
流れることとなる。

【００４５】逆に、入力端子に電流が流れると、この電
流はダイオードを通って流れなければならないので、ダ
イオードのアノード・カソード間電圧、すなわち、入力
端子電位ＶｇはＶＤより高い電位となる（Ｖｇ＞Ｖ
Ｄ）。電流がある程度流れると、ダイオードのアノード
・カソード間電圧はさらに大きくなり、また、αは小さ
いので、容易にＶｇ＞ＶＤ＋αとなる。この電位が、ゲ
ートが入力端子に接続されているＰ型ＭＯＳトランジス
タのゲートに印加される。Ｐ型ＭＯＳトランジスタのゲ
ート・ソース間電圧は、Ｖｄｄ−Ｖｇ＜Ｖｔｈ１＋αと
なり、しきい値電圧より小さい電圧が加わることによっ
て、Ｐ型ＭＯＳトランジスタのドレインには電流が流れ
ず、従って、出力端子に電流が流れないこととなる。

【００４６】このようにこの論理回路は、入力端子の電
流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００４７】次に、請求項７記載の本発明は、前記各請
求項ごとの論理回路において、その入力端子が複数本並
列に配置されている論理回路であり、これにより並列な
入力のいずれか一つの入力端子に電流が流れると、その
出力電流が流れなくなる、複数の入力よるＮＯＲ回路と
して動作するものである。

【００４８】

【実施例】以下、添付した図面を参照して、本発明の一
実施例を説明する。

【００４９】実施例１ 図１は、本発明を適用した一実施例の論理回路構成を示
す回路図である。この論理回路は、ソースに電源Ｖｄ
ｄ、ゲートとドレインに入力端子Ｉｎｐｕｔを接続した
Ｐ型ＭＯＳトランジスタＴｒ１と、ゲートに入力端子Ｉ
ｎｐｕｔ、ドレインに出力端子Ｏｕｔｐｕｔ、そしてソ
ースに接地電位ＧＮＤを接続したＮ型ＭＯＳトランジス
タＴｒ２とからなる。

【００５０】この論理回路は、電源電圧Ｖｄｄとして、
Ｐ型ＭＯＳトランジスタＴｒ１のしきい値電圧の絶対値
Ｖｔｈ１とＮ型ＭＯＳトランジスタＴｒ２のしきい値電
圧Ｖｔｈ２の和よりわずかに高い電圧（＋α）を印加す
る。すなわち、Ｖｄｄ＝Ｖｔｈ１＋Ｖｔｈ２＋αとす
る。ここで、αは、０．１Ｖ程度とした。

【００５１】入力端子に入力電流が流れていない状態で
は、Ｐ型ＭＯＳトランジスタＴｒ１は、ドレインとゲー
トが接続されているので、ゲート・ソース間電圧はＶｔ
ｈ１より小さくなり、入力端子電位ＶｇはＶｄｄからＶ
ｔｈ１をひいた電圧より高い電位となり、すなわち、Ｖ
ｇ＞Ｖｄｄ−Ｖｔｈ１＝Ｖｔｈ２＋αとなる。この電位
が入力端子に接続されているＮ型ＭＯＳトランジスタＴ
ｒ２にゲート電圧として印加される。Ｎ型ＭＯＳトラン
ジスタＴｒ２のゲートにしきい値電圧Ｖｔｈ２より高い
電圧が加わることによって、Ｎ型ＭＯＳトランジスタＴ
ｒ２のドレインには電流が流れ、従って、出力端子に電
流が流れることとなる。

【００５２】逆に、入力端子に電流が流れると、この電
流はＰ型ＭＯＳトランジスタＴｒ１を通って流れなけれ
ばならないので、Ｐ型ＭＯＳトランジスタＴｒ１のゲー
ト・ソース間電圧はＶｔｈ１より大きくなり、入力端子
電位ＶｇはＶｄｄからＶｔｈ１をひいた電圧より低い電
位となり、すなわち、Ｖｇ＜Ｖｄｄ−Ｖｔｈ１＝Ｖｔｈ
２＋αとなる。電流がある程度流れると、Ｐ型ＭＯＳト
ランジスタＴｒ１のゲート・ソース間電圧はさらに大き
くなり、また、αは小さいので、容易にＶｇ＜Ｖｔｈ２
となる。この電位が入力端子に接続されているＮ型ＭＯ
ＳトランジスタＴｒ２にゲート電圧として印加されるた
め、Ｎ型ＭＯＳトランジスタＴｒ２のドレインには電流
が流れず、従って、出力端子に電流が流れないこととな
る。

【００５３】このようにこの論理回路は、入力端子の電
流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００５４】この論理回路では、入力端子の電位Ｖｇの
変化はαよりわずかに大きいだけであり、従来のＣＭＯ
Ｓ論理回路の電位変化のＶｄｄに比較すれば、はるかに
小さい。寄生容量の充放電量は入力端子（または出力端
子）の電位変化に比例するので、本実施例１の論理回路
における寄生容量の充放電量は、従来の論理回路に較べ
てはるかに小さくなり、このため、動作が高速になると
ともに、消費電力を低減することができる。

【００５５】また、通常の論理回路構成のＩＣやＬＳＩ
で電源電圧が３Ｖ程度のものでは、Ｖｔｈ１やＶｔｈ２
は０．６〜０．７Ｖ程度であり、また、αを０．１Ｖ程
度とすれば、本実施例１の論理回路では、１．５Ｖの電
源電圧で動作が可能であり、従来の論理回路より、低い
電源電圧で動作が可能である。さらに、トランジスタの
しきい値電圧を少し下げて０．４Ｖ程度にすれば、Ｖｄ
ｄ＝０．９Ｖ程度で動作が可能になり、すなわち、通常
の乾電池１個で十分動作できる。

【００５６】実施例２ 図２は、本発明を適用した一実施例の論理回路構成を示
す回路図である。この論理回路は、ソースに接地電位Ｇ
ＮＤ、ゲートとドレインに入力端子Ｉｎｐｕｔを接続し
たＮ型ＭＯＳトランジスタＴｒ２と、ゲートに入力端子
Ｉｎｐｕｔ、ドレインに出力端子Ｏｕｔｐｕｔ、そして
ソースに電源Ｖｄｄを接続したＰ型ＭＯＳトランジスタ
Ｔｒ１とからなる。

【００５７】この論理回路も、電源電圧Ｖｄｄとして、
Ｐ型ＭＯＳトランジスタＴｒ１のしきい値電圧の絶対値
（Ｖｔｈ１）とＮ型ＭＯＳトランジスタＴｒ２のしきい
値電圧（Ｖｔｈ２）を足した値よりわずかに大きい（＋
α）電圧を印加して動作させる。従って、Ｖｄｄ＝Ｖｔ
ｈ１＋Ｖｔｈ２＋αである。αは、０．１Ｖ程度とし
た。

【００５８】入力端子に入力電流が流れていない状態で
は、Ｎ型ＭＯＳトランジスタＴｒ２は、ドレインとゲー
トが接続されているので、ゲート・ソース間電圧、すな
わち、入力端子電位ＶｇはＶｔｈ２より低い電位となる
（Ｖｇ＜Ｖｔｈ２）。この電位が入力端子に接続されて
いるＰ型ＭＯＳトランジスタＴｒ１のゲートに印加され
る。Ｐ型ＭＯＳトランジスタＴｒ１のゲート・ソース間
電圧は、Ｖｄｄ−Ｖｇ＞Ｖｔｈ１＋αとなり、しきい値
電圧より大きい電圧が加わることによって、Ｐ型ＭＯＳ
トランジスタＴｒ１のドレインには電流が流れ、従っ
て、出力端子に電流が流れることとなる。

【００５９】逆に、入力端子に電流が流れると、この電
流はＮ型ＭＯＳトランジスタＴｒ２を通って流れなけれ
ばならないので、Ｎ型ＭＯＳトランジスタＴｒ２のゲー
ト・ソース間電圧、すなわち、入力端子電位ＶｇはＶｔ
ｈ２より高い電位となる（Ｖｇ＞Ｖｔｈ２）。電流があ
る程度流れると、Ｎ型ＭＯＳトランジスタＴｒ２のゲー
ト・ソース間電圧はさらに大きくなり、また、αは小さ
いので、容易にＶｇ＞Ｖｔｈ２＋αとなる。この電位が
入力端子に接続されているＰ型ＭＯＳトランジスタＴｒ
１のゲートに印加される。Ｐ型ＭＯＳトランジスタＴｒ
１のゲート・ソース間電圧は、Ｖｄｄ−Ｖｇ＜Ｖｔｈ１
となり、しきい値電圧より小さい電圧が加わることによ
って、Ｐ型ＭＯＳトランジスタＴｒ１のドレインには電
流が流れず、従って、出力端子に電流が流れないことと
なる。

【００６０】このようにこの論理回路は、入力端子の電
流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００６１】この論理回路でも、入力端子の電位Ｖｇの
変化はαよりわずかに大きいだけであるので、従来の論
理回路に較べて動作が高速になるとともに、消費電力を
低減することができる。

【００６２】また、従来の論理回路より、低い電源電圧
で動作が可能である。さらに、トランジスタのしきい値
電圧を少し下げれば、乾電池１個で十分動作できる。

【００６３】実施例３ 図３は、本発明を適用した一実施例の論理回路構成を示
す回路図である。この論理回路は、ドレインとゲートを
電源Ｖｄｄに、ソースを入力端子Ｉｎｐｕｔに接続した
Ｎ型ＭＯＳトランジスタＴｒ１と、ゲートに入力端子Ｉ
ｎｐｕｔ、ドレインに出力端子Ｏｕｔｐｕｔ、そしてソ
ースに接地電位ＧＮＤを接続したＮ型ＭＯＳトランジス
タＴｒ２とからなる。

【００６４】この論理回路も、電源電圧Ｖｄｄとして、
２つのＮ型ＭＯＳトランジスタのしきい値電圧Ｖｔｈ２
の和よりわずかに大きい（＋α）電圧を印加して動作さ
せる。従って、Ｖｄｄ＝Ｖｔｈ２×２＋αである。α
は、０．１Ｖ程度とした。

【００６５】入力端子に入力電流が流れていない状態で
は、ゲートとドレインが電源に接続されている方のＮ型
ＭＯＳトランジスタＴｒ１のゲート・ソース間電圧はＶ
ｔｈ２より低い電位となる。従って、入力端子電位Ｖｇ
はＶｄｄからＶｔｈ２をひいた電圧より高い電位とな
り、すなわち、Ｖｇ＞Ｖｄｄ−Ｖｔｈ２＝Ｖｔｈ２＋α
となる。この電位が、ゲートが入力端子に接続されてい
る他方のＮ型ＭＯＳトランジスタＴｒ２にゲート電圧と
して印加される。ゲートにしきい値電圧Ｖｔｈ２より高
い電圧が加わることによって、このＮ型ＭＯＳトランジ
スタＴｒ２のドレインには電流が流れ、従って、出力端
子に電流が流れることとなる。

【００６６】逆に、入力端子に電流が流れると、この電
流はゲートとドレインが電源に接続されている方のＮ型
ＭＯＳトランジスタＴｒ１を通って流れなければならな
いので、このＮ型ＭＯＳトランジスタＴｒ１のゲート・
ソース間電圧はＶｔｈ２より大きくなり、入力端子電位
ＶｇはＶｄｄからＶｔｈ２をひいた電圧より低い電位と
なり、すなわち、Ｖｇ＜Ｖｄｄ−Ｖｔｈ２＝Ｖｔｈ２＋
αとなる。電流がある程度流れると、このＮ型ＭＯＳト
ランジスタＴｒ１のゲート・ソース間電圧はさらに大き
くなり、また、αは小さいので、容易にＶｇ＜Ｖｔｈ２
となる。この電位が、ゲートが入力端子に接続されてい
る他方のＮ型ＭＯＳトランジスタＴｒ２にゲート電圧と
して印加されるため、このＮ型ＭＯＳトランジスタＴｒ
２のドレインには電流が流れず、従って、出力端子に電
流が流れないこととなる。

【００６７】このようにこの論理回路では、入力端子の
電流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００６８】この論理回路でも、入力端子の電位Ｖｇの
変化はαよりわずかに大きいだけであるので、従来の論
理回路に較べて動作が高速になるとともに、消費電力を
低減することができる。

【００６９】また、従来の論理回路より、低い電源電圧
で動作が可能である。さらに、トランジスタのしきい値
電圧を少し下げれば、乾電池１個で十分動作できる。

【００７０】実施例４ 図４は、本発明を適用した一実施例の論理回路構成を示
す回路図である。この論理回路は、ドレインとゲートを
接地電位ＧＮＤに、ソースを入力端子Ｉｎｐｕｔに接続
したＰ型ＭＯＳトランジスタＴｒ１と、ゲートに入力端
子Ｉｎｐｕｔ、ドレインに出力端子Ｏｕｔｐｕｔ、そし
てソースに電源Ｖｄｄを接続したＰ型ＭＯＳトランジス
タＴｒ２とからなる。

【００７１】この論理回路も、電源電圧Ｖｄｄとして、
２つのＰ型ＭＯＳトランジスタのしきい値電圧の絶対値
Ｖｔｈ１の和よりわずかに大きい（＋α）電圧を印加し
て動作させる。従って、Ｖｄｄ＝Ｖｔｈ１×２＋αであ
る。αは、０．１Ｖ程度とした。

【００７２】入力端子に入力電流が流れていない状態で
は、ゲートとドレインが接地電位に接続されている方の
Ｐ型ＭＯＳトランジスタＴｒ１のゲート・ソース間電
圧、すなわち、入力端子電位ＶｇはＶｔｈ１より低い電
位となる（Ｖｇ＜Ｖｔｈ１）。この電位が、ゲートが入
力端子に接続されている他方のＰ型ＭＯＳトランジスタ
Ｔｒ２のゲートに印加される。Ｐ型ＭＯＳトランジスタ
のゲート・ソース間電圧は、Ｖｄｄ−Ｖｇ＞Ｖｔｈ１＋
αとなり、しきい値電圧より大きい電圧が加わることに
よって、このＰ型ＭＯＳトランジスタＴｒ２のドレイン
には電流が流れ、従って、出力端子に電流が流れること
となる。

【００７３】逆に、入力端子に電流が流れると、この電
流はゲートとドレインが接地電位に接続されている方の
Ｐ型ＭＯＳトランジスタＴｒ１を通って流れなければな
らないので、このＰ型ＭＯＳトランジスタＴｒ１のゲー
ト・ソース間電圧、すなわち、入力端子電位ＶｇはＶｔ
ｈ１より高い電位となる（Ｖｇ＞Ｖｔｈ１）。電流があ
る程度流れると、このＰ型ＭＯＳトランジスタＴｒ１の
ゲート・ソース間電圧はさらに大きくなり、また、αは
小さいので、容易にＶｇ＞Ｖｔｈ１＋αとなる。この電
位が、ゲートが入力端子に接続されている他方のＰ型Ｍ
ＯＳトランジスタＴｒ２のゲートに印加される。Ｐ型Ｍ
ＯＳトランジスタＴｒ２のゲート・ソース間電圧は、Ｖ
ｄｄ−Ｖｇ＜Ｖｔｈ１＋αとなり、しきい値電圧より小
さい電圧が加わることによって、このＰ型ＭＯＳトラン
ジスタＴｒ２のドレインには電流が流れず、従って、出
力端子に電流が流れないこととなる。

【００７４】このようにこの論理回路は、入力端子の電
流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００７５】この論理回路でも、入力端子の電位Ｖｇの
変化はαよりわずかに大きいだけであるので、従来の論
理回路に較べて動作が高速になるとともに、消費電力を
低減することができる。

【００７６】また、従来の論理回路より、低い電源電圧
で動作が可能である。さらに、トランジスタのしきい値
電圧を少し下げれば、乾電池１個で十分動作できる。

【００７７】実施例５ 図５は、本発明を適用した一実施例の論理回路構成を示
す回路図である。この論理回路は、アノードに電源Ｖｄ
ｄ、カソードに入力端子Ｉｎｐｕｔを接続した１個のダ
イオードＤと、ゲートに入力端子Ｉｎｐｕｔ、ドレイン
に出力端子Ｏｕｔｐｕｔ、そしてソースに接地電位ＧＮ
Ｄを接続したＮ型ＭＯＳトランジスタＴｒ２とからな
る。

【００７８】この論理回路も、電源電圧Ｖｄｄとして、
Ｎ型ＭＯＳトランジスタのしきい値電圧Ｖｔｈ２とダイ
オードのオン電圧ＶＤの和よりわずかに大きい（＋α）
電圧を印加して動作させる。従って、Ｖｄｄ＝Ｖｔｈ２
＋ＶＤ＋αである。αは、０．１Ｖ程度とした。

【００７９】入力端子に入力電流が流れていない状態で
は、ダイオードのアノード・カソード間電圧はＶＤより
低い電位となる。従って、入力端子電位ＶｇはＶｄｄか
らＶＤをひいた電圧より高い電位となり、すなわち、Ｖ
ｇ＞Ｖｄｄ−ＶＤ＝Ｖｔｈ２＋αとなる。この電位が、
ゲートが入力端子に接続されているＮ型ＭＯＳトランジ
スタＴｒ２にゲート電圧として印加される。ゲートにし
きい値電圧Ｖｔｈ２より高い電圧が加わることによっ
て、Ｎ型ＭＯＳトランジスタＴｒ２のドレインには電流
が流れ、従って、出力端子に電流が流れることとなる。

【００８０】逆に、入力端子に電流が流れると、この電
流はダイオードを通って流れなければならないので、こ
のダイオードのアノード・カソード間電圧はＶＤより大
きくなり、入力端子電位ＶｇはＶｄｄからＶＤをひいた
電圧より低い電位となり、すなわち、Ｖｇ＜Ｖｄｄ−Ｖ
Ｄ＝Ｖｔｈ２＋αとなる。電流がある程度流れると、ダ
イオードのアノード・カソード間電圧はさらに大きくな
り、また、αは小さいので、容易にＶｇ＜Ｖｔｈ２とな
る。この電位が、ゲートが入力端子に接続されているＮ
型ＭＯＳトランジスタＴｒ２にゲート電圧として印加さ
れるため、Ｎ型ＭＯＳトランジスタＴｒ２のドレインに
は電流が流れず、従って、出力端子に電流が流れないこ
ととなる。

【００８１】このようにこの論理回路では、入力端子の
電流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００８２】この論理回路でも、入力端子の電位Ｖｇの
変化はαよりわずかに大きいだけであるので、従来の論
理回路に較べて動作が高速になるとともに、消費電力を
低減することができる。

【００８３】また、ダイオードのオン電圧は通常０．６
〜０．８Ｖ程度なので、従来の論理回路より、低い電源
電圧で動作が可能である。

【００８４】実施例６ 図６は、本発明を適用した一実施例の論理回路構成を示
す回路図である。この論理回路は、カソードに接地電位
ＧＮＤ、アノードに入力端子Ｉｎｐｕｔを接続した１個
のダイオードＤと、ゲートに入力端子Ｉｎｐｕｔ、ドレ
インに出力端子Ｏｕｔｐｕｔ、そしてソースに電源Ｖｄ
ｄを接続したＰ型ＭＯＳトランジスタＴｒ１とからな
る。

【００８５】この論理回路も、電源電圧Ｖｄｄとして、
Ｐ型ＭＯＳトランジスタのしきい値電圧の絶対値Ｖｔｈ
１とダイオードのオン電圧ＶＤの和よりわずかに大きい
（＋α）電圧を印加して動作させる。従って、Ｖｄｄ＝
Ｖｔｈ１＋ＶＤ＋αである。αは、０．１Ｖ程度とし
た。

【００８６】入力端子に入力電流が流れていない状態で
は、ダイオードのアノード・カソード間電圧、すなわ
ち、入力端子電位ＶｇはＶＤより低い電位となる（Ｖｇ
＜ＶＤ）。この電位が、ゲートが入力端子に接続されて
いるＰ型ＭＯＳトランジスタＴｒ１のゲートに印加され
る。Ｐ型ＭＯＳトランジスタＴｒ１のゲート・ソース間
電圧は、Ｖｄｄ−Ｖｇ＞Ｖｔｈ１＋αとなり、しきい値
電圧より大きい電圧が加わることによって、Ｐ型ＭＯＳ
トランジスタＴｒ１のドレインには電流が流れ、従っ
て、出力端子に電流が流れることとなる。

【００８７】逆に、入力端子に電流が流れると、この電
流はダイオードを通って流れなければならないので、ダ
イオードのアノード・カソード間電圧、すなわち、入力
端子電位ＶｇはＶＤより高い電位となる（Ｖｇ＞Ｖ
Ｄ）。電流がある程度流れると、ダイオードのアノード
・カソード間電圧はさらに大きくなり、また、αは小さ
いので、容易にＶｇ＞ＶＤ＋αとなる。この電位が、ゲ
ートが入力端子に接続されているＰ型ＭＯＳトランジス
タのゲートに印加される。Ｐ型ＭＯＳトランジスタＴｒ
１のゲート・ソース間電圧は、Ｖｄｄ−Ｖｇ＜Ｖｔｈ１
＋αとなり、しきい値電圧より小さい電圧が加わること
によって、Ｐ型ＭＯＳトランジスタＴｒ１のドレインに
は電流が流れず、従って、出力端子に電流が流れないこ
ととなる。

【００８８】このようにこの論理回路は、入力端子の電
流の流れによって、出力端子に流れる電流が逆に変化
し、電流のオン・オフによって論理信号が表されるイン
バータ回路となるものである。

【００８９】この論理回路でも、入力端子の電位Ｖｇの
変化はαよりわずかに大きいだけであるので、従来の論
理回路に較べて動作が高速になるとともに、消費電力を
低減することができる。

【００９０】また、ダイオードのオン電圧は通常０．６
〜０．８Ｖ程度なので、従来の論理回路より、低い電源
電圧で動作が可能である。

【００９１】実施例７ 図１は、本発明を適用した一実施例の論理回路構成を示
す回路図である。この論理回路は、前述の実施例１の論
理回路の入力端子を並列に複数としたものである。すな
わち、ソースに電源Ｖｄｄ、ゲートとドレインに入力端
子Ｉｎｐｕｔを接続したＰ型ＭＯＳトランジスタＴｒ１
と、ゲートに入力端子Ｉｎｐｕｔ、ドレインに出力端子
Ｏｕｔｐｕｔ、ソースに接地電位ＧＮＤを接続したＮ型
ＭＯＳトランジスタＴｒ２、そして、入力端子がＩｎ１
〜Ｉｎ４までの４つである。

【００９２】この論理回路は、電源電圧Ｖｄｄとして、
Ｐ型ＭＯＳトランジスタＴｒ１のしきい値電圧の絶対値
Ｖｔｈ１とＮ型ＭＯＳトランジスタＴｒ２のしきい値電
圧Ｖｔｈ２の和よりわずかに高い電圧（＋α）を印加す
る。すなわち、Ｖｄｄ＝Ｖｔｈ１＋Ｖｔｈ２＋αとす
る。αは、０．１Ｖと程度とした。

【００９３】入力端子Ｉｎ１〜４の全てに入力電流が流
れていない状態では、Ｐ型ＭＯＳトランジスタＴｒ１
は、ドレインとゲートが接続されているので、ゲート・
ソース間電圧はＶｔｈ１より小さくなり、入力端子電位
ＶｇはＶｄｄからＶｔｈ１をひいた電圧より高い電位と
なり、すなわち、Ｖｇ＞Ｖｄｄ−Ｖｔｈ１＝Ｖｔｈ２＋
αとなる。この電位が入力端子に接続されているＮ型Ｍ
ＯＳトランジスタにゲート電圧として印加される。Ｎ型
ＭＯＳトランジスタＴｒ２のゲートにしきい値電圧Ｖｔ
ｈ２より高い電圧が加わることによって、Ｎ型ＭＯＳト
ランジスタＴｒ２のドレインには電流が流れ、従って、
出力端子に電流が流れることとなる。

【００９４】逆に、入力端子Ｉｎ１〜４のいずれか一つ
に電流が流れると、この電流はＰ型ＭＯＳトランジスタ
Ｔｒ１を通って流れなければならないので、Ｐ型ＭＯＳ
トランジスタＴｒ１のゲート・ソース間電圧はＶｔｈ１
より大きくなり、入力端子電位ＶｇはＶｄｄからＶｔｈ
１をひいた電圧より低い電位となり、すなわち、Ｖｇ＜
Ｖｄｄ−Ｖｔｈ１＝Ｖｔｈ２＋αとなる。電流がある程
度流れると、Ｐ型ＭＯＳトランジスタＴｒ１のゲート・
ソース間電圧はさらに大きくなり、また、αは小さいの
で、容易にＶｇ＜Ｖｔｈ２となる。この電位が入力端子
に接続されているＮ型ＭＯＳトランジスタＴｒ２にゲー
ト電圧として印加されるため、Ｎ型ＭＯＳトランジスタ
Ｔｒ２のドレインには電流が流れず、従って、出力端子
に電流が流れないこととなる。

【００９５】このように、この論理回路では、４つの入
力電流のいずれか一つの変化にしたがって、その逆の出
力電流の変化が現れる電流を信号とする、複数入力ＮＯ
Ｒ回路となる。

【００９６】この論理回路では、入力端子の電位Ｖｇの
変化はαよりわずかに大きいだけであり、従来のＣＭＯ
Ｓ論理回路の電位変化のＶｄｄに比較すれば、はるかに
小さい。寄生容量の充放電量は入力端子（または出力端
子）の電位変化に比例するので、本実施例７の論理回路
における寄生容量の充放電量は、従来の論理回路に較べ
てはるかに小さくなり、このため、動作が高速になると
ともに、消費電力を低減することができる。

【００９７】なお、本実施例では入力数を４つとした
が、上記説明より明かなように、２つ以上の入力であれ
ば、同様に動作する。

【００９８】また、本実施例では実施例１の回路をもと
にしたが、実施例２〜６の回路をもとにしても、全く同
様に動作する。

【００９９】本発明では、複数入力の回路でも、必要な
トランジスタ数は２つであり、１入力回路の場合と同じ
である。従来のＣＭＯＳ回路では、入力数の２倍のトラ
ンジスタ数が必要であったのに比べて、本発明では、必
要なトランジスタ数が低減されている。通常のＩＣやＬ
ＳＩでは、２入力以上の論理回路がほとんどであり、本
発明により、トランジスタ数を概ね大幅に低減すること
ができ、チップの面積縮小につながる。ひいては、コス
トの低減に寄与する。

【０１００】

【発明の効果】以上説明したように本発明によれば、電
流を入出力信号とすることで、論理回路の駆動電圧を、
２つのトランジスタによって構成された場合には、その
２つのトランジスタのしきい値の和よりわずかに大きい
値、また、ダイオードとトランジスタによって構成した
場合には、トランジスタのしきい値とダイオードのオン
電圧の和よりわずかに高い値とすればよく、従来より低
電圧で論理回路として動作させることが可能となる。

【０１０１】また本発明によれば、入力端子を並列に複
数配設するのみで、トランジスタの増加を伴うことなく
複数入力の論理回路を構成することができるので、集積
回路としての集積度を向上させ得る。

【図面の簡単な説明】

【図１】 本発明を適用した実施例１の回路図である。

【図２】 本発明を適用した実施例２の回路図である。

【図３】 本発明を適用した実施例３の回路図である。

【図４】 本発明を適用した実施例４の回路図である。

【図５】 本発明を適用した実施例５の回路図である。

【図６】 本発明を適用した実施例６の回路図である。

【図７】 本発明を適用した実施例７の回路図である。

【図８】 従来のインバータ回路図である。

【符号の説明】

Ｔｒ１，Ｔｒ２…トランジスタ、 Ｄ…ダイオード、 Ｖｇ…入力端子電位、 Ｖｄｄ…電源電圧、 ＧＮＤ…接地電位。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 Ｐ型ＭＯＳトランジスタ１個と、Ｎ型Ｍ
   ＯＳトランジスタ１個とからなる論理回路であって、 前記Ｐ型ＭＯＳトランジスタのソース端子が電源に、ゲ
   ート端子とドレイン端子とが入力端子に接続され、 前記Ｎ型ＭＯＳトランジスタのソース端子が接地電位
   に、ゲート端子が入力端子に、ドレイン端子が出力端子
   に接続されてなることを特徴とする論理回路。
2. 【請求項２】 Ｎ型ＭＯＳトランジスタ１個と、Ｐ型Ｍ
   ＯＳトランジスタ１個とからなる論理回路であって、 前記Ｎ型ＭＯＳトランジスタのソース端子が接地電位
   に、ゲート端子とドレイン端子とが入力端子に接続さ
   れ、 前記Ｐ型ＭＯＳトランジスタのソース端子が電源に、ゲ
   ート端子が入力端子に、ドレイン端子が出力端子に接続
   されてなることを特徴とする論理回路。
3. 【請求項３】 Ｎ型ＭＯＳトランジスタ２個からなる論
   理回路であって、 前記Ｎ型ＭＯＳトランジスタの内、一方のトランジスタ
   のソース端子が入力端子に、ゲート端子とドレイン端子
   とが電源に接続され、 他方のトランジスタのソース端子が接地電位に、ゲート
   端子が入力端子に、ドレイン端子が出力端子に接続され
   てなることを特徴とする論理回路。
4. 【請求項４】 Ｐ型ＭＯＳトランジスタ２個からなる論
   理回路であって、 前記Ｐ型ＭＯＳトランジスタの内、一方のトランジスタ
   のソース端子が入力端子に、ゲート端子とドレイン端子
   とが接地電位に接続され、 他方のトランジスタのソース端子が電源に、ゲート端子
   が入力端子に、ドレイン端子が出力端子に接続されてな
   ることを特徴とする論理回路。
5. 【請求項５】 ダイオード１個と、Ｎ型ＭＯＳトランジ
   スタ１個とからなる論理回路であって、 前記ダイオードのアノードが電源に、カソードが入力端
   子に接続され、 前記Ｎ型ＭＯＳトランジスタのソース端子が接地電位
   に、ゲート端子が入力端子に、ドレイン端子が出力端子
   に接続されてなることを特徴とする論理回路。
6. 【請求項６】 ダイオード１個と、Ｐ型ＭＯＳトランジ
   スタ１個とからなる論理回路であって、 前記ダイオードのカソードが接地電位に、アノードが入
   力端子に接続され、 前記Ｐ型ＭＯＳトランジスタのソース端子が電源に、ゲ
   ート端子が入力端子に、ドレイン端子が出力端子に接続
   されてなることを特徴とする論理回路。
7. 【請求項７】 前記入力端子が複数本並列に配置されて
   いることを特徴とする請求項１〜６のいずれか一つに記
   載の論理回路。