JPH0543212B2 - - Google Patents
Info
- Publication number
- JPH0543212B2 JPH0543212B2 JP61252341A JP25234186A JPH0543212B2 JP H0543212 B2 JPH0543212 B2 JP H0543212B2 JP 61252341 A JP61252341 A JP 61252341A JP 25234186 A JP25234186 A JP 25234186A JP H0543212 B2 JPH0543212 B2 JP H0543212B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel mos
- voltage
- gate oxide
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000000295 complement effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高電圧デイジタル信号出力回路に関
し、特に信号入力は通常の低電圧デイジタル信
号、例えば０，5Vで行い、信号出力をこれより
はるかに高い電圧、例えば30V以上で行う高電圧
デイジタル信号出力回路に関する。
し、特に信号入力は通常の低電圧デイジタル信
号、例えば０，5Vで行い、信号出力をこれより
はるかに高い電圧、例えば30V以上で行う高電圧
デイジタル信号出力回路に関する。
従来、この種の、半導体集積回路で用いる高電
圧デイジタル信号出力回路では、第３図に示すよ
うに、使用するMOSトランジスタQ1，Q3，Q5，
Q6，Q7，Q8のゲート酸化膜は全て同じ厚さのも
のが使われていた。このゲート酸化膜の厚さとし
ては、ソース・ゲート間やゲート・ドレイン間に
高電圧がかかる為、厚くなされており、この信号
出力回路部はそれ以前の論理回路部分とは別の高
電圧電源（VDD，VSS）を使用していた。
圧デイジタル信号出力回路では、第３図に示すよ
うに、使用するMOSトランジスタQ1，Q3，Q5，
Q6，Q7，Q8のゲート酸化膜は全て同じ厚さのも
のが使われていた。このゲート酸化膜の厚さとし
ては、ソース・ゲート間やゲート・ドレイン間に
高電圧がかかる為、厚くなされており、この信号
出力回路部はそれ以前の論理回路部分とは別の高
電圧電源（VDD，VSS）を使用していた。
すなわち、高電圧デイジタル信号出力回路は、
例えば5Vより若干高い電源電圧で駆動される論
理回路部からの信号VINをインバータで互いに相
補な信号とし、これを高電圧出力に応じた論理振
幅とするためにレベルシフト回路１に加え、その
出力を出力段２から出力端子３に出力信号VOutと
して出力している。レベルシフト回路１も出力段
２も膜厚の厚いゲート酸化膜を用いたＰチヤンネ
ルMOS電界効果トランジスタQ1，Q3，Q5とＮチ
ヤンネルMOS電界効果トランジスタQ6，Q7，Q8
とが電源VDDとVSS間に直列に接続された構造と
なつている。相補な入力信号はレベルシフト回路
１のＮチヤンネルMOSトランジスタQ7，Q8の各
ゲートに加えられる。ＰチヤンネルMOSトラン
ジスタQ1，Q3は負荷を構成し、出力の信号振幅
を電源VDD・VSS間で振るために、ゲートとドレ
インとがたすき掛けに接続されている。Ｐチヤン
ネルMOSトランジスタQ3とＮチヤンネルMOSト
ランジスタQ8とのドレイン間から出力が出力段
のＰチヤンネルMOSトランジスタQ5とＮチヤン
ネルMOSトランジスタQ6とのゲートに加えられ
ている。これらＰチヤンネルMOSトランジスタ
Q5とＮチヤンネルMOSトランジスタQ6とは直列
に接続されており、インバータを形成している。
これらMOSトランジスタQ5とQ6のドレイン間が
出力端子３に接続されている。
例えば5Vより若干高い電源電圧で駆動される論
理回路部からの信号VINをインバータで互いに相
補な信号とし、これを高電圧出力に応じた論理振
幅とするためにレベルシフト回路１に加え、その
出力を出力段２から出力端子３に出力信号VOutと
して出力している。レベルシフト回路１も出力段
２も膜厚の厚いゲート酸化膜を用いたＰチヤンネ
ルMOS電界効果トランジスタQ1，Q3，Q5とＮチ
ヤンネルMOS電界効果トランジスタQ6，Q7，Q8
とが電源VDDとVSS間に直列に接続された構造と
なつている。相補な入力信号はレベルシフト回路
１のＮチヤンネルMOSトランジスタQ7，Q8の各
ゲートに加えられる。ＰチヤンネルMOSトラン
ジスタQ1，Q3は負荷を構成し、出力の信号振幅
を電源VDD・VSS間で振るために、ゲートとドレ
インとがたすき掛けに接続されている。Ｐチヤン
ネルMOSトランジスタQ3とＮチヤンネルMOSト
ランジスタQ8とのドレイン間から出力が出力段
のＰチヤンネルMOSトランジスタQ5とＮチヤン
ネルMOSトランジスタQ6とのゲートに加えられ
ている。これらＰチヤンネルMOSトランジスタ
Q5とＮチヤンネルMOSトランジスタQ6とは直列
に接続されており、インバータを形成している。
これらMOSトランジスタQ5とQ6のドレイン間が
出力端子３に接続されている。
上述した従来の高電圧出力デイジタル回路で
は、同一半導体集積回路上に構成される、低電圧
動作の論理回路部のゲート酸化膜も、信号出力回
路同様、厚いものとなつていた。このため、レベ
ルシフト回路１のＮチヤンネルMOSトランジス
タQ7，Q8のゲートには厚いゲート酸化膜で動作
可能な高い電圧の信号が与えられなければならな
いので、インバータ回路I1以前の回路にも比較的
高い電源電圧が要求される。この比較的高い電源
電圧は、インバータ回路I1以前の回路もゲート酸
化膜が厚いため低い電源電圧では動作速度が低く
なることを防ぐためにも必要とされていた。従つ
て、インバータ回路I1以前の論理回路部分での電
力消費が大きくなる欠点があつた。また、この高
電圧電源の使用は回路パターンの微細化を妨げて
いる原因でもあつた。
は、同一半導体集積回路上に構成される、低電圧
動作の論理回路部のゲート酸化膜も、信号出力回
路同様、厚いものとなつていた。このため、レベ
ルシフト回路１のＮチヤンネルMOSトランジス
タQ7，Q8のゲートには厚いゲート酸化膜で動作
可能な高い電圧の信号が与えられなければならな
いので、インバータ回路I1以前の回路にも比較的
高い電源電圧が要求される。この比較的高い電源
電圧は、インバータ回路I1以前の回路もゲート酸
化膜が厚いため低い電源電圧では動作速度が低く
なることを防ぐためにも必要とされていた。従つ
て、インバータ回路I1以前の論理回路部分での電
力消費が大きくなる欠点があつた。また、この高
電圧電源の使用は回路パターンの微細化を妨げて
いる原因でもあつた。
本発明の高電圧デイジタル信号出力回路は高圧
電源に対して耐圧の十分な厚いゲート酸化膜をも
つ高耐圧MOSトランジスタと、低圧電源電圧に
て十分動作可能な薄いゲート酸化膜をもつ低電圧
動作MOSトランジスタとを、高圧電源の２端子
間に直列に２組接続しそれぞれの組の高耐圧
MOSトランジスタを低電圧動作MOSトランジス
タの負荷とし、各低電圧動作MOSトランジスタ
のゲートに相補な入力信号を加えるレベルシフト
回路と、そのレベルシフト回路の出力によつて駆
動される高耐圧MOSトランジスタで構成される
出力段とを有している。レベルシフト回路に用い
られた高耐圧MOSトランジスタのゲートとドレ
インは、望ましくは、互いにたすき掛けに接続さ
れる。
電源に対して耐圧の十分な厚いゲート酸化膜をも
つ高耐圧MOSトランジスタと、低圧電源電圧に
て十分動作可能な薄いゲート酸化膜をもつ低電圧
動作MOSトランジスタとを、高圧電源の２端子
間に直列に２組接続しそれぞれの組の高耐圧
MOSトランジスタを低電圧動作MOSトランジス
タの負荷とし、各低電圧動作MOSトランジスタ
のゲートに相補な入力信号を加えるレベルシフト
回路と、そのレベルシフト回路の出力によつて駆
動される高耐圧MOSトランジスタで構成される
出力段とを有している。レベルシフト回路に用い
られた高耐圧MOSトランジスタのゲートとドレ
インは、望ましくは、互いにたすき掛けに接続さ
れる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の接続回路図であ
る。本実施例では、高圧電源VDD，VSSの電圧に
対し、十分な耐圧をもつ厚いゲート酸化膜（例え
ば厚さ3000Å程度）を有する高耐圧Ｐチヤンネル
MOSトランジスタQ1，Q3と、低圧電源電圧で十
分動作可能な薄いゲート酸化膜（例えば厚さ500
Å程度）を有し、ドレイン耐圧が高圧電源VDD，
VSSの電圧に耐え得る低電圧駆動高耐圧Ｎチヤン
ネルMOSトランジスタQ2，Q4を、高圧電源の高
圧側VDDと低圧側VSS間で直列に接続し、かつＰ
チヤンネルMOSトランジスタQ1のゲートが他方
のＰチヤンネルMOSトランジスタQ3のドレイン
に、ＰチヤンネルMOSトランジスタQ3のゲート
がＰチヤンネルMOSトランジスタQ1のドレイン
に接続してレベルシフト回路１を形成している。
このレベルシフト回路１のＮチヤンネルMOSト
ランジスタQ4のゲートに、高圧電源VSS，VDDよ
りも低い、例えば5Vの通常の電源電圧で動作す
る論理回路部からの入力信号VINを与え、Ｎチヤ
ンネルMOSトランジスタQ2のゲートに入力信号
VINをインバータI1で反転して加えている。イン
バータI1は通常の低い電源電圧で駆動されてい
る。
る。本実施例では、高圧電源VDD，VSSの電圧に
対し、十分な耐圧をもつ厚いゲート酸化膜（例え
ば厚さ3000Å程度）を有する高耐圧Ｐチヤンネル
MOSトランジスタQ1，Q3と、低圧電源電圧で十
分動作可能な薄いゲート酸化膜（例えば厚さ500
Å程度）を有し、ドレイン耐圧が高圧電源VDD，
VSSの電圧に耐え得る低電圧駆動高耐圧Ｎチヤン
ネルMOSトランジスタQ2，Q4を、高圧電源の高
圧側VDDと低圧側VSS間で直列に接続し、かつＰ
チヤンネルMOSトランジスタQ1のゲートが他方
のＰチヤンネルMOSトランジスタQ3のドレイン
に、ＰチヤンネルMOSトランジスタQ3のゲート
がＰチヤンネルMOSトランジスタQ1のドレイン
に接続してレベルシフト回路１を形成している。
このレベルシフト回路１のＮチヤンネルMOSト
ランジスタQ4のゲートに、高圧電源VSS，VDDよ
りも低い、例えば5Vの通常の電源電圧で動作す
る論理回路部からの入力信号VINを与え、Ｎチヤ
ンネルMOSトランジスタQ2のゲートに入力信号
VINをインバータI1で反転して加えている。イン
バータI1は通常の低い電源電圧で駆動されてい
る。
レベルシフト回路１のＰチヤンネルMOSトラ
ンジスタQ3とＮチヤンネルMOSトランジスタQ4
との接続部からの信号が出力段２に与えられ、そ
の出力が出力端子３に与えられる。出力段２は高
耐圧CMOSトランジスタ、即ち、Ｐチヤンネル
MOSトランジスタQ1，Q3と同じ厚いゲート酸化
膜をもつ高耐圧ＰチヤンネルMOSトランジスタ
Q5と高耐圧ＮチヤンネルMOSトランジスタQ6と
が電源VDDとVSS間で直列に接続され、レベルシ
フト回路１の出力がこれらＰチヤンネルとＮチヤ
ンネルのMOSトランジスタQ5，Q6のゲートに共
通に与えられている。
ンジスタQ3とＮチヤンネルMOSトランジスタQ4
との接続部からの信号が出力段２に与えられ、そ
の出力が出力端子３に与えられる。出力段２は高
耐圧CMOSトランジスタ、即ち、Ｐチヤンネル
MOSトランジスタQ1，Q3と同じ厚いゲート酸化
膜をもつ高耐圧ＰチヤンネルMOSトランジスタ
Q5と高耐圧ＮチヤンネルMOSトランジスタQ6と
が電源VDDとVSS間で直列に接続され、レベルシ
フト回路１の出力がこれらＰチヤンネルとＮチヤ
ンネルのMOSトランジスタQ5，Q6のゲートに共
通に与えられている。
低電圧で動作する論理回路部からの入力信号
VINに例えば“０”から“１”へ変化する入力信
号が加えられることにより、インバータI1の出力
は、“１”から“０”となる。従つて、Ｎチヤン
ネルMOSトランジスタQ2はOFFし、Ｎチヤンネ
ルMOSトランジスタQ4はONする。このため、
ＮチヤンネルMOSトランジスタQ4のドレイン電
位は低くなり、ＰチヤンネルMOSトランジスタ
Q1はONし、逆に、ＮチヤンネルMOSトランジ
スタQ2のドレイン電位は高くなつて、Ｐチヤン
ネルMOSトラジスタQ3はOFFする。Ｐチヤンネ
ルMOSトランジスタQ4との接続点は“０”（VSS
電位）となり、ＰチヤンネルMOSトランジスタ
Q5はONし、ＮチヤンネルMOSトランジスタQ6
はOFFするため、高圧電源VDDから出力端子３に
ＰチヤンネルMOSトランジスタQ5を通過する電
流が供給され、出力VOUTは“１”（VDD）となる。
VINに例えば“０”から“１”へ変化する入力信
号が加えられることにより、インバータI1の出力
は、“１”から“０”となる。従つて、Ｎチヤン
ネルMOSトランジスタQ2はOFFし、Ｎチヤンネ
ルMOSトランジスタQ4はONする。このため、
ＮチヤンネルMOSトランジスタQ4のドレイン電
位は低くなり、ＰチヤンネルMOSトランジスタ
Q1はONし、逆に、ＮチヤンネルMOSトランジ
スタQ2のドレイン電位は高くなつて、Ｐチヤン
ネルMOSトラジスタQ3はOFFする。Ｐチヤンネ
ルMOSトランジスタQ4との接続点は“０”（VSS
電位）となり、ＰチヤンネルMOSトランジスタ
Q5はONし、ＮチヤンネルMOSトランジスタQ6
はOFFするため、高圧電源VDDから出力端子３に
ＰチヤンネルMOSトランジスタQ5を通過する電
流が供給され、出力VOUTは“１”（VDD）となる。
次に、入力信号VINが“１”から“０”へ変化
すると、インバータI1の出力は“０”から“１”
となり、ＮチヤンネルMOSトランジスタQ2は
ONし、ＮチヤンネルMOSトランジスタQ4は
OFFする。従つて、ＰチヤンネルMOSトランジ
スタQ3はONし、ＰチヤンネルMOSトランジス
タQ1はOFFする。ＰチヤンネルMOSトランジス
タQ3とＮチヤンネルMOSトランジスタQ4との接
続点は“１”（VDD）となり、ＰチヤンネルMOS
トランジスタQ5はOFFし、ＮチヤンネルMOSト
ランジスタQ6はONし、出力端子３からＮチヤン
ネルMOSトランジスタQ6を通して電源VSSに電流
が流れ、出力VOUTは“０”（VSS）となる。
すると、インバータI1の出力は“０”から“１”
となり、ＮチヤンネルMOSトランジスタQ2は
ONし、ＮチヤンネルMOSトランジスタQ4は
OFFする。従つて、ＰチヤンネルMOSトランジ
スタQ3はONし、ＰチヤンネルMOSトランジス
タQ1はOFFする。ＰチヤンネルMOSトランジス
タQ3とＮチヤンネルMOSトランジスタQ4との接
続点は“１”（VDD）となり、ＰチヤンネルMOS
トランジスタQ5はOFFし、ＮチヤンネルMOSト
ランジスタQ6はONし、出力端子３からＮチヤン
ネルMOSトランジスタQ6を通して電源VSSに電流
が流れ、出力VOUTは“０”（VSS）となる。
出力段２のMOSトランジスタQ5，Q6のゲート
には高電圧に変換された信号が与えられるので、
十分な電流能力を引き出すことができるため、半
導体集積回路において使用する際、出力段のトラ
ンジスタの面積を小さくすることが可能となる。
また、レベルシフト回路１の入力信号を受けるＮ
チヤンネルMOSトランジスタQ2，Q4はゲート酸
化膜が薄くなれており、通常の低い電圧の入力信
号でも十分に動作する。このためインバータI1以
前の論理回路部分も薄いゲート酸化膜のMOSト
ランジスタで構成でき、低い電源電圧でも十分高
速に動作するので、論理回路部分の電力省費を小
さくでき、素子の微細化が可能である。
には高電圧に変換された信号が与えられるので、
十分な電流能力を引き出すことができるため、半
導体集積回路において使用する際、出力段のトラ
ンジスタの面積を小さくすることが可能となる。
また、レベルシフト回路１の入力信号を受けるＮ
チヤンネルMOSトランジスタQ2，Q4はゲート酸
化膜が薄くなれており、通常の低い電圧の入力信
号でも十分に動作する。このためインバータI1以
前の論理回路部分も薄いゲート酸化膜のMOSト
ランジスタで構成でき、低い電源電圧でも十分高
速に動作するので、論理回路部分の電力省費を小
さくでき、素子の微細化が可能である。
第２図は本発明の他の実施例の回路図である。
この他の実施例では、出力段４のＰチヤンネル
MOSトランジスタQ13とＮチヤンネルMOSトラ
ンジスタQ14とのゲートを別々に駆動するため
に、２つのレベルシフト回路１，５が用いられて
いる。インバータI1とレベルシフト回路１とは第
１図の実施例と同じであるので説明を省略する。
MOSトランジスタQ9〜Q12で構成されるレベル
シフト回路５とインバータI2とは、レベルシフト
回路１を構成するMOSトランジスタQ1〜Q4及び
インバータI1にそれぞれ対応した同じ構造をして
いる。出力段４は別々のレベルシフト回路１，５
によつて駆動される高耐圧ＰチヤンネルMOSト
ランジスタQ13とＮチヤンネルMOSトランジスタ
Q14とで構成され、これらMOSトランジスタQ13，
Q14は共に十分厚いゲート酸化膜をもつている。
この他の実施例では、出力段４のＰチヤンネル
MOSトランジスタQ13とＮチヤンネルMOSトラ
ンジスタQ14とのゲートを別々に駆動するため
に、２つのレベルシフト回路１，５が用いられて
いる。インバータI1とレベルシフト回路１とは第
１図の実施例と同じであるので説明を省略する。
MOSトランジスタQ9〜Q12で構成されるレベル
シフト回路５とインバータI2とは、レベルシフト
回路１を構成するMOSトランジスタQ1〜Q4及び
インバータI1にそれぞれ対応した同じ構造をして
いる。出力段４は別々のレベルシフト回路１，５
によつて駆動される高耐圧ＰチヤンネルMOSト
ランジスタQ13とＮチヤンネルMOSトランジスタ
Q14とで構成され、これらMOSトランジスタQ13，
Q14は共に十分厚いゲート酸化膜をもつている。
この実施例では、第１図の一実施例で出力段に
使用していた２つのMOSトランジスタを別々に
駆動できるように構成している為、出力段４の２
つのMOSトランジスタQ13，Q14を共にOFF−
OFF状態とすることができる。これを利用して、
出力を高インピーダンス状態にできる外、通常
CMOSのスイツチング時に生ずるON−ON状態
を避けることが可能となり、スイツチング時の消
費電力を抑えられるという利点がある。
使用していた２つのMOSトランジスタを別々に
駆動できるように構成している為、出力段４の２
つのMOSトランジスタQ13，Q14を共にOFF−
OFF状態とすることができる。これを利用して、
出力を高インピーダンス状態にできる外、通常
CMOSのスイツチング時に生ずるON−ON状態
を避けることが可能となり、スイツチング時の消
費電力を抑えられるという利点がある。
以上説明したように、本発明は、耐圧の十分高
い、厚いゲート酸化膜厚のMOSトランジスタと
ドレイン耐圧は高いが低電圧で十分動作する薄い
ゲート酸化膜厚のMOSトランジスタとを直列に
接続することによつて得られるレベルシフト回路
を利用し、かつ、これによつて駆動される出力段
トランジスタも厚いゲート酸化膜を用いることに
よつて論理回路からの信号入力は、薄いゲート酸
化膜を用いたMOSトランジスタに加えることに
より低電圧で十分駆動可能であり、かつ、出力段
のMOSトランジスタは厚いゲート酸化膜を用い
ることによつて、深くゲートをバイアスすること
が可能となり、出力トランジスタの電流能力が高
くなる為、出力段トランジスタの面積を小さくす
ることが可能となり、半導体集積回路の場合、チ
ツプを小型にできる効果がある。
い、厚いゲート酸化膜厚のMOSトランジスタと
ドレイン耐圧は高いが低電圧で十分動作する薄い
ゲート酸化膜厚のMOSトランジスタとを直列に
接続することによつて得られるレベルシフト回路
を利用し、かつ、これによつて駆動される出力段
トランジスタも厚いゲート酸化膜を用いることに
よつて論理回路からの信号入力は、薄いゲート酸
化膜を用いたMOSトランジスタに加えることに
より低電圧で十分駆動可能であり、かつ、出力段
のMOSトランジスタは厚いゲート酸化膜を用い
ることによつて、深くゲートをバイアスすること
が可能となり、出力トランジスタの電流能力が高
くなる為、出力段トランジスタの面積を小さくす
ることが可能となり、半導体集積回路の場合、チ
ツプを小型にできる効果がある。
第１図および第２図はそれぞれ本発明の一実施
例および他の実施例を示す回路図である。第３図
は従来の高電圧デイジタル制御信号出力回路の回
路図である。 Q1，Q3，Q9，Q11……厚いゲート酸化膜を使用
した高耐圧ＰチヤンネルMOSトランジスタ（レ
ベルシフト用）、Q2，Q4，Q10，Q12……薄いゲー
ト酸化膜を使用した高耐圧ＮチヤンネルMOSト
ランジスタ（レベルシフト用）、Q7，Q8……厚い
ゲート酸化膜を使用した高耐圧Ｎチヤンネル
MOSトランジスタ（レベルシフト用）、I1，I2…
…低電圧電源にて動作するインバータ、Q5，Q13
……厚いゲート酸化膜を使用した高耐圧Ｐチヤン
ネルMOSトランジスタ（出力段用）、Q6，Q14…
…厚いゲート酸化膜を使用した高耐圧Ｎチヤンネ
ルMOSトランジスタ（出力段用）１，５……レ
ベルシフト回路、２，４……出力段、３……出力
端子。
例および他の実施例を示す回路図である。第３図
は従来の高電圧デイジタル制御信号出力回路の回
路図である。 Q1，Q3，Q9，Q11……厚いゲート酸化膜を使用
した高耐圧ＰチヤンネルMOSトランジスタ（レ
ベルシフト用）、Q2，Q4，Q10，Q12……薄いゲー
ト酸化膜を使用した高耐圧ＮチヤンネルMOSト
ランジスタ（レベルシフト用）、Q7，Q8……厚い
ゲート酸化膜を使用した高耐圧Ｎチヤンネル
MOSトランジスタ（レベルシフト用）、I1，I2…
…低電圧電源にて動作するインバータ、Q5，Q13
……厚いゲート酸化膜を使用した高耐圧Ｐチヤン
ネルMOSトランジスタ（出力段用）、Q6，Q14…
…厚いゲート酸化膜を使用した高耐圧Ｎチヤンネ
ルMOSトランジスタ（出力段用）１，５……レ
ベルシフト回路、２，４……出力段、３……出力
端子。
Claims (1)
- 【特許請求の範囲】 １ 薄いゲート酸化膜を有する第１および第２の
MOSトランジスタと、厚いゲート酸化膜を有し、
前記第１および第２のMOSトランジスタに負荷
としてそれぞれ接続された第３および第４の
MOSトランジスタと、前記第１および第２の
MOSトランジスタの各ゲートにそれぞれ相補な
入力信号を与える手段とを含むレベルシフト回路
と、該レベルシフト回路からの出力を各ゲート電
極に共通に受ける厚いゲート酸化膜を有しソース
ドレイン間が直列に接続された相補な電導型式の
第５および第６のMOSトランジスタを含む出力
回路とを有することを特徴とする高電圧デイジタ
ル信号出力回路。 ２ 前記第３のMOSトランジスタのゲートは前
記第４のMOSトランジスタのドレインに接続さ
れ、前記第４のMOSトランジスタのゲートは前
記第３のMOSトランジスタのドレインに接続さ
れていることを特徴とする特許請求の範囲第１項
記載の高電圧デイジタル信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252341A JPS63105522A (ja) | 1986-10-22 | 1986-10-22 | 高電圧デイジタル信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61252341A JPS63105522A (ja) | 1986-10-22 | 1986-10-22 | 高電圧デイジタル信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63105522A JPS63105522A (ja) | 1988-05-10 |
| JPH0543212B2 true JPH0543212B2 (ja) | 1993-07-01 |
Family
ID=17235926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61252341A Granted JPS63105522A (ja) | 1986-10-22 | 1986-10-22 | 高電圧デイジタル信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63105522A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5457420A (en) * | 1993-03-26 | 1995-10-10 | Nec Corporation | Inverter circuit and level shifter circuit for providing a high voltage output |
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| US6166580A (en) * | 1998-12-18 | 2000-12-26 | Vlsi Technology, Inc. | CMOS high-to-low voltage buffer |
| JP3439412B2 (ja) | 1999-09-17 | 2003-08-25 | Ｎｅｃエレクトロニクス株式会社 | 集積回路装置、電子回路機器、回路製造方法 |
| JP3946077B2 (ja) | 2002-04-24 | 2007-07-18 | 富士通株式会社 | ラッチ形レベルコンバータおよび受信回路 |
| JP4867192B2 (ja) * | 2005-04-14 | 2012-02-01 | 三菱自動車工業株式会社 | 無段変速機の制御装置 |
| CN105811960B (zh) * | 2016-03-03 | 2018-01-09 | 电子科技大学 | 一种采用薄栅氧mos管的电平位移电路 |
-
1986
- 1986-10-22 JP JP61252341A patent/JPS63105522A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63105522A (ja) | 1988-05-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0440798B2 (ja) | ||
| KR920004340B1 (ko) | 전원절환회로 | |
| JP3258229B2 (ja) | レベル変換回路及び半導体集積回路 | |
| JPH0543212B2 (ja) | ||
| US5416368A (en) | Level conversion output circuit with reduced power consumption | |
| JPH0637624A (ja) | レベル変換回路 | |
| JP2749185B2 (ja) | 複合論理回路 | |
| JP3540401B2 (ja) | レベルシフト回路 | |
| JP4048232B2 (ja) | レベルシフト回路 | |
| JPH05167364A (ja) | 半導体回路 | |
| JP3055223B2 (ja) | バッファ回路 | |
| JP2800336B2 (ja) | 半導体アナログスイッチ | |
| JPS59200524A (ja) | Ｃｍｏｓマルチプレクサ | |
| JPS62208715A (ja) | 半導体集積回路 | |
| JP2550942B2 (ja) | Ｃｍｏｓ型論理集積回路 | |
| JPH11122092A (ja) | 信号レベル変換回路 | |
| JP3031090B2 (ja) | 出力ポート回路 | |
| JP2002100978A (ja) | 両極性レベルシフト回路 | |
| JPH055700Y2 (ja) | ||
| JPH05252011A (ja) | 出力バッファ回路 | |
| JPS5849952B2 (ja) | アドレスバツフア回路 | |
| JPH05206840A (ja) | 半導体集積回路 | |
| JPH04162824A (ja) | 出力バッファ回路 | |
| JPH02235294A (ja) | 出力バッファ回路 | |
| JPS59201526A (ja) | Ｃｍｏｓ論理回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |