JPS59201526A - Ｃｍｏｓ論理回路 - Google Patents
Ｃｍｏｓ論理回路Info
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- JPS59201526A JPS59201526A JP58076454A JP7645483A JPS59201526A JP S59201526 A JPS59201526 A JP S59201526A JP 58076454 A JP58076454 A JP 58076454A JP 7645483 A JP7645483 A JP 7645483A JP S59201526 A JPS59201526 A JP S59201526A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体集積回路に係るもので、特にＳＯＩ
（Ｓｉｌｉｃｏｎ −Ｏｎ −Ｉｎ５ｕｌａｔｉｏｎ
）構造のＣＭＯ８論理回路に関する。
（Ｓｉｌｉｃｏｎ −Ｏｎ −Ｉｎ５ｕｌａｔｉｏｎ
）構造のＣＭＯ８論理回路に関する。
従来のＣＭＯ８論理回路、たとえばノア回路は第１図に
示すように構成されている。すなわち、電源電圧Ｖ。０
が印加される電源端子１１に、入力信号Ａで導通制御さ
れるＰチャネル形のＭＯＳＦＥＴＱ１の一端が接続され
、このＭＯＳＦＥＴ Ｑ １の他端には入力信号Ｂで導
通制御されるＰチャネル形のＭＯＳＦＥＴ Ｑ ２の一
端が接続される。上記ＭＯ８ＦＥＴＱ２の他端は、入力
信号Ａ、Ｂで導通制御されるＮチャネル形のＭＯＳＦＥ
Ｔ Ｑ ３ 、Ｑ ４を並列に介して接地点ＧＮＤに
接続される。そしてＭＯＳＦＥＴ Ｑ ２とＭＯＳＦＥ
Ｔ Ｑ３． Ｑ４ との接続点から出力信号Ａ十Ｂを得
る。なお、ＭＯＳＦＥＴ Ｑｌ、 Ｑ２０基板端子は電
源端子１ノに、ＭＯＳＦＥＴ Ｑ ａ 、Ｑ ４ の基
板端子は接地点ＧＮＤに接続される。
示すように構成されている。すなわち、電源電圧Ｖ。０
が印加される電源端子１１に、入力信号Ａで導通制御さ
れるＰチャネル形のＭＯＳＦＥＴＱ１の一端が接続され
、このＭＯＳＦＥＴ Ｑ １の他端には入力信号Ｂで導
通制御されるＰチャネル形のＭＯＳＦＥＴ Ｑ ２の一
端が接続される。上記ＭＯ８ＦＥＴＱ２の他端は、入力
信号Ａ、Ｂで導通制御されるＮチャネル形のＭＯＳＦＥ
Ｔ Ｑ ３ 、Ｑ ４を並列に介して接地点ＧＮＤに
接続される。そしてＭＯＳＦＥＴ Ｑ ２とＭＯＳＦＥ
Ｔ Ｑ３． Ｑ４ との接続点から出力信号Ａ十Ｂを得
る。なお、ＭＯＳＦＥＴ Ｑｌ、 Ｑ２０基板端子は電
源端子１ノに、ＭＯＳＦＥＴ Ｑ ａ 、Ｑ ４ の基
板端子は接地点ＧＮＤに接続される。
第２図は、上記第１図の回路をＳＯＩ構造（たとえばＳ
Ｏ８： Ｓｉ：１ｉｃｏｎ −Ｏｎ −５ａｐｐｈｉｒ
ｅ ）で形成した場合の回路図を示している。図におい
て、第１図と同一構成部には同じ符号を付す。図示する
ように、ｓｏｓ構造の回路では各ＭＯＳＦＥＴＱ １〜
Ｑ４の基板端子は７０−ティング状態となる。
Ｏ８： Ｓｉ：１ｉｃｏｎ −Ｏｎ −５ａｐｐｈｉｒ
ｅ ）で形成した場合の回路図を示している。図におい
て、第１図と同一構成部には同じ符号を付す。図示する
ように、ｓｏｓ構造の回路では各ＭＯＳＦＥＴＱ １〜
Ｑ４の基板端子は７０−ティング状態となる。
ところで、上記第２図に示したＳＯ８構造のＣＭＯ８論
理回路においては、チャージポンピングによって基板に
少数キャリアが注入され、基板−ソース間が逆バイアス
されるためしきい値電圧が高くなり、各ＭＯ８ＦＥＴの
ターンオン時間が長くなる。このため、動作速度が低下
する欠点がある。
理回路においては、チャージポンピングによって基板に
少数キャリアが注入され、基板−ソース間が逆バイアス
されるためしきい値電圧が高くなり、各ＭＯ８ＦＥＴの
ターンオン時間が長くなる。このため、動作速度が低下
する欠点がある。
また、基板がフローティング状態のため、ドレイン−基
板間の空乏層中で発生した多数キャリアが基板中に蓄え
られ、基板−ソース間が電源に対して順方向となシ、リ
ーク電流が流れる欠点がある。これは主に、トランスフ
ァゲート等を形成した場合、そのオフ状態時にソース・
ドレイン間の電位差が太きいと現われ、消費電流の増加
をもたらす。
板間の空乏層中で発生した多数キャリアが基板中に蓄え
られ、基板−ソース間が電源に対して順方向となシ、リ
ーク電流が流れる欠点がある。これは主に、トランスフ
ァゲート等を形成した場合、そのオフ状態時にソース・
ドレイン間の電位差が太きいと現われ、消費電流の増加
をもたらす。
この発明は上記のような事情に鑑みてなされたもので、
その目的とするところは、高速動作で低消費電流なＳＯ
Ｉ構造のＣＭＯ８論理回路を提供することである。
その目的とするところは、高速動作で低消費電流なＳＯ
Ｉ構造のＣＭＯ８論理回路を提供することである。
すなわち、この発明においては、第１導電形のＭＯＳＦ
ＥＴで構成され第１電位供給源の電位が印加される第１
の論理設定回路、およびこの第１論理設定回路と相補的
に第２導電形のＭＯＳＦＥＴによって構成され第２電位
供給源の電位が印加される第２の論理設定回路を同一の
基板上に有し、上記第１．第２論理設定回路の接続点か
ら出力を得るＣＭＯ８論理回路において、前記第１論理
設定回路を構成する各ＭＯＳＦＥＴの基板端子と第１電
位供給源との間に前記第１．第２の論理設定回路の接続
点の電位で導通制御される第１導電形のＭＯＳＦＥＴ
（第１の基板電位設定手段）を接続するとともに、前記
第２論理設定回路を構成する各ＭＯ８ＦＥＴの基板端子
と第２電位供給源との間に前記第１．第２の論理設定回
路の接続点の電位で導通制御される第２導電形のＭＯＳ
ＦＥＴ （第２の基板電位設定手段）を接続したもので
ある。
ＥＴで構成され第１電位供給源の電位が印加される第１
の論理設定回路、およびこの第１論理設定回路と相補的
に第２導電形のＭＯＳＦＥＴによって構成され第２電位
供給源の電位が印加される第２の論理設定回路を同一の
基板上に有し、上記第１．第２論理設定回路の接続点か
ら出力を得るＣＭＯ８論理回路において、前記第１論理
設定回路を構成する各ＭＯＳＦＥＴの基板端子と第１電
位供給源との間に前記第１．第２の論理設定回路の接続
点の電位で導通制御される第１導電形のＭＯＳＦＥＴ
（第１の基板電位設定手段）を接続するとともに、前記
第２論理設定回路を構成する各ＭＯ８ＦＥＴの基板端子
と第２電位供給源との間に前記第１．第２の論理設定回
路の接続点の電位で導通制御される第２導電形のＭＯＳ
ＦＥＴ （第２の基板電位設定手段）を接続したもので
ある。
以下、この発明の一実施例について図面を参照して説明
する。第３図において前記第２図と同一構成部には同じ
符号を付す。１２は第１導電形（Ｐチャネル形）のＭＯ
ＳＦＥＴ Ｑ ｌ、 Ｑ ２から構成され、第１電位供
給源の電位Ｖｃｃが印加される第１の論理設定回路、１
３は上記第１の論理設定回路１２と相補的に、第２導電
形（Ｎチャネル形）のＭＯＳＦＥＴＱ３ 、 Ｑ４に
よって構成され、第２電位供給源の電位Ｖｓ８が印加さ
れる第２の論理設定回路で、上記第１．第２の論理設定
回路１２．１３の接続点ａから出力信号Ａ＋Ｂｋ得る。
する。第３図において前記第２図と同一構成部には同じ
符号を付す。１２は第１導電形（Ｐチャネル形）のＭＯ
ＳＦＥＴ Ｑ ｌ、 Ｑ ２から構成され、第１電位供
給源の電位Ｖｃｃが印加される第１の論理設定回路、１
３は上記第１の論理設定回路１２と相補的に、第２導電
形（Ｎチャネル形）のＭＯＳＦＥＴＱ３ 、 Ｑ４に
よって構成され、第２電位供給源の電位Ｖｓ８が印加さ
れる第２の論理設定回路で、上記第１．第２の論理設定
回路１２．１３の接続点ａから出力信号Ａ＋Ｂｋ得る。
Ｑ５は第１の基板電位設定手段として働くＰチャネル形
のＭＯＳＦＥＴで、第１論理設定回路１２を構成する各
ＭＯ８ＦＥＴ Ｑｌ、 Ｑ２の基板端子ＳＰと電源端子
１１との間に接続され、前記接続点ａの電位で導通制御
される。−１だ、Ｑ６は第２の基板電位設定手段として
働くＮチャネル形のＭＯＳＦＥＴで、第２論理設定回路
１３全構成する各ＭＯ８ＦＥＴ Ｑ３ 、Ｑ＜ （Ｄ基
板端子ＳＮと第２電位供給源ｖｓｓ（接地点）との間に
接続され、前記接続点ａの電位で導通制御されるように
なっている。
のＭＯＳＦＥＴで、第１論理設定回路１２を構成する各
ＭＯ８ＦＥＴ Ｑｌ、 Ｑ２の基板端子ＳＰと電源端子
１１との間に接続され、前記接続点ａの電位で導通制御
される。−１だ、Ｑ６は第２の基板電位設定手段として
働くＮチャネル形のＭＯＳＦＥＴで、第２論理設定回路
１３全構成する各ＭＯ８ＦＥＴ Ｑ３ 、Ｑ＜ （Ｄ基
板端子ＳＮと第２電位供給源ｖｓｓ（接地点）との間に
接続され、前記接続点ａの電位で導通制御されるように
なっている。
上記のような構成において第４図のタイミングチャーＩ
ｆ参照して動作を説明する。入力信号Ａ、Ｂが共に゛０
″レベル（ｖｓＳレベル）の時、出力信号ＴＴ１は゛１
″レベル＜ Ｖｃｃレベル）であるので、ＭＯＳＦＥＴ
Ｑ ５はオフ状態、Ｑ６はオン状態である。従って、
第１論理設定回路１２に構１ｉ、すルＭＯ８ＦＥＴ Ｑ
ｌ、 Ｑ ２ （７）基板端子ＳＰはフローティング
状態、第２論理設定回路１３を構成するＭＯＳＦＥＴ
Ｑ ３ 、 Ｑ ４の基板端子ＳＮ は第２電位供給源
に接続される。次に、入力信号Ａが′０”レベルカラ”
］ ”レベルへｉ 化−ｔ−ルと、ＭＯＳＦＥＴ Ｑ
］ の］ゲートー基板の容量結合によって基板端子
ＳＰの電位は「ｖｃｃ＋ΔｖｓＰ」（ΔＶＳｐ ：Ｐチ
ャネル形ＭＯ８ＦＥＴの基板端子の逆バイアス電圧）と
なり、基板電位が■。Ｃより高くなるため、Ｉｖ’１Ｏ
６ＦＥＴ Ｑ １．Ｑ ２の基板−ソース間は逆バイア
スされる。従って、ＭＯＳＦＥＴ Ｑ＋ 、Ｑ２のしき
い値電圧ＩＶＴＨＩ ｌ 、１ＶＴＨ２ｌ カ上’Ａ
Ｌ、このＭＯＳＦＥＴ Ｑ＋ 、 Ｑ２が高速にターン
オフされる。
ｆ参照して動作を説明する。入力信号Ａ、Ｂが共に゛０
″レベル（ｖｓＳレベル）の時、出力信号ＴＴ１は゛１
″レベル＜ Ｖｃｃレベル）であるので、ＭＯＳＦＥＴ
Ｑ ５はオフ状態、Ｑ６はオン状態である。従って、
第１論理設定回路１２に構１ｉ、すルＭＯ８ＦＥＴ Ｑ
ｌ、 Ｑ ２ （７）基板端子ＳＰはフローティング
状態、第２論理設定回路１３を構成するＭＯＳＦＥＴ
Ｑ ３ 、 Ｑ ４の基板端子ＳＮ は第２電位供給源
に接続される。次に、入力信号Ａが′０”レベルカラ”
］ ”レベルへｉ 化−ｔ−ルと、ＭＯＳＦＥＴ Ｑ
］ の］ゲートー基板の容量結合によって基板端子
ＳＰの電位は「ｖｃｃ＋ΔｖｓＰ」（ΔＶＳｐ ：Ｐチ
ャネル形ＭＯ８ＦＥＴの基板端子の逆バイアス電圧）と
なり、基板電位が■。Ｃより高くなるため、Ｉｖ’１Ｏ
６ＦＥＴ Ｑ １．Ｑ ２の基板−ソース間は逆バイア
スされる。従って、ＭＯＳＦＥＴ Ｑ＋ 、Ｑ２のしき
い値電圧ＩＶＴＨＩ ｌ 、１ＶＴＨ２ｌ カ上’Ａ
Ｌ、このＭＯＳＦＥＴ Ｑ＋ 、 Ｑ２が高速にターン
オフされる。
一方、第２論理設定回路１３を構成する各ＷＪＳＦＥＴ
Ｑｓ 、Ｑ４の基板端子ＳＮはＭＯＳＦＥＴ Ｑ ＋ｉ
を介して第２電位供給源ＶＳ８に接続されているの
で、ＭＯＳＦＥＴ Ｑ ３は前記第１図の回路における
ＭＯＳ ＦＥＴＱ３ 、Ｑ４ と同様に高速にターンオ
ンする。ＭＯ８ＦＥＴＱｌがターンオフし、Ｑ３がター
ンオンすることによシ、出力信号Ａ十Ｂは０”レベルと
なシ、ＭＯＳＦＥＴ Ｑ ｓがオン状態、Ｑ６がオフ状
態となるので、基板端子Ｓ、の電位はＶ。ｃＫＦ−る。
Ｑｓ 、Ｑ４の基板端子ＳＮはＭＯＳＦＥＴ Ｑ ＋ｉ
を介して第２電位供給源ＶＳ８に接続されているの
で、ＭＯＳＦＥＴ Ｑ ３は前記第１図の回路における
ＭＯＳ ＦＥＴＱ３ 、Ｑ４ と同様に高速にターンオ
ンする。ＭＯ８ＦＥＴＱｌがターンオフし、Ｑ３がター
ンオンすることによシ、出力信号Ａ十Ｂは０”レベルと
なシ、ＭＯＳＦＥＴ Ｑ ｓがオン状態、Ｑ６がオフ状
態となるので、基板端子Ｓ、の電位はＶ。ｃＫＦ−る。
次に、入力信号Ａが゛′１″レベルから゛Ｏ″レベルに
変化すると、基板端子Ｓ、はＶ。０に固定されてお９基
板端子ＳＮはフローティング状態であるから、ＭＯＳＦ
ＥＴ Ｑ ３のダートと基板間の容量結合によって基板
端子ＳＮの電位はｖｓＳよシ低く（ＶｓＳ−ΔＶＳＮ
）なり、ＭＯＳＦＥＴ Ｑ ３．Ｑ ４ の基板−ソー
ス間は逆バイアスされる。なお、ΔｖｓＮはＮチャネル
形ＭＯ８ＦＥＴの基板端子の逆バイアス電圧である。
変化すると、基板端子Ｓ、はＶ。０に固定されてお９基
板端子ＳＮはフローティング状態であるから、ＭＯＳＦ
ＥＴ Ｑ ３のダートと基板間の容量結合によって基板
端子ＳＮの電位はｖｓＳよシ低く（ＶｓＳ−ΔＶＳＮ
）なり、ＭＯＳＦＥＴ Ｑ ３．Ｑ ４ の基板−ソー
ス間は逆バイアスされる。なお、ΔｖｓＮはＮチャネル
形ＭＯ８ＦＥＴの基板端子の逆バイアス電圧である。
この時、基板端子Ｓ、の電位は■。Ｃの壕まである。
従って、ＩｖｔＯ８ＦＥＴ Ｑ３． Ｑ４のしきい値電
圧ＶＴＲ３１ＶＴＨ４が上昇し、ＭＯＳＦＥＴ Ｑ ３
は高速にターンオフする。これによって接続点ａの電位
はＶ。０レベルとなり、ＭＯＳＦＥＴ Ｑ ｓがオフ＋
Ｑ６がオンし、基板端子ＳＮは電位ＶＳＳに戻る。
圧ＶＴＲ３１ＶＴＨ４が上昇し、ＭＯＳＦＥＴ Ｑ ３
は高速にターンオフする。これによって接続点ａの電位
はＶ。０レベルとなり、ＭＯＳＦＥＴ Ｑ ｓがオフ＋
Ｑ６がオンし、基板端子ＳＮは電位ＶＳＳに戻る。
上述したように、このような構成によれば、ＭＯＳＦＥ
Ｔがターンオフする時に基板−ソース間が逆バイアスさ
れるのでしきい値電圧が高くなシ、ターンオフ時間を短
縮でき、高速化を図れる。
Ｔがターンオフする時に基板−ソース間が逆バイアスさ
れるのでしきい値電圧が高くなシ、ターンオフ時間を短
縮でき、高速化を図れる。
また、ＳＯ工構造の従来の回路では、基板が常にフロー
ティング状態であり、ＭＯＳＦＥＴがオフ状態のとき、
基板−ソース間が順方向バイアスとなるとドレインリー
クによってリーク電流が流れる。これに対し、上記第３
図の回路では、ＭＯＳＦＥＴがオフ状態のとき、基板−
ソース間が順方向にバイアスされることはなく、リーク
電流は流れない。
ティング状態であり、ＭＯＳＦＥＴがオフ状態のとき、
基板−ソース間が順方向バイアスとなるとドレインリー
クによってリーク電流が流れる。これに対し、上記第３
図の回路では、ＭＯＳＦＥＴがオフ状態のとき、基板−
ソース間が順方向にバイアスされることはなく、リーク
電流は流れない。
第５図は、この発明の他の実施例を示すもので、ＭＯＳ
ＦＥＴのターンオフ時間のみならずターンオン時間をも
短編するだめの回路で、第２の基板電位設定手段として
複数（２１固）のＮチャネル形ＭＯ８Ｆ’ＥＴ’を設け
たものである。１２は入力信号Ａ−Ｄが供給されるＰチ
ャイ・ル形のＭＯＳＦＥＴ Ｑ７〜Ｑｌｏから成る第１
論理設定回路、１３は入力信号Ａ−Ｄが供給されるＮチ
ャネル形のＭＯ８ＦＥＴＱＩ ＋〜Ｑ１４から成る第２
論理設定回路、Ｑ５は第１の基板電位設定手段として働
くＰチャネルのＭＯ８ＦＥＴＱ＋５ ＋ Ｑ１６は第２
の基板電位設定手段として働くＮチャネル形のＭＯＳ
ＦＥＴで、ＭＯＳＦＥＴ Ｑ ｒ ５はＭ、０８ＦＥＴ
Ｑ ｌ ２とＱ１０との接続点ＮＢとＭＯＳＦＥＴ
Ｑ １１゜Ｑ１２の基板端子ＳＮ８間に接続され、ＭＯ
ＳＦＥＴ Ｑ １６はＭＯＳＦＥＴ Ｑ ｌｓ 、 Ｑ
目の基板端子ＳＮＤと第２′１毬位供給源ＶＳＳ間に接
続される。そして、第１゜第２論理設定回路１２．１３
の接続点ａから出力信号Ａ・Ｂ−Ｃ中りを得る。
ＦＥＴのターンオフ時間のみならずターンオン時間をも
短編するだめの回路で、第２の基板電位設定手段として
複数（２１固）のＮチャネル形ＭＯ８Ｆ’ＥＴ’を設け
たものである。１２は入力信号Ａ−Ｄが供給されるＰチ
ャイ・ル形のＭＯＳＦＥＴ Ｑ７〜Ｑｌｏから成る第１
論理設定回路、１３は入力信号Ａ−Ｄが供給されるＮチ
ャネル形のＭＯ８ＦＥＴＱＩ ＋〜Ｑ１４から成る第２
論理設定回路、Ｑ５は第１の基板電位設定手段として働
くＰチャネルのＭＯ８ＦＥＴＱ＋５ ＋ Ｑ１６は第２
の基板電位設定手段として働くＮチャネル形のＭＯＳ
ＦＥＴで、ＭＯＳＦＥＴ Ｑ ｒ ５はＭ、０８ＦＥＴ
Ｑ ｌ ２とＱ１０との接続点ＮＢとＭＯＳＦＥＴ
Ｑ １１゜Ｑ１２の基板端子ＳＮ８間に接続され、ＭＯ
ＳＦＥＴ Ｑ １６はＭＯＳＦＥＴ Ｑ ｌｓ 、 Ｑ
目の基板端子ＳＮＤと第２′１毬位供給源ＶＳＳ間に接
続される。そして、第１゜第２論理設定回路１２．１３
の接続点ａから出力信号Ａ・Ｂ−Ｃ中りを得る。
上記のような構成において、第６図のタイミングチャー
トを参照して動作全説明する。入力信号Ｂ−Ｄがパ１”
レベルで、入力信号Ａが” ｏ ”レベルかう” １
”レベルへｉ化ｔ’７１ｚ！：、＆１０ＳＦＥＴ Ｑ
１１− Ｑ ＋ ４の直列回路に電流が流れる。
トを参照して動作全説明する。入力信号Ｂ−Ｄがパ１”
レベルで、入力信号Ａが” ｏ ”レベルかう” １
”レベルへｉ化ｔ’７１ｚ！：、＆１０ＳＦＥＴ Ｑ
１１− Ｑ ＋ ４の直列回路に電流が流れる。
この時、ＭＯＳＦＥＴ Ｑ １□のソース側接続虞１Ｎ
Ａの電位は、電位Ｖｓｓよｐも高くなシ、もし、基板端
子ＳＮＢが第２電位供給源”ｓｓに接続されていると基
板電位がソース電位よυも低くなり、逆バイアス状態と
なり、ＭＯＳＦＥＴ Ｑ １□のターンオン時間が長く
なるので、これを防止するためにＭＯＳＦＥＴ Ｑｌｌ
＋ Ｑ１０の基板端子ＳＮＢをＭＯＳＦＥＴ Ｑ＋
。
Ａの電位は、電位Ｖｓｓよｐも高くなシ、もし、基板端
子ＳＮＢが第２電位供給源”ｓｓに接続されていると基
板電位がソース電位よυも低くなり、逆バイアス状態と
なり、ＭＯＳＦＥＴ Ｑ １□のターンオン時間が長く
なるので、これを防止するためにＭＯＳＦＥＴ Ｑｌｌ
＋ Ｑ１０の基板端子ＳＮＢをＭＯＳＦＥＴ Ｑ＋
。
を介して接続点ＮＢに接続することによシ、ＭＯ’５Ｆ
ＥＴＱ＋＋の逆バイアス電圧を低くおさえＭＯ８Ｆ酊Ｑ
、、（Ｄターンオン時間全短縮している。なお、ΔＶＳ
ＮＢＰ ＩΔ”５ＮＢＮ ９ΔＶ８ＮＤＮおよびΔ”８
ＰＤＰはそれぞれ基板電位の変動量を示している。
ＥＴＱ＋＋の逆バイアス電圧を低くおさえＭＯ８Ｆ酊Ｑ
、、（Ｄターンオン時間全短縮している。なお、ΔＶＳ
ＮＢＰ ＩΔ”５ＮＢＮ ９ΔＶ８ＮＤＮおよびΔ”８
ＰＤＰはそれぞれ基板電位の変動量を示している。
このような構成によれば、チャージポンピングによる少
数キャリアの基板中への注入を利用してＭＯ８Ｆ’ＥＴ
のターンオフ時間を短縮できるとともに、チャージポン
ピングによる少数キャリアの基板中への蓄積によるＭＯ
Ｓ ＦＥＴのターンオン時間の増大を防止できる。また
、論理設定回路１２．１３を構成するＭＯＳＦＥＴの遮
断時に基板端子を基準となる′電位に設定することによ
り、基板端子がフローティング状態で発生するリーク電
流も防止できる。
数キャリアの基板中への注入を利用してＭＯ８Ｆ’ＥＴ
のターンオフ時間を短縮できるとともに、チャージポン
ピングによる少数キャリアの基板中への蓄積によるＭＯ
Ｓ ＦＥＴのターンオン時間の増大を防止できる。また
、論理設定回路１２．１３を構成するＭＯＳＦＥＴの遮
断時に基板端子を基準となる′電位に設定することによ
り、基板端子がフローティング状態で発生するリーク電
流も防止できる。
以上説明したようにこの発明によれば、高速動作で低消
費電流なＳＯＩ構造のＣＭＯ３論理回路が得られる。
費電流なＳＯＩ構造のＣＭＯ３論理回路が得られる。
第１図および第２図はそれぞれ従来のＣＭＯ８論理回路
を説明するための図、第３図はこの発明の一実施例に係
るＣＭＯ８論理回論理回路図示′ｊＪ４４図は上記第３
図の回路の動作全説明するためのタイミングチャート、
第５図および第６図はそれぞれこの発明の他の実施例全
説明するだめの図である。 １２・・・第１の論理設定回路、１３・・・第２の論理
設定回路、Ｑ５・・・ＭＯＳＦＥＴ （第１の基板電位
設定手段）、Ｑ６・・・ＭＯＳＦＥＴ （第２の基板電
位設定手段）、ＶＣＣ・・・第１電位供給源の電位、Ｖ
ＳＳ・・・第２電位供給源の電位。 出願人代理人 弁理士 鈴 江 武 彦第１図 ４図
を説明するための図、第３図はこの発明の一実施例に係
るＣＭＯ８論理回論理回路図示′ｊＪ４４図は上記第３
図の回路の動作全説明するためのタイミングチャート、
第５図および第６図はそれぞれこの発明の他の実施例全
説明するだめの図である。 １２・・・第１の論理設定回路、１３・・・第２の論理
設定回路、Ｑ５・・・ＭＯＳＦＥＴ （第１の基板電位
設定手段）、Ｑ６・・・ＭＯＳＦＥＴ （第２の基板電
位設定手段）、ＶＣＣ・・・第１電位供給源の電位、Ｖ
ＳＳ・・・第２電位供給源の電位。 出願人代理人 弁理士 鈴 江 武 彦第１図 ４図
Claims (1)
- 【特許請求の範囲】 第１導電形のＭＯＳＦＥＴで構成され第１電位供給源の
電位が印加される第１の論理設定回路、およびこの第１
論理設定回路と相補的に第２導電形のＭＯＳＦＥＴによ
って構成され第２電位供給源の電位が印加される第２の
論理設定回路を同一の基板上に有し、上記第１．第２論
理設定回路の接続点から出力を得るＣＭＯ８論理回路に
おいて、前記第１論理設定回路を構成する各ＭＯ８ＦＥ
Ｔの基板端子と第１電位供給源との間に配設され前記第
１．第２論理設定回路の接続点の電位で制御される第１
の基板電位設定手段と、前記第２論理設定回路ｔ ’ｔ
ｆｉｔ成する各ＭＯ８ＦＥＴの基板端子と第２電位供給
源との間に配設され前記第１．第２論理設定回路の接続
点の電位で制御される第２の基板電位設定手段とを具備
し、前記第１．第２基板電位設定手段はそれぞれ前記第
１あるいは第２論理設定回路の各ＭＯ８ＦＥＴの導通時
は基板端子を７０−ティング状態に設定し、各ＭＯ８Ｆ
ＥＴの遮断時は基板端子をそれぞれの論理設定回路に印
加される電位に設定する如く構成したことを特徴とする
ＣＭＯ８論理回路。 （２）前記第１の基板電位設定手段は、第１尋電形のＭ
ＯＳＦＥＴから成り、前記第２の基板電位設定手段は、
第２導電形のＭＯ５ＦＥＴから成ることを特徴とする特
許請求の範囲第１項記載のｃＭＯｓ論理回路。 （３ン 前記第２の基板電位設定手段は、前記第２の
論理設定回路に含まれる、連続して相互接続されたＭＯ
ＳＦＥＴの基板端子とこれらＭＯＳＦＥＴの内で第２電
位供給源に最も近いＭＯＳＦＥＴのソース間に接続され
、夫々前記第１．第２商理設定回路の接続点の電位で導
通制御される第２導寛形の複数のＭＯＳＦＥＴから成る
ことを特徴とする特許請求の範囲第１項記載のＣＭＯ８
論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076454A JPS59201526A (ja) | 1983-04-30 | 1983-04-30 | Ｃｍｏｓ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076454A JPS59201526A (ja) | 1983-04-30 | 1983-04-30 | Ｃｍｏｓ論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59201526A true JPS59201526A (ja) | 1984-11-15 |
| JPH0337768B2 JPH0337768B2 (ja) | 1991-06-06 |
Family
ID=13605593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076454A Granted JPS59201526A (ja) | 1983-04-30 | 1983-04-30 | Ｃｍｏｓ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201526A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291857B1 (en) | 1999-04-15 | 2001-09-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device of SOI structure with floating body region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269521A (en) * | 1975-12-08 | 1977-06-09 | Sony Corp | Reception/recording equipment for tv signal |
-
1983
- 1983-04-30 JP JP58076454A patent/JPS59201526A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5269521A (en) * | 1975-12-08 | 1977-06-09 | Sony Corp | Reception/recording equipment for tv signal |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6291857B1 (en) | 1999-04-15 | 2001-09-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device of SOI structure with floating body region |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0337768B2 (ja) | 1991-06-06 |
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