JP3547852B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
この発明は半導体装置に関し、例えば、Ｐチャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴを含むトライステート型出力バッファならびにこれをを含む大規模集積回路装置に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
図６に例示されるように、電源電圧ＶＣＣと出力端子ＯＵＴとの間に設けられ出力制御信号ＤＯＣ及び内部出力信号ＤＯがともにハイレベルとされるとき選択的にオン状態とされるＰチャンネル型の出力ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）Ｐ７を含むいわゆるＣＭＯＳ（相補ＭＯＳ）型の出力バッファＯＢがある。また、図６のような出力バッファＯＢを複数個備えるゲートアレイ等の大規模集積回路装置があり、例えば図５に示されるように、ｍ個の大規模集積回路装置ＬＳＩ１〜ＬＳＩｍを構成するｎ個の出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎの出力端子をバスＢＵＳの対応するビットに共通結合してなるデジタルシステムがある。
【０００３】
図６において、出力バッファＯＢは、いわゆるトライステート型の出力バッファとされ、上記出力ＭＯＳＦＥＴＰ７に加えて、出力端子ＯＵＴと接地電位ＧＮＤとの間に設けられ出力制御信号ＤＯＣがハイレベルとされかつ内部出力信号ＤＯがロウレベルとされることで選択的にオン状態とされるＮチャンネル型の出力ＭＯＳＦＥＴＮ７を含む。この出力ＭＯＳＦＥＴＮ７は、出力制御信号ＤＯＣがロウレベルとされるとき、出力ＭＯＳＦＥＴＰ７とともにオフ状態とされ、これを受けて出力端子ＯＵＴがいわゆるハイインピーダンス状態とされる。
【０００４】
ところで、出力バッファＯＢを構成する出力ＭＯＳＦＥＴＰ７の基板部となるＮチャンネル型のウェル領域は、通常、出力バッファＯＢが搭載される大規模集積回路装置の高電位側電源電圧つまり電源電圧ＶＣＣに結合される。また、出力ＭＯＳＦＥＴＰ７には、そのドレインとなるＰ型拡散層をアノードとしＮ型ウェル領域をカソードとする寄生ダイオードＤＰが寄生する。したがって、出力バッファＯＢの出力端子ＯＵＴがバスＢＵＳの対応するビットに共通結合されしかも３Ｖ（ボルト）及び５Ｖといった異なる電位の電源電圧ＶＣＣを動作電源とする大規模集積回路装置が混在する図５のシステムでは、３Ｖの電源電圧ＶＣＣを動作電源とする大規模集積回路装置の出力バッファＯＢがハイインピーダンス状態にありかつバスＢＵＳの対応するビットに５Ｖの電源電圧ＶＣＣを動作電源とする大規模集積回路装置の出力バッファＯＢからハイレベルが出力される場合において、図６に点線で示されるようなリーク電流ＩＬがハイインピーダンス状態にある出力バッファＯＢの出力ＭＯＳＦＥＴＰ７の寄生ダイオードＤＰを介して対応する大規模集積回路装置の電源電圧ＶＣＣに流れ込む。この結果、出力バッファＯＢの出力端子ＯＵＴが共通結合されるバスＢＵＳの信号形態が制約を受け、デジタルシステムとしてのシステム柔軟性が低下するものとなる。
【０００５】
つまり、電源電圧電位の異なる大規模集積回路装置が混在する図５のシステムでは、ハイインピーダンス状態にある出力バッファＯＢの電源電圧の電位をＶＣＣとしその出力ＭＯＳＦＥＴＰ７に寄生する寄生ダイオードＤＰの順方向電圧をＶｆｐとするとき、出力端子ＯＵＴつまりバスＢＵＳの対応するビットに、
Ｖｘ＞ＶＣＣ＋Ｖｆｐ
なる外部電圧Ｖｘが印加されることで選択的にリーク電流ＩＬの流れ込みが発生する訳であるが、このことは、バスＢＵＳに結合されるいずれかの大規模集積回路装置が電源切断状態にありかつバスＢＵＳの対応するビットに、
Ｖｙ＞Ｖｆｐ
なる外部電圧Ｖｙが印加された場合でも同様に発生する。
【０００６】
これに対処するため、例えば、日経マグロウヒル社発行『日経マイクロデバイス』１９９２年１０月号の第８３頁ないし第８８頁には、図７に例示されるように、出力端子ＯＵＴにおける外部電圧の電位がロウレベルのときはＰチャンネルＭＯＳＦＥＴＰ８をオン状態として出力ＭＯＳＦＥＴＰ７のウェル領域を電源電圧ＶＣＣにチャージし、上記Ｖｘのような高電位とされるときはＭＯＳＦＥＴＰ８をオフ状態として出力ＭＯＳＦＥＴＰ７のウェル領域をフローティング状態とし、電源電圧ＶＣＣに対するリーク電流ＩＬの流れ込みを防止する方法が提示されている。また、特開平５−２５９８８３号には、図８に例示されるように、電源電圧ＶＣＣと出力端子ＯＵＴとの間に設けられたＰチャンネル型のプルアップＭＯＳＦＥＴＰＥを含む出力バッファＯＢに、そのアノードが電源電圧ＶＣＣに結合されそのカソードがプルアップＭＯＳＦＥＴＰＥのウェル領域に結合されるダイオードＤ３を追加することで、同様にハイインピーダンス出力時又は電源切断時におけるリーク電流ＩＬを阻止する方法が提示されている。
【０００７】
【発明が解決しようとする課題】
ところが、図７の方法を採った場合、出力ＭＯＳＦＥＴＰ７のウェル電位が出力端子ＯＵＴにおける外部電圧の電位に左右されるため、出力ＭＯＳＦＥＴＰ７の動作特性が不安定になるとともに、外部電圧の電位によっては出力ＭＯＳＦＥＴＰ７のウェル領域が完全なフローティング状態となり、ラッチアップの危険性もある。また、図８の方法を採った場合、ダイオードＤ３が設けられることで電源電圧ＶＣＣに対するリーク電流ＩＬの流れ込みを防止することはできるが、通常時においてプルアップＭＯＳＦＥＴＰＥのウェル電位がダイオードＤ３の順方向電圧分だけ低くなり、結果的にその動作特性が影響を受ける。
【０００８】
この発明の目的は、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴの動作特性に影響を与えることなく、ハイインピーダンス出力時又は電源切断時におけるリーク電流の流れ込みを防止することにある。この発明の他の目的は、出力バッファの出力端子が共通結合されるバスの信号形態に関する制約を解き、出力バッファを含むデジタルシステムのシステム柔軟性を高めることにある。
【０００９】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、回路の電源電圧及び出力端子間に設けられるＰチャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴを含むトライステート型出力バッファにおいて、回路の電源電圧と出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル領域との間に、バッファ制御信号の有効レベルを受けて選択的にオン状態とされるＰチャンネル型の第２のＭＯＳＦＥＴを設け、第２のＭＯＳＦＥＴのゲート及びドレイン間に、第２のＭＯＳＦＥＴとは相補的条件で選択的にオン状態とされるＰチャンネル型の第３のＭＯＳＦＥＴを設ける。
【００１１】
【作用】
上記した手段によれば、ロウレベル出力状態又はハイレベル出力状態では、バッファ制御信号を有効レベルとし第２のＭＯＳＦＥＴをオン状態として、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル電位を回路の電源電圧まで充分に引き上げ、ハイインピーダンス出力状態又は電源切断状態では、バッファ制御信号を無効レベルとし第２のＭＯＳＦＥＴを第３のＭＯＳＦＥＴによりダイオード形態として、電源電圧供給ノードに対するリーク電流の流入経路を断つことができる。この結果、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴの動作特性に影響を与えることなく、ハイインピーダンス出力時又は電源切断時におけるリーク電流の流れ込みを防止することができるため、複数の出力バッファの出力端子が共通結合されるバスの信号形態に関する制約を解き、出力バッファを含むデジタルシステムのシステム柔軟性を高めることができる。
【００１２】
【実施例】
図１には、この発明が適用された出力バッファＯＢの一実施例の基本的回路図が示され、図２には、その一実施例の信号波形図が示されている。これらの図をもとに、まずこの実施例の出力バッファＯＢの基本的回路構成と動作ならびにその特徴について説明する。なお、この実施例の出力バッファＯＢは、特に制限されないが、ゲートアレイ等の大規模集積回路装置に搭載され、図１の各回路素子は、大規模集積回路装置に搭載される他の回路素子とともに、単結晶シリコンのような１個の半導体基板上に形成される。以下の回路図において、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であり、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。また、図示されるバイポーラトランジスタは、すべてＮＰＮ型トランジスタである。
【００１３】
図１において、この実施例の出力バッファＯＢは、電源電圧ＶＣＣ（第１の電源電圧）と出力端子ＯＵＴとの間に設けられるＰチャンネル型（第１導電型）の出力ＭＯＳＦＥＴＰ１（第１のＭＯＳＦＥＴ）と、出力端子ＯＵＴと接地電位ＧＮＤとの間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＮ１とを含む。このうち、出力ＭＯＳＦＥＴＰ１のゲートには、出力駆動信号ＤＳＰが供給され、出力ＭＯＳＦＥＴＮ１のゲートには、出力駆動信号ＤＳＮが供給される。
【００１４】
ここで、出力駆動信号ＤＳＰは、図２に例示されるように、“Ｈ”つまりハイレベル出力時において接地電位ＧＮＤのようなロウレベルとされ、“Ｌ”つまりロウレベル出力時及びＨｚつまりハイインピーダンス出力時には電源電圧ＶＣＣのようなハイレベルとされる。また、出力駆動信号ＤＳＮは、ハイレベル出力時及びハイインピーダンス出力時においてロウレベルとされ、ロウレベル出力時においてハイレベルとされる。出力バッファＯＢを搭載する大規模集積回路装置の動作電源が切断状態にあるとき、電源電圧ＶＣＣは接地電位ＧＮＤとともに０Ｖとなり、出力駆動信号ＤＳＰ及びＤＳＮはともにロウレベルとされる。
【００１５】
出力バッファＯＢを搭載する大規模集積回路装置が電源投入状態にあり、出力駆動信号ＤＳＰ及びＤＳＮがともに接地電位ＧＮＤのようなロウレベルとされるとき、出力バッファＯＢでは、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１がオン状態とされ、Ｎチャンネル型の出力ＭＯＳＦＥＴＮ１はオフ状態とされる。したがって、出力端子ＯＵＴには、図２に例示されるように、出力ＭＯＳＦＥＴＰ１を介して電源電圧ＶＣＣのようなハイレベルが出力される。
【００１６】
一方、出力駆動信号ＤＳＰ及びＤＳＮがともに電源電圧ＶＣＣのようなハイレベルとされるとき、出力バッファＯＢでは、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１はオフ状態とされ、代わってＮチャンネル型の出力ＭＯＳＦＥＴＮ１がオン状態とされる。したがって、出力端子ＯＵＴには、出力ＭＯＳＦＥＴＮ１を介して接地電位ＧＮＤのようなロウレベルが出力される。
【００１７】
次に、出力駆動信号ＤＳＰが電源電圧ＶＣＣのようなハイレベルとされ出力駆動信号ＤＳＮが接地電位ＧＮＤのようなロウレベルとされるとき、出力バッファＯＢでは、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１及びＮチャンネル型の出力ＭＯＳＦＥＴＮ１がともにオフ状態とされる。したがって、出力端子ＯＵＴは、ハイインピーダンス状態となり、その電位は、例えば出力端子ＯＵＴに共通結合された他の出力バッファの出力電位に応じたものとなる。
【００１８】
ところで、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１には、周知のように、そのドレインとなるＰ型拡散層をアノードとしその基板部となるＮ型ウェル領域をカソードとする寄生ダイオードＤＰが寄生する。このため、図２に例示されるように、出力バッファＯＢのハイインピーダンス出力時に、例えばバスの対応するビットに共通結合された他の出力バッファから出力端子ＯＵＴに対して、
Ｖｘ＞ＶＣＣ＋Ｖｆｐ
なる外部電圧Ｖｘが印加された場合、出力バッファＯＢの寄生ダイオードＤＰを介して電源電圧ＶＣＣにリーク電流が流れ込む。なお、ＶＣＣは電源電圧ＶＣＣの電位を示し、Ｖｆｐは寄生ダイオードＤＰの順方向電圧を示す。
【００１９】
これに対処するため、この実施例の出力バッファＯＢでは、電源電圧ＶＣＣと出力ＭＯＳＦＥＴＰ１のウェル領域つまり内部ノードｎ３との間にＰチャンネルＭＯＳＦＥＴＰ２（第２のＭＯＳＦＥＴ）が設けられ、さらにこのＭＯＳＦＥＴＰ２のゲート及びドレイン間にはＰチャンネルＭＯＳＦＥＴＰ３（第３のＭＯＳＦＥＴ）が設けられる。このうち、ＭＯＳＦＥＴＰ２のゲートは、スイッチＳ１の中立端子に結合され、ＭＯＳＦＥＴＰ３のゲートは、スイッチＳ２の中立端子に結合される。スイッチＳ１のノーマリオン端子は、接地電位ＧＮＤに結合される。また、スイッチＳ２のノーマリオン端子は、電源電圧ＶＣＣに結合され、そのノーマリオフ端子は、接地電位ＧＮＤに結合される。ＭＯＳＦＥＴＰ２及びＰ３のウェル領域は、ＭＯＳＦＥＴＰ１のウェル領域に共通結合され、これによってＭＯＳＦＥＴＰ１ないしＰ３はそのウェル領域を共有するものとなる。なお、スイッチＳ１及びＳ２は、図２に例示されるように、ともに出力バッファＯＢがハイレベル出力状態又はロウレベル出力状態とされ図１及び図２に示されないバッファ制御信号ＯＢＣがハイレベルとされるときオフ状態とされ、出力バッファＯＢがハイインピーダンス出力状態又は電源切断状態とされバッファ制御信号ＯＢＣがロウレベルとされるときオン状態とされる。
【００２０】
出力バッファＯＢがハイレベル出力状態又はロウレベル出力状態とされスイッチＳ１及びＳ２がともにオフ状態とされるとき、出力バッファＯＢでは、ＭＯＳＦＥＴＰ２のゲートつまり内部ノードｎ１がスイッチＳ１のノーマリオン端子を介して接地電位ＧＮＤのようなロウレベルとされ、ＭＯＳＦＥＴＰ３のゲートつまり内部ノードｎ２はスイッチＳ２のノーマリオン端子を介して電源電圧ＶＣＣのようなハイレベルとされる。このため、ＭＯＳＦＥＴＰ３はオフ状態となり、ＭＯＳＦＥＴＰ２が完全なオン状態となって、出力ＭＯＳＦＥＴＰ１のウェル領域つまり内部ノードｎ３の電位は電源電圧ＶＣＣまで充分に高められる。
【００２１】
一方、出力バッファＯＢがハイインピーダンス出力状態とされスイッチＳ１及びＳ２がともにオン状態とされると、出力バッファＯＢでは、ＭＯＳＦＥＴＰ３のゲートつまり内部ノードｎ２がスイッチＳ２のノーマリオフ端子を介して接地電位ＧＮＤのようなロウレベルとされる。このため、ＭＯＳＦＥＴＰ３がオン状態となり、ＭＯＳＦＥＴＰ２は、このＭＯＳＦＥＴＰ３を介してそのゲート及びドレインが共通結合されることで、ダイオード形態とされる。言うまでもなく、ＭＯＳＦＥＴＰ２からなるダイオードのアノードは電源電圧ＶＣＣに結合され、そのカソードは出力ＭＯＳＦＥＴＰ１のウェル領域つまり内部ノードｎ３に結合される。このとき、出力ＭＯＳＦＥＴＰ１のウェル領域つまり内部ノードｎ３の電位は、電荷の放出経路がないために電源電圧ＶＣＣのままとされるが、出力端子ＯＵＴに図２に例示されるような高電位の外部電圧Ｖｘが印加された場合、これが出力ＭＯＳＦＥＴＰ１の寄生ダイオードＤＰを介して伝達されるためにその順方向電圧Ｖｆｐ分だけ低い電位つまりＶｘ−Ｖｆｐに上昇する。
【００２２】
しかし、この実施例の出力バッファＯＢでは、前述のように、ＭＯＳＦＥＴＰ２がそのカソードを内部ノードｎ３に結合すべくダイオード形態とされるため、出力端子ＯＵＴに外部電圧Ｖｘのような高電位が印加された場合には、ＭＯＳＦＥＴＰ２が完全なオフ状態となり、これによって出力端子ＯＵＴから電源電圧ＶＣＣつまり電源電圧供給ノードに対するリーク電流の流入経路が断たれる。この結果、出力ＭＯＳＦＥＴＰ１の動作特性に影響を与えることなく、ハイインピーダンス出力時におけるリーク電流の流れ込みを防止できるため、複数の出力バッファの出力端子が共通結合されるバスの信号形態に関する制約を解き、出力バッファを含むデジタルシステムのシステム柔軟性を高めることができる。
【００２３】
なお、出力バッファＯＢが電源切断状態とされるとき、ＭＯＳＦＥＴＰ３は、そのゲートがスイッチＳ２を介して接地電位ＧＮＤに結合されるものの、すべての内部ノードが接地電位ＧＮＤのようなロウレベルとされることで完全なオン状態とはならないが、出力端子ＯＵＴに例えば出力ＭＯＳＦＥＴＰ１の寄生ダイオードＤＰの順方向電圧Ｖｆｐより充分に高い電位の外部電圧Ｖｙが印加された場合、これが内部ノードｎ３つまりそのソースに伝達されるために完全なオン状態となり、ＭＯＳＦＥＴＰ２をダイオード形態のままとする。この結果、電源切断時においても、出力ＭＯＳＦＥＴＰ１の動作特性に影響を与えることなくリーク電流の流れ込みを防止し、上記効果を得ることができるものとなる。
【００２４】
図３には、図１の出力バッファＯＢの第１の実施例の具体的回路図が示されている。同図をもとに、出力バッファＯＢの具体的回路構成及び動作について説明する。なお、この実施例の出力バッファＯＢは、前記図１の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００２５】
図３において、出力バッファＯＢを構成する出力ＭＯＳＦＥＴＰ１のゲートには、ナンド（ＮＡＮＤ）ゲートＮＡ１の出力信号つまり出力駆動信号ＤＳＰが供給され、出力ＭＯＳＦＥＴＮ１のゲートには、ノア（ＮＯＲ）ゲートＮＯ１の出力信号つまり出力駆動信号ＤＳＮが供給される。ナンドゲートＮＡ１の一方の入力端子には、大規模集積回路装置の図示されない前段回路から所定の内部出力信号ＤＯが供給され、その他方の入力端子には、大規模集積回路装置の図示されない制御回路から所定の出力制御信号ＤＯＣが供給される。また、ノアゲートＮＯ１の一方の入力端子には内部出力信号ＤＯが供給され、その他方の入力端子には出力制御信号ＤＯＣのインバータＶ１による反転信号が供給される。
【００２６】
これにより、ナンドゲートＮＡ１の出力信号つまり出力駆動信号ＤＳＰは、出力制御信号ＤＯＣがハイレベルとされかつ内部出力信号ＤＯがハイレベルとされることで選択的にロウレベルとされ、この出力駆動信号ＤＳＰのロウレベルを受けて出力ＭＯＳＦＥＴＰ１が選択的にオン状態とされる。一方、ノアゲートＮＯ１の出力信号つまり出力駆動信号ＤＳＮは、出力制御信号ＤＯＣがハイレベルつまりその反転信号がロウレベルとされかつ内部出力信号ＤＯがロウレベルとされることで選択的にハイレベルとされ、この出力駆動信号ＤＳＮのハイレベルを受けて出力ＭＯＳＦＥＴＮ１が選択的にオン状態とされる。出力制御信号ＤＯＣがロウレベルとされるとき、ナンドゲートＮＡ１の出力信号つまり出力駆動信号ＤＳＰは内部出力信号ＤＯの論理値に関係なくハイレベルに固定され、ノアゲートＮＯ１の出力信号つまり出力駆動信号ＤＳＮはロウレベルに固定される。このため、出力ＭＯＳＦＥＴＰ１及びＮ１はともにオフ状態となり、これを受けて出力バッファＯＢはハイインピーダンス出力状態とされる。
【００２７】
次に、出力バッファＯＢを構成するＭＯＳＦＥＴＰ２のゲートつまり内部ノードｎ１は、ダイオードＤ１（第１のダイオード）のカソードに結合され、さらにＮチャンネルＭＯＳＦＥＴＮ２を介して接地電位ＧＮＤに結合される。ダイオードＤ１のアノードは、ＰチャンネルＭＯＳＦＥＴＰ４（スイッチ手段）を介して電源電圧ＶＣＣに結合される。ＭＯＳＦＥＴＮ２のウェル領域は接地電位ＧＮＤに結合され、ＭＯＳＦＥＴＰ４のウェル領域は電源電圧ＶＣＣに結合される。また、これらのＭＯＳＦＥＴＮ２及びＰ４のゲートには、バッファ制御信号ＯＢＣのインバータＶ２による反転信号が共通に供給される。なお、バッファ制御信号ＯＢＣは、出力バッファＯＢがハイレベル出力状態又はロウレベル出力状態とされるとき接地電位ＧＮＤのようなロウレベルとされ、ハイインピーダンス出力状態とされるとき電源電圧ＶＣＣのようなハイレベルとされる。
【００２８】
これにより、ＭＯＳＦＥＴＮ２は、出力バッファＯＢがハイレベル出力状態又はロウレベル出力状態とされバッファ制御信号ＯＢＣがロウレベルとされるとき選択的にオン状態とされ、図１のスイッチＳ１として作用する。また、ＭＯＳＦＥＴＰ４は、出力バッファＯＢがハイインピーダンス出力状態とされバッファ制御信号ＯＢＣがハイレベルとされるとき選択的にオン状態とされ、ＭＯＳＦＥＴＰ２のゲート電位つまり内部ノードｎ１における電位のロウレベルからハイレベルへの変化を補助し、高速化する。このとき、ダイオードＤ１は、出力端子ＯＵＴに高電位の外部電圧Ｖｘが印加されたことによるリーク電流がＭＯＳＦＥＴＰ４を介して電源電圧ＶＣＣに流れ込むのを阻止すべく作用する。ＭＯＳＦＥＴＮ２がオン状態とされＭＯＳＦＥＴＰ４がオフ状態とされるとき、内部ノードｎ１はロウレベルとされ、ＭＯＳＦＥＴＰ２がオン状態とされる。また、ＭＯＳＦＥＴＮ２がオフ状態とされＭＯＳＦＥＴＰ４がオン状態とされるとき、ＭＯＳＦＥＴＰ２は、前述のように、ＭＯＳＦＥＴＰ３がオン状態とされることでダイオード形態とされ、オフ状態とされる。この結果、ＭＯＳＦＥＴＰ４は、ＭＯＳＦＥＴＰ２とは相補的条件で選択的にオン状態とされるものとなる。
【００２９】
一方、ＭＯＳＦＥＴＰ３のゲートつまり内部ノードｎ２は、ＰチャンネルＭＯＳＦＥＴＰ５を介して電源電圧ＶＣＣに結合されるとともに、ＮチャンネルＭＯＳＦＥＴＮ３を介して接地電位ＧＮＤに結合される。このうち、ＭＯＳＦＥＴＰ５のウェル領域は、電源電圧ＶＣＣに結合され、ＭＯＳＦＥＴＮ３のウェル領域は、接地電位ＧＮＤに結合される。また、これらのＭＯＳＦＥＴＰ５及びＮ３のゲートには、前記バッファ制御信号ＯＢＣが共通に供給される。
【００３０】
これにより、ＭＯＳＦＥＴＰ５は、出力バッファＯＢがハイレベル出力状態又はロウレベル出力状態とされバッファ制御信号ＯＢＣがロウレベルとされるとき選択的にオン状態となり、ＭＯＳＦＥＴＮ３は、出力バッファＯＢがハイインピーダンス出力状態とされバッファ制御信号ＯＢＣがハイレベルとされるとき選択的にオン状態となって、図１のスイッチＳ２として作用する。なお、ＭＯＳＦＥＴＰ５には、そのドレインとなるＰ型拡散層をアノードとしその基板部となるＮ型ウェル領域をカソードとする寄生ダイオードＤ２（第２のダイオード）が寄生するが、この寄生ダイオードＤ２は、出力バッファＯＢが電源切断状態とされＭＯＳＦＥＴＰ５及びＮ３が完全なオン状態とならない場合でも、内部ノードｎ２の電位を電源切断時の電源電圧ＶＣＣつまり０Ｖよりその順方向電圧分だけ高い電位に保持し、出力端子ＯＵＴに外部電圧Ｖｘのような高電位が印加されたときＭＯＳＦＥＴＰ３を確実にオン状態とすべく作用する。
【００３１】
図４には、図１の出力バッファＯＢの第２の実施例の具体的回路図が示されている。なお、この実施例の出力バッファＯＢは、前記図３の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００３２】
図４において、この実施例の出力バッファＯＢは、電源電圧ＶＣＣ及び出力端子ＯＵＴ間に設けられる出力トランジスタＴ１と、出力端子ＯＵＴ及び接地電位ＧＮＤ間に設けられる出力トランジスタＴ２とを含む。このうち、出力トランジスタＴ１のベースには、インバータＶ３及びＶ４とＰチャンネルＭＯＳＦＥＴＰ６及びＮチャンネルＭＯＳＦＥＴＮ４からなるもう１個のインバータとを介してナンドゲートＮＡ１の出力信号が供給される。また、出力トランジスタＴ２のベースは、ＮチャンネルＭＯＳＦＥＴＮ５のソース及びＮチャンネルＭＯＳＦＥＴＮ６のドレインに結合される。ＭＯＳＦＥＴＮ５のドレインは抵抗Ｒ１を介して電源電圧ＶＣＣに結合され、そのゲートはインバータＶ６の出力端子に結合される。また、ＭＯＳＦＥＴＮ６のソースは接地電位ＧＮＤに結合され、そのゲートはインバータＶ６の入力端子つまりインバータＶ５の出力端子に結合される。インバータＶ５の入力端子は、ノアゲートＮＯ１の出力端子に結合される。
【００３３】
これらのことから、出力トランジスタＴ１は、ナンドゲートＮＡ１の出力信号がロウレベルとされるとき、つまりは出力制御信号ＤＯＣ及び内部出力信号ＤＯがともにハイレベルとされるとき選択的にオン状態とされ、出力端子ＯＵＴにおける出力信号のレベルを比較的急速に電源電圧ＶＣＣよりそのベースエミッタ電圧分だけ低いハイレベルとする。また、出力トランジスタＴ２は、ノアゲートＮＯ１の出力信号がハイレベルとされるとき、つまりは出力制御信号ＤＯＣがハイレベルとされかつ内部出力信号ＤＯがロウレベルとされるとき選択的にオン状態とされ、出力端子ＯＵＴにおける出力信号のレベルをほぼ接地電位ＧＮＤに近いロウレベルとする。出力制御信号ＤＯＣがロウレベルとされるとき、出力トランジスタＴ１及びＴ２は内部出力信号ＤＯの論理値に関係なくオフ状態とされ、出力バッファＯＢの出力端子ＯＵＴはハイインピーダンス状態とされる。
【００３４】
この実施例において、出力バッファＯＢは、さらに、電源電圧ＶＣＣと出力端子ＯＵＴとの間に設けられるＰチャンネルＭＯＳＦＥＴＰ１を含む。このＭＯＳＦＥＴＰ１のゲートは、インバータＶ４の出力端子に結合され、そのウェル領域は、ＭＯＳＦＥＴＰ２を介して電源電圧ＶＣＣに結合される。これにより、ＭＯＳＦＥＴＰ１は、ナンドゲートＮＡ１の出力信号がロウレベルとされるとき、つまりは出力信号の論理値に応じて選択的にかつ出力トランジスタＴ１とともにオン状態とされ、出力トランジスタＴ１の比較的大きな駆動能力により比較的急速に電源電圧ＶＣＣよりそのベースエミッタ電圧分だけ低いハイレベルに引き上げられた出力信号のレベルを電源電圧ＶＣＣまで充分に上昇させ、いわゆるプルアップＭＯＳＦＥＴとして機能する。
【００３５】
前述のように、ＭＯＳＦＥＴＰ２は、出力バッファＯＢがロウレベル出力状態又はハイレベル出力状態とされバッファ制御信号ＯＢＣがロウレベルとされることで選択的にオン状態となり、プルアップＭＯＳＦＥＴＰ１のウェル電位を電源電圧ＶＣＣに引き上げる。また、出力バッファＯＢがハイインピーダンス出力状態又は電源切断状態とされバッファ制御信号ＯＢＣがハイレベルとされるときには、ＭＯＳＦＥＴＰ３を介してダイオード形態とされ、出力端子ＯＵＴからその寄生ダイオードＤＰを介して電源電圧ＶＣＣに流れ込もうとするリーク電流を阻止する。したがって、この実施例の出力バッファＯＢにおいても、前記図１及び図３の実施例と同様に、プルアップＭＯＳＦＥＴＰ１の動作特性に影響を与えることなく、ハイインピーダンス出力時又は電源切断時におけるリーク電流の流れ込みを防止することができるため、複数の出力バッファＯＢの出力端子ＯＵＴが共通結合されるバスの信号形態に関する制約を解き、出力バッファＯＢを含むデジタルシステムのシステム柔軟性を高めることができるものとなる。
【００３６】
図５には、図１の出力バッファＯＢの一実施例を示す接続形態図が示されている。同図をもとに、この実施例の出力バッファＯＢを含む大規模集積回路装置ならびにデジタルシステムのバス接続形態について説明する。
【００３７】
図５において、この実施例のデジタルシステムは、バスＢＵＳを介して結合されるｍ個の大規模集積回路装置ＬＳＩ１〜ＬＳＩｍを備え、これらの大規模集積回路装置のそれぞれは、ｎ個の出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎを搭載する。大規模集積回路装置ＬＳＩ１〜ＬＳＩｍに搭載される出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎの入力端子には、対応する内部出力信号ＤＯ１１〜ＤＯ１ｎないしＤＯｍ１〜ＤＯｍｎがそれぞれ供給され、その出力端子は、バスＢＵＳの対応するビットに順次共通結合される。また、各大規模集積回路装置に搭載されるｎ個の出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎの制御端子はそれぞれ共通結合され、対応する出力制御信号ＤＯＣ１〜ＤＯＣｍがそれぞれ共通に供給される。
【００３８】
これにより、大規模集積回路装置ＬＳＩ１〜ＬＳＩｍの出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎは、対応する出力制御信号ＤＯＣ１〜ＤＯＣｍのハイレベルを受けてそれぞれ選択的にしかもｎ個ずつ一斉に動作状態とされ、対応する内部出力信号ＤＯ１１〜ＤＯ１ｎないしＤＯｍ１〜ＤＯｍｎの論理値に従ったレベルの出力信号をバスＢＵＳの対応するビットに出力する。
【００３９】
この実施例において、大規模集積回路装置ＬＳＩ１〜ＬＳＩｍに搭載される出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎは、前記図１，図３又は図４の出力バッファＯＢからなり、この出力バッファＯＢは、前述のように、その出力端子に前記外部電圧Ｖｘのような高電位が印加されることにともなうリーク電流の流れ込みを防止する機能を持つ。したがって、例えば図５に示されるように、大規模集積回路装置ＬＳＩ１の動作電源となる電源電圧ＶＣＣを３Ｖとし、同じバスＢＵＳに共通結合される大規模集積回路装置ＬＳＩｍの動作電源となる電源電圧ＶＣＣを５Ｖとしたとしても、大規模集積回路装置ＬＳＩｍに搭載されハイレベル出力状態にある出力バッファＯＢｍ１〜ＯＢｍｎから大規模集積回路装置ＬＳＩ１に搭載されハイインピーダンス出力状態又は電源切断状態にある出力バッファＯＢ１１〜ＯＢ１ｎへのリーク電流の流れ込みは生じない。
【００４０】
周知のように、近年、ゲートアレイ等の大規模集積回路装置においては動作電源の低電圧化が進みつつあるが、その過程では、異なる電位の電源電圧を動作電源とする大規模集積回路装置が同一システム内に混在する可能性も高い。上記のように、本発明の出力バッファＯＢを用いてバスＢＵＳを含むデジタルシステムを構築することで、バスＢＵＳの信号形態に関する制約を解き、電源電圧の異なる大規模集積回路装置の混在を許容できるとともに、同一バスに結合される大規模集積回路装置を部分的に電源切断状態とすることも可能となり、デジタルシステムとしてのシステム柔軟性を高めることができるものとなる。
【００４１】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）回路の電源電圧及び出力端子間に設けられるＰチャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴを含むトライステート型出力バッファにおいて、回路の電源電圧と出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル領域との間に、バッファ制御信号の有効レベルを受けて選択的にオン状態とされるＰチャンネル型の第２のＭＯＳＦＥＴを設け、この第２のＭＯＳＦＥＴのゲート及びドレイン間に、第２のＭＯＳＦＥＴとは相補的条件で選択的にオン状態とされるＰチャンネル型の第３のＭＯＳＦＥＴを設けることで、ロウレベル出力状態又はハイレベル出力状態では、バッファ制御信号を有効レベルとし第２のＭＯＳＦＥＴをオン状態として、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル電位を回路の電源電圧まで充分に引き上げ、ハイインピーダンス出力状態又は電源切断状態では、バッファ制御信号を無効レベルとし第２のＭＯＳＦＥＴを第３のＭＯＳＦＥＴによりダイオード形態として、電源電圧供給ノードに対するリーク電流の流入経路を断つことができるという効果が得られる。
【００４２】
（２）上記（１）項により、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴの動作特性に影響を与えることなく、ハイインピーダンス出力時又は電源切断時におけるリーク電流の流れ込みを防止できるという効果が得られる。
（３）上記（１）項及び（２）項により、複数の出力バッファの出力端子が共通結合されるバスの信号形態に関する制約を解き、出力バッファを含むデジタルシステムのシステム柔軟性を高めることができるという効果が得られる。
【００４３】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図２において、内部ノードｎ１〜ｎ３のレベルや出力駆動信号ＤＳＰ及びＤＳＮならびにスイッチＳ１及びＳ２等との時間関係は、この実施例による制約を受けない。図３において、ダイオードＤ２は、寄生ダイオードではなく、例えばショットキーバリヤダイオード等からなる独立の素子としてもよいし、ＭＯＳＦＥＴＰ４及びダイオードＤ１は、その位置を互いに入れ換えることができる。図４において、ハイレベル出力用の出力トランジスタＴ１を、ＮチャンネルＭＯＳＦＥＴにより実現してもよいし、逆にロウレベル出力用の出力トランジスタＴ２をＮチャンネルＭＯＳＦＥＴにより実現することもできる。各実施例において、出力バッファＯＢの具体的回路構成や電源電圧の極性及び絶対値ならびにＭＯＳＦＥＴ及びトランジスタの導電型等は、種々の実施形態を採りうるし、バス構成も任意である。
【００４４】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるゲートアレイ等の大規模集積回路装置に搭載される出力バッファに適用した場合について説明したが、それに限定されるものではなく、例えば、出力バッファとして単体で形成されるものや同様な出力バッファを搭載する各種のメモリ集積回路装置等にも適用できる。この発明は、少なくともＰチャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴを含む半導体装置ならびにこのような半導体装置を含む装置及びシステムに広く適用できる。
【００４５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、回路の電源電圧及び出力端子間に設けられるＰチャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴを含むトライステート型の出力バッファにおいて、回路の電源電圧と出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル領域との間に、バッファ制御信号の有効レベルを受けて選択的にオン状態とされるＰチャンネル型の第２のＭＯＳＦＥＴを設け、この第２のＭＯＳＦＥＴのゲート及びドレイン間に、第２のＭＯＳＦＥＴとは相補的条件で選択的にオン状態とされるＰチャンネル型の第３のＭＯＳＦＥＴを設けることで、ロウレベル出力状態又はハイレベル出力状態では、バッファ制御信号を有効レベルとし第２のＭＯＳＦＥＴをオン状態として、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル電位を回路の電源電圧まで充分に引き上げ、ハイインピーダンス出力状態又は電源切断状態では、バッファ制御信号を無効レベルとし第２のＭＯＳＦＥＴを第３のＭＯＳＦＥＴによりダイオード形態として、電源電圧供給ノードに対するリーク電流の流入経路を断つことができる。この結果、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴの動作特性に影響を与えることなく、ハイインピーダンス出力時又は電源切断時におけるリーク電流の流れ込みを防止することができるため、複数の出力バッファの出力端子が共通結合されるバスの信号形態に関する制約を解き、出力バッファを含むデジタルシステムのシステム柔軟性を高めることができる。
【図面の簡単な説明】
【図１】この発明が適用された出力バッファの一実施例を示す基本的回路図である。
【図２】図１の出力バッファの一実施例を示す信号波形図である。
【図３】図１の出力バッファの第１の実施例を示す具体的回路図である。
【図４】図１の出力バッファの第２の実施例を示す具体的回路図である。
【図５】図１の出力バッファの一実施例を示す接続形態図である。
【図６】従来の出力バッファの一例を示す回路図である。
【図７】従来の出力バッファの他の一例を示す回路図である。
【図８】従来の出力バッファのさらに他の一例を示す回路図である。
【符号の説明】
ＯＢ・・・出力バッファ、Ｓ１〜Ｓ２・・・スイッチ、ＤＳＰ，ＤＳＮ，ＤＳ３，ＤＳ４・・・出力駆動信号、ＯＵＴ・・・出力端子。
ＤＯ・・・内部出力信号、ＤＯＣ・・・出力制御信号、ＯＢＣ・・・バッファ制御信号。
ＤＰ・・・寄生ダイオード、Ｄ１〜Ｄ３・・・ダイオード、Ｐ１〜ＰＦ・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＦ・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ７・・・ＣＭＯＳインバータ、ＮＡ１〜ＮＡ２・・・ナンド（ＮＡＮＤ）ゲート、ＮＯ１〜ＮＯ２・・・ノア（ＮＯＲ）ゲート、Ｔ１〜Ｔ４・・・ＮＰＮ型バイポーラトランジスタ、Ｒ１〜Ｒ２・・・抵抗、
ＢＵＳ・・・バス、ＬＳＩ１〜ＬＳＩｍ・・・大規模集積回路装置、ＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎ・・・出力バッファ、ＤＯ１１〜ＤＯ１ｎないしＤＯｍ１〜ＤＯｍｎ・・・内部出力信号、ＤＯＣ１〜ＤＯＣｍ・・・出力制御信号、ＶＣＣ・・・電源電圧、ＧＮＤ・・・接地電位。
【産業上の利用分野】
この発明は半導体装置に関し、例えば、Ｐチャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴを含むトライステート型出力バッファならびにこれをを含む大規模集積回路装置に利用して特に有効な技術に関する。
【０００２】
【従来の技術】
図６に例示されるように、電源電圧ＶＣＣと出力端子ＯＵＴとの間に設けられ出力制御信号ＤＯＣ及び内部出力信号ＤＯがともにハイレベルとされるとき選択的にオン状態とされるＰチャンネル型の出力ＭＯＳＦＥＴ（金属酸化物半導体型電界効果トランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジスタの総称とする）Ｐ７を含むいわゆるＣＭＯＳ（相補ＭＯＳ）型の出力バッファＯＢがある。また、図６のような出力バッファＯＢを複数個備えるゲートアレイ等の大規模集積回路装置があり、例えば図５に示されるように、ｍ個の大規模集積回路装置ＬＳＩ１〜ＬＳＩｍを構成するｎ個の出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎの出力端子をバスＢＵＳの対応するビットに共通結合してなるデジタルシステムがある。
【０００３】
図６において、出力バッファＯＢは、いわゆるトライステート型の出力バッファとされ、上記出力ＭＯＳＦＥＴＰ７に加えて、出力端子ＯＵＴと接地電位ＧＮＤとの間に設けられ出力制御信号ＤＯＣがハイレベルとされかつ内部出力信号ＤＯがロウレベルとされることで選択的にオン状態とされるＮチャンネル型の出力ＭＯＳＦＥＴＮ７を含む。この出力ＭＯＳＦＥＴＮ７は、出力制御信号ＤＯＣがロウレベルとされるとき、出力ＭＯＳＦＥＴＰ７とともにオフ状態とされ、これを受けて出力端子ＯＵＴがいわゆるハイインピーダンス状態とされる。
【０００４】
ところで、出力バッファＯＢを構成する出力ＭＯＳＦＥＴＰ７の基板部となるＮチャンネル型のウェル領域は、通常、出力バッファＯＢが搭載される大規模集積回路装置の高電位側電源電圧つまり電源電圧ＶＣＣに結合される。また、出力ＭＯＳＦＥＴＰ７には、そのドレインとなるＰ型拡散層をアノードとしＮ型ウェル領域をカソードとする寄生ダイオードＤＰが寄生する。したがって、出力バッファＯＢの出力端子ＯＵＴがバスＢＵＳの対応するビットに共通結合されしかも３Ｖ（ボルト）及び５Ｖといった異なる電位の電源電圧ＶＣＣを動作電源とする大規模集積回路装置が混在する図５のシステムでは、３Ｖの電源電圧ＶＣＣを動作電源とする大規模集積回路装置の出力バッファＯＢがハイインピーダンス状態にありかつバスＢＵＳの対応するビットに５Ｖの電源電圧ＶＣＣを動作電源とする大規模集積回路装置の出力バッファＯＢからハイレベルが出力される場合において、図６に点線で示されるようなリーク電流ＩＬがハイインピーダンス状態にある出力バッファＯＢの出力ＭＯＳＦＥＴＰ７の寄生ダイオードＤＰを介して対応する大規模集積回路装置の電源電圧ＶＣＣに流れ込む。この結果、出力バッファＯＢの出力端子ＯＵＴが共通結合されるバスＢＵＳの信号形態が制約を受け、デジタルシステムとしてのシステム柔軟性が低下するものとなる。
【０００５】
つまり、電源電圧電位の異なる大規模集積回路装置が混在する図５のシステムでは、ハイインピーダンス状態にある出力バッファＯＢの電源電圧の電位をＶＣＣとしその出力ＭＯＳＦＥＴＰ７に寄生する寄生ダイオードＤＰの順方向電圧をＶｆｐとするとき、出力端子ＯＵＴつまりバスＢＵＳの対応するビットに、
Ｖｘ＞ＶＣＣ＋Ｖｆｐ
なる外部電圧Ｖｘが印加されることで選択的にリーク電流ＩＬの流れ込みが発生する訳であるが、このことは、バスＢＵＳに結合されるいずれかの大規模集積回路装置が電源切断状態にありかつバスＢＵＳの対応するビットに、
Ｖｙ＞Ｖｆｐ
なる外部電圧Ｖｙが印加された場合でも同様に発生する。
【０００６】
これに対処するため、例えば、日経マグロウヒル社発行『日経マイクロデバイス』１９９２年１０月号の第８３頁ないし第８８頁には、図７に例示されるように、出力端子ＯＵＴにおける外部電圧の電位がロウレベルのときはＰチャンネルＭＯＳＦＥＴＰ８をオン状態として出力ＭＯＳＦＥＴＰ７のウェル領域を電源電圧ＶＣＣにチャージし、上記Ｖｘのような高電位とされるときはＭＯＳＦＥＴＰ８をオフ状態として出力ＭＯＳＦＥＴＰ７のウェル領域をフローティング状態とし、電源電圧ＶＣＣに対するリーク電流ＩＬの流れ込みを防止する方法が提示されている。また、特開平５−２５９８８３号には、図８に例示されるように、電源電圧ＶＣＣと出力端子ＯＵＴとの間に設けられたＰチャンネル型のプルアップＭＯＳＦＥＴＰＥを含む出力バッファＯＢに、そのアノードが電源電圧ＶＣＣに結合されそのカソードがプルアップＭＯＳＦＥＴＰＥのウェル領域に結合されるダイオードＤ３を追加することで、同様にハイインピーダンス出力時又は電源切断時におけるリーク電流ＩＬを阻止する方法が提示されている。
【０００７】
【発明が解決しようとする課題】
ところが、図７の方法を採った場合、出力ＭＯＳＦＥＴＰ７のウェル電位が出力端子ＯＵＴにおける外部電圧の電位に左右されるため、出力ＭＯＳＦＥＴＰ７の動作特性が不安定になるとともに、外部電圧の電位によっては出力ＭＯＳＦＥＴＰ７のウェル領域が完全なフローティング状態となり、ラッチアップの危険性もある。また、図８の方法を採った場合、ダイオードＤ３が設けられることで電源電圧ＶＣＣに対するリーク電流ＩＬの流れ込みを防止することはできるが、通常時においてプルアップＭＯＳＦＥＴＰＥのウェル電位がダイオードＤ３の順方向電圧分だけ低くなり、結果的にその動作特性が影響を受ける。
【０００８】
この発明の目的は、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴの動作特性に影響を与えることなく、ハイインピーダンス出力時又は電源切断時におけるリーク電流の流れ込みを防止することにある。この発明の他の目的は、出力バッファの出力端子が共通結合されるバスの信号形態に関する制約を解き、出力バッファを含むデジタルシステムのシステム柔軟性を高めることにある。
【０００９】
この発明の前記ならびにその他の目的と新規な特徴は、この明細書の記述及び添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、回路の電源電圧及び出力端子間に設けられるＰチャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴを含むトライステート型出力バッファにおいて、回路の電源電圧と出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル領域との間に、バッファ制御信号の有効レベルを受けて選択的にオン状態とされるＰチャンネル型の第２のＭＯＳＦＥＴを設け、第２のＭＯＳＦＥＴのゲート及びドレイン間に、第２のＭＯＳＦＥＴとは相補的条件で選択的にオン状態とされるＰチャンネル型の第３のＭＯＳＦＥＴを設ける。
【００１１】
【作用】
上記した手段によれば、ロウレベル出力状態又はハイレベル出力状態では、バッファ制御信号を有効レベルとし第２のＭＯＳＦＥＴをオン状態として、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル電位を回路の電源電圧まで充分に引き上げ、ハイインピーダンス出力状態又は電源切断状態では、バッファ制御信号を無効レベルとし第２のＭＯＳＦＥＴを第３のＭＯＳＦＥＴによりダイオード形態として、電源電圧供給ノードに対するリーク電流の流入経路を断つことができる。この結果、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴの動作特性に影響を与えることなく、ハイインピーダンス出力時又は電源切断時におけるリーク電流の流れ込みを防止することができるため、複数の出力バッファの出力端子が共通結合されるバスの信号形態に関する制約を解き、出力バッファを含むデジタルシステムのシステム柔軟性を高めることができる。
【００１２】
【実施例】
図１には、この発明が適用された出力バッファＯＢの一実施例の基本的回路図が示され、図２には、その一実施例の信号波形図が示されている。これらの図をもとに、まずこの実施例の出力バッファＯＢの基本的回路構成と動作ならびにその特徴について説明する。なお、この実施例の出力バッファＯＢは、特に制限されないが、ゲートアレイ等の大規模集積回路装置に搭載され、図１の各回路素子は、大規模集積回路装置に搭載される他の回路素子とともに、単結晶シリコンのような１個の半導体基板上に形成される。以下の回路図において、そのチャンネル（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰチャンネル型であり、矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して示される。また、図示されるバイポーラトランジスタは、すべてＮＰＮ型トランジスタである。
【００１３】
図１において、この実施例の出力バッファＯＢは、電源電圧ＶＣＣ（第１の電源電圧）と出力端子ＯＵＴとの間に設けられるＰチャンネル型（第１導電型）の出力ＭＯＳＦＥＴＰ１（第１のＭＯＳＦＥＴ）と、出力端子ＯＵＴと接地電位ＧＮＤとの間に設けられるＮチャンネル型の出力ＭＯＳＦＥＴＮ１とを含む。このうち、出力ＭＯＳＦＥＴＰ１のゲートには、出力駆動信号ＤＳＰが供給され、出力ＭＯＳＦＥＴＮ１のゲートには、出力駆動信号ＤＳＮが供給される。
【００１４】
ここで、出力駆動信号ＤＳＰは、図２に例示されるように、“Ｈ”つまりハイレベル出力時において接地電位ＧＮＤのようなロウレベルとされ、“Ｌ”つまりロウレベル出力時及びＨｚつまりハイインピーダンス出力時には電源電圧ＶＣＣのようなハイレベルとされる。また、出力駆動信号ＤＳＮは、ハイレベル出力時及びハイインピーダンス出力時においてロウレベルとされ、ロウレベル出力時においてハイレベルとされる。出力バッファＯＢを搭載する大規模集積回路装置の動作電源が切断状態にあるとき、電源電圧ＶＣＣは接地電位ＧＮＤとともに０Ｖとなり、出力駆動信号ＤＳＰ及びＤＳＮはともにロウレベルとされる。
【００１５】
出力バッファＯＢを搭載する大規模集積回路装置が電源投入状態にあり、出力駆動信号ＤＳＰ及びＤＳＮがともに接地電位ＧＮＤのようなロウレベルとされるとき、出力バッファＯＢでは、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１がオン状態とされ、Ｎチャンネル型の出力ＭＯＳＦＥＴＮ１はオフ状態とされる。したがって、出力端子ＯＵＴには、図２に例示されるように、出力ＭＯＳＦＥＴＰ１を介して電源電圧ＶＣＣのようなハイレベルが出力される。
【００１６】
一方、出力駆動信号ＤＳＰ及びＤＳＮがともに電源電圧ＶＣＣのようなハイレベルとされるとき、出力バッファＯＢでは、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１はオフ状態とされ、代わってＮチャンネル型の出力ＭＯＳＦＥＴＮ１がオン状態とされる。したがって、出力端子ＯＵＴには、出力ＭＯＳＦＥＴＮ１を介して接地電位ＧＮＤのようなロウレベルが出力される。
【００１７】
次に、出力駆動信号ＤＳＰが電源電圧ＶＣＣのようなハイレベルとされ出力駆動信号ＤＳＮが接地電位ＧＮＤのようなロウレベルとされるとき、出力バッファＯＢでは、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１及びＮチャンネル型の出力ＭＯＳＦＥＴＮ１がともにオフ状態とされる。したがって、出力端子ＯＵＴは、ハイインピーダンス状態となり、その電位は、例えば出力端子ＯＵＴに共通結合された他の出力バッファの出力電位に応じたものとなる。
【００１８】
ところで、Ｐチャンネル型の出力ＭＯＳＦＥＴＰ１には、周知のように、そのドレインとなるＰ型拡散層をアノードとしその基板部となるＮ型ウェル領域をカソードとする寄生ダイオードＤＰが寄生する。このため、図２に例示されるように、出力バッファＯＢのハイインピーダンス出力時に、例えばバスの対応するビットに共通結合された他の出力バッファから出力端子ＯＵＴに対して、
Ｖｘ＞ＶＣＣ＋Ｖｆｐ
なる外部電圧Ｖｘが印加された場合、出力バッファＯＢの寄生ダイオードＤＰを介して電源電圧ＶＣＣにリーク電流が流れ込む。なお、ＶＣＣは電源電圧ＶＣＣの電位を示し、Ｖｆｐは寄生ダイオードＤＰの順方向電圧を示す。
【００１９】
これに対処するため、この実施例の出力バッファＯＢでは、電源電圧ＶＣＣと出力ＭＯＳＦＥＴＰ１のウェル領域つまり内部ノードｎ３との間にＰチャンネルＭＯＳＦＥＴＰ２（第２のＭＯＳＦＥＴ）が設けられ、さらにこのＭＯＳＦＥＴＰ２のゲート及びドレイン間にはＰチャンネルＭＯＳＦＥＴＰ３（第３のＭＯＳＦＥＴ）が設けられる。このうち、ＭＯＳＦＥＴＰ２のゲートは、スイッチＳ１の中立端子に結合され、ＭＯＳＦＥＴＰ３のゲートは、スイッチＳ２の中立端子に結合される。スイッチＳ１のノーマリオン端子は、接地電位ＧＮＤに結合される。また、スイッチＳ２のノーマリオン端子は、電源電圧ＶＣＣに結合され、そのノーマリオフ端子は、接地電位ＧＮＤに結合される。ＭＯＳＦＥＴＰ２及びＰ３のウェル領域は、ＭＯＳＦＥＴＰ１のウェル領域に共通結合され、これによってＭＯＳＦＥＴＰ１ないしＰ３はそのウェル領域を共有するものとなる。なお、スイッチＳ１及びＳ２は、図２に例示されるように、ともに出力バッファＯＢがハイレベル出力状態又はロウレベル出力状態とされ図１及び図２に示されないバッファ制御信号ＯＢＣがハイレベルとされるときオフ状態とされ、出力バッファＯＢがハイインピーダンス出力状態又は電源切断状態とされバッファ制御信号ＯＢＣがロウレベルとされるときオン状態とされる。
【００２０】
出力バッファＯＢがハイレベル出力状態又はロウレベル出力状態とされスイッチＳ１及びＳ２がともにオフ状態とされるとき、出力バッファＯＢでは、ＭＯＳＦＥＴＰ２のゲートつまり内部ノードｎ１がスイッチＳ１のノーマリオン端子を介して接地電位ＧＮＤのようなロウレベルとされ、ＭＯＳＦＥＴＰ３のゲートつまり内部ノードｎ２はスイッチＳ２のノーマリオン端子を介して電源電圧ＶＣＣのようなハイレベルとされる。このため、ＭＯＳＦＥＴＰ３はオフ状態となり、ＭＯＳＦＥＴＰ２が完全なオン状態となって、出力ＭＯＳＦＥＴＰ１のウェル領域つまり内部ノードｎ３の電位は電源電圧ＶＣＣまで充分に高められる。
【００２１】
一方、出力バッファＯＢがハイインピーダンス出力状態とされスイッチＳ１及びＳ２がともにオン状態とされると、出力バッファＯＢでは、ＭＯＳＦＥＴＰ３のゲートつまり内部ノードｎ２がスイッチＳ２のノーマリオフ端子を介して接地電位ＧＮＤのようなロウレベルとされる。このため、ＭＯＳＦＥＴＰ３がオン状態となり、ＭＯＳＦＥＴＰ２は、このＭＯＳＦＥＴＰ３を介してそのゲート及びドレインが共通結合されることで、ダイオード形態とされる。言うまでもなく、ＭＯＳＦＥＴＰ２からなるダイオードのアノードは電源電圧ＶＣＣに結合され、そのカソードは出力ＭＯＳＦＥＴＰ１のウェル領域つまり内部ノードｎ３に結合される。このとき、出力ＭＯＳＦＥＴＰ１のウェル領域つまり内部ノードｎ３の電位は、電荷の放出経路がないために電源電圧ＶＣＣのままとされるが、出力端子ＯＵＴに図２に例示されるような高電位の外部電圧Ｖｘが印加された場合、これが出力ＭＯＳＦＥＴＰ１の寄生ダイオードＤＰを介して伝達されるためにその順方向電圧Ｖｆｐ分だけ低い電位つまりＶｘ−Ｖｆｐに上昇する。
【００２２】
しかし、この実施例の出力バッファＯＢでは、前述のように、ＭＯＳＦＥＴＰ２がそのカソードを内部ノードｎ３に結合すべくダイオード形態とされるため、出力端子ＯＵＴに外部電圧Ｖｘのような高電位が印加された場合には、ＭＯＳＦＥＴＰ２が完全なオフ状態となり、これによって出力端子ＯＵＴから電源電圧ＶＣＣつまり電源電圧供給ノードに対するリーク電流の流入経路が断たれる。この結果、出力ＭＯＳＦＥＴＰ１の動作特性に影響を与えることなく、ハイインピーダンス出力時におけるリーク電流の流れ込みを防止できるため、複数の出力バッファの出力端子が共通結合されるバスの信号形態に関する制約を解き、出力バッファを含むデジタルシステムのシステム柔軟性を高めることができる。
【００２３】
なお、出力バッファＯＢが電源切断状態とされるとき、ＭＯＳＦＥＴＰ３は、そのゲートがスイッチＳ２を介して接地電位ＧＮＤに結合されるものの、すべての内部ノードが接地電位ＧＮＤのようなロウレベルとされることで完全なオン状態とはならないが、出力端子ＯＵＴに例えば出力ＭＯＳＦＥＴＰ１の寄生ダイオードＤＰの順方向電圧Ｖｆｐより充分に高い電位の外部電圧Ｖｙが印加された場合、これが内部ノードｎ３つまりそのソースに伝達されるために完全なオン状態となり、ＭＯＳＦＥＴＰ２をダイオード形態のままとする。この結果、電源切断時においても、出力ＭＯＳＦＥＴＰ１の動作特性に影響を与えることなくリーク電流の流れ込みを防止し、上記効果を得ることができるものとなる。
【００２４】
図３には、図１の出力バッファＯＢの第１の実施例の具体的回路図が示されている。同図をもとに、出力バッファＯＢの具体的回路構成及び動作について説明する。なお、この実施例の出力バッファＯＢは、前記図１の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００２５】
図３において、出力バッファＯＢを構成する出力ＭＯＳＦＥＴＰ１のゲートには、ナンド（ＮＡＮＤ）ゲートＮＡ１の出力信号つまり出力駆動信号ＤＳＰが供給され、出力ＭＯＳＦＥＴＮ１のゲートには、ノア（ＮＯＲ）ゲートＮＯ１の出力信号つまり出力駆動信号ＤＳＮが供給される。ナンドゲートＮＡ１の一方の入力端子には、大規模集積回路装置の図示されない前段回路から所定の内部出力信号ＤＯが供給され、その他方の入力端子には、大規模集積回路装置の図示されない制御回路から所定の出力制御信号ＤＯＣが供給される。また、ノアゲートＮＯ１の一方の入力端子には内部出力信号ＤＯが供給され、その他方の入力端子には出力制御信号ＤＯＣのインバータＶ１による反転信号が供給される。
【００２６】
これにより、ナンドゲートＮＡ１の出力信号つまり出力駆動信号ＤＳＰは、出力制御信号ＤＯＣがハイレベルとされかつ内部出力信号ＤＯがハイレベルとされることで選択的にロウレベルとされ、この出力駆動信号ＤＳＰのロウレベルを受けて出力ＭＯＳＦＥＴＰ１が選択的にオン状態とされる。一方、ノアゲートＮＯ１の出力信号つまり出力駆動信号ＤＳＮは、出力制御信号ＤＯＣがハイレベルつまりその反転信号がロウレベルとされかつ内部出力信号ＤＯがロウレベルとされることで選択的にハイレベルとされ、この出力駆動信号ＤＳＮのハイレベルを受けて出力ＭＯＳＦＥＴＮ１が選択的にオン状態とされる。出力制御信号ＤＯＣがロウレベルとされるとき、ナンドゲートＮＡ１の出力信号つまり出力駆動信号ＤＳＰは内部出力信号ＤＯの論理値に関係なくハイレベルに固定され、ノアゲートＮＯ１の出力信号つまり出力駆動信号ＤＳＮはロウレベルに固定される。このため、出力ＭＯＳＦＥＴＰ１及びＮ１はともにオフ状態となり、これを受けて出力バッファＯＢはハイインピーダンス出力状態とされる。
【００２７】
次に、出力バッファＯＢを構成するＭＯＳＦＥＴＰ２のゲートつまり内部ノードｎ１は、ダイオードＤ１（第１のダイオード）のカソードに結合され、さらにＮチャンネルＭＯＳＦＥＴＮ２を介して接地電位ＧＮＤに結合される。ダイオードＤ１のアノードは、ＰチャンネルＭＯＳＦＥＴＰ４（スイッチ手段）を介して電源電圧ＶＣＣに結合される。ＭＯＳＦＥＴＮ２のウェル領域は接地電位ＧＮＤに結合され、ＭＯＳＦＥＴＰ４のウェル領域は電源電圧ＶＣＣに結合される。また、これらのＭＯＳＦＥＴＮ２及びＰ４のゲートには、バッファ制御信号ＯＢＣのインバータＶ２による反転信号が共通に供給される。なお、バッファ制御信号ＯＢＣは、出力バッファＯＢがハイレベル出力状態又はロウレベル出力状態とされるとき接地電位ＧＮＤのようなロウレベルとされ、ハイインピーダンス出力状態とされるとき電源電圧ＶＣＣのようなハイレベルとされる。
【００２８】
これにより、ＭＯＳＦＥＴＮ２は、出力バッファＯＢがハイレベル出力状態又はロウレベル出力状態とされバッファ制御信号ＯＢＣがロウレベルとされるとき選択的にオン状態とされ、図１のスイッチＳ１として作用する。また、ＭＯＳＦＥＴＰ４は、出力バッファＯＢがハイインピーダンス出力状態とされバッファ制御信号ＯＢＣがハイレベルとされるとき選択的にオン状態とされ、ＭＯＳＦＥＴＰ２のゲート電位つまり内部ノードｎ１における電位のロウレベルからハイレベルへの変化を補助し、高速化する。このとき、ダイオードＤ１は、出力端子ＯＵＴに高電位の外部電圧Ｖｘが印加されたことによるリーク電流がＭＯＳＦＥＴＰ４を介して電源電圧ＶＣＣに流れ込むのを阻止すべく作用する。ＭＯＳＦＥＴＮ２がオン状態とされＭＯＳＦＥＴＰ４がオフ状態とされるとき、内部ノードｎ１はロウレベルとされ、ＭＯＳＦＥＴＰ２がオン状態とされる。また、ＭＯＳＦＥＴＮ２がオフ状態とされＭＯＳＦＥＴＰ４がオン状態とされるとき、ＭＯＳＦＥＴＰ２は、前述のように、ＭＯＳＦＥＴＰ３がオン状態とされることでダイオード形態とされ、オフ状態とされる。この結果、ＭＯＳＦＥＴＰ４は、ＭＯＳＦＥＴＰ２とは相補的条件で選択的にオン状態とされるものとなる。
【００２９】
一方、ＭＯＳＦＥＴＰ３のゲートつまり内部ノードｎ２は、ＰチャンネルＭＯＳＦＥＴＰ５を介して電源電圧ＶＣＣに結合されるとともに、ＮチャンネルＭＯＳＦＥＴＮ３を介して接地電位ＧＮＤに結合される。このうち、ＭＯＳＦＥＴＰ５のウェル領域は、電源電圧ＶＣＣに結合され、ＭＯＳＦＥＴＮ３のウェル領域は、接地電位ＧＮＤに結合される。また、これらのＭＯＳＦＥＴＰ５及びＮ３のゲートには、前記バッファ制御信号ＯＢＣが共通に供給される。
【００３０】
これにより、ＭＯＳＦＥＴＰ５は、出力バッファＯＢがハイレベル出力状態又はロウレベル出力状態とされバッファ制御信号ＯＢＣがロウレベルとされるとき選択的にオン状態となり、ＭＯＳＦＥＴＮ３は、出力バッファＯＢがハイインピーダンス出力状態とされバッファ制御信号ＯＢＣがハイレベルとされるとき選択的にオン状態となって、図１のスイッチＳ２として作用する。なお、ＭＯＳＦＥＴＰ５には、そのドレインとなるＰ型拡散層をアノードとしその基板部となるＮ型ウェル領域をカソードとする寄生ダイオードＤ２（第２のダイオード）が寄生するが、この寄生ダイオードＤ２は、出力バッファＯＢが電源切断状態とされＭＯＳＦＥＴＰ５及びＮ３が完全なオン状態とならない場合でも、内部ノードｎ２の電位を電源切断時の電源電圧ＶＣＣつまり０Ｖよりその順方向電圧分だけ高い電位に保持し、出力端子ＯＵＴに外部電圧Ｖｘのような高電位が印加されたときＭＯＳＦＥＴＰ３を確実にオン状態とすべく作用する。
【００３１】
図４には、図１の出力バッファＯＢの第２の実施例の具体的回路図が示されている。なお、この実施例の出力バッファＯＢは、前記図３の実施例を基本的に踏襲するものであるため、これと異なる部分についてのみ説明を追加する。
【００３２】
図４において、この実施例の出力バッファＯＢは、電源電圧ＶＣＣ及び出力端子ＯＵＴ間に設けられる出力トランジスタＴ１と、出力端子ＯＵＴ及び接地電位ＧＮＤ間に設けられる出力トランジスタＴ２とを含む。このうち、出力トランジスタＴ１のベースには、インバータＶ３及びＶ４とＰチャンネルＭＯＳＦＥＴＰ６及びＮチャンネルＭＯＳＦＥＴＮ４からなるもう１個のインバータとを介してナンドゲートＮＡ１の出力信号が供給される。また、出力トランジスタＴ２のベースは、ＮチャンネルＭＯＳＦＥＴＮ５のソース及びＮチャンネルＭＯＳＦＥＴＮ６のドレインに結合される。ＭＯＳＦＥＴＮ５のドレインは抵抗Ｒ１を介して電源電圧ＶＣＣに結合され、そのゲートはインバータＶ６の出力端子に結合される。また、ＭＯＳＦＥＴＮ６のソースは接地電位ＧＮＤに結合され、そのゲートはインバータＶ６の入力端子つまりインバータＶ５の出力端子に結合される。インバータＶ５の入力端子は、ノアゲートＮＯ１の出力端子に結合される。
【００３３】
これらのことから、出力トランジスタＴ１は、ナンドゲートＮＡ１の出力信号がロウレベルとされるとき、つまりは出力制御信号ＤＯＣ及び内部出力信号ＤＯがともにハイレベルとされるとき選択的にオン状態とされ、出力端子ＯＵＴにおける出力信号のレベルを比較的急速に電源電圧ＶＣＣよりそのベースエミッタ電圧分だけ低いハイレベルとする。また、出力トランジスタＴ２は、ノアゲートＮＯ１の出力信号がハイレベルとされるとき、つまりは出力制御信号ＤＯＣがハイレベルとされかつ内部出力信号ＤＯがロウレベルとされるとき選択的にオン状態とされ、出力端子ＯＵＴにおける出力信号のレベルをほぼ接地電位ＧＮＤに近いロウレベルとする。出力制御信号ＤＯＣがロウレベルとされるとき、出力トランジスタＴ１及びＴ２は内部出力信号ＤＯの論理値に関係なくオフ状態とされ、出力バッファＯＢの出力端子ＯＵＴはハイインピーダンス状態とされる。
【００３４】
この実施例において、出力バッファＯＢは、さらに、電源電圧ＶＣＣと出力端子ＯＵＴとの間に設けられるＰチャンネルＭＯＳＦＥＴＰ１を含む。このＭＯＳＦＥＴＰ１のゲートは、インバータＶ４の出力端子に結合され、そのウェル領域は、ＭＯＳＦＥＴＰ２を介して電源電圧ＶＣＣに結合される。これにより、ＭＯＳＦＥＴＰ１は、ナンドゲートＮＡ１の出力信号がロウレベルとされるとき、つまりは出力信号の論理値に応じて選択的にかつ出力トランジスタＴ１とともにオン状態とされ、出力トランジスタＴ１の比較的大きな駆動能力により比較的急速に電源電圧ＶＣＣよりそのベースエミッタ電圧分だけ低いハイレベルに引き上げられた出力信号のレベルを電源電圧ＶＣＣまで充分に上昇させ、いわゆるプルアップＭＯＳＦＥＴとして機能する。
【００３５】
前述のように、ＭＯＳＦＥＴＰ２は、出力バッファＯＢがロウレベル出力状態又はハイレベル出力状態とされバッファ制御信号ＯＢＣがロウレベルとされることで選択的にオン状態となり、プルアップＭＯＳＦＥＴＰ１のウェル電位を電源電圧ＶＣＣに引き上げる。また、出力バッファＯＢがハイインピーダンス出力状態又は電源切断状態とされバッファ制御信号ＯＢＣがハイレベルとされるときには、ＭＯＳＦＥＴＰ３を介してダイオード形態とされ、出力端子ＯＵＴからその寄生ダイオードＤＰを介して電源電圧ＶＣＣに流れ込もうとするリーク電流を阻止する。したがって、この実施例の出力バッファＯＢにおいても、前記図１及び図３の実施例と同様に、プルアップＭＯＳＦＥＴＰ１の動作特性に影響を与えることなく、ハイインピーダンス出力時又は電源切断時におけるリーク電流の流れ込みを防止することができるため、複数の出力バッファＯＢの出力端子ＯＵＴが共通結合されるバスの信号形態に関する制約を解き、出力バッファＯＢを含むデジタルシステムのシステム柔軟性を高めることができるものとなる。
【００３６】
図５には、図１の出力バッファＯＢの一実施例を示す接続形態図が示されている。同図をもとに、この実施例の出力バッファＯＢを含む大規模集積回路装置ならびにデジタルシステムのバス接続形態について説明する。
【００３７】
図５において、この実施例のデジタルシステムは、バスＢＵＳを介して結合されるｍ個の大規模集積回路装置ＬＳＩ１〜ＬＳＩｍを備え、これらの大規模集積回路装置のそれぞれは、ｎ個の出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎを搭載する。大規模集積回路装置ＬＳＩ１〜ＬＳＩｍに搭載される出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎの入力端子には、対応する内部出力信号ＤＯ１１〜ＤＯ１ｎないしＤＯｍ１〜ＤＯｍｎがそれぞれ供給され、その出力端子は、バスＢＵＳの対応するビットに順次共通結合される。また、各大規模集積回路装置に搭載されるｎ個の出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎの制御端子はそれぞれ共通結合され、対応する出力制御信号ＤＯＣ１〜ＤＯＣｍがそれぞれ共通に供給される。
【００３８】
これにより、大規模集積回路装置ＬＳＩ１〜ＬＳＩｍの出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎは、対応する出力制御信号ＤＯＣ１〜ＤＯＣｍのハイレベルを受けてそれぞれ選択的にしかもｎ個ずつ一斉に動作状態とされ、対応する内部出力信号ＤＯ１１〜ＤＯ１ｎないしＤＯｍ１〜ＤＯｍｎの論理値に従ったレベルの出力信号をバスＢＵＳの対応するビットに出力する。
【００３９】
この実施例において、大規模集積回路装置ＬＳＩ１〜ＬＳＩｍに搭載される出力バッファＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎは、前記図１，図３又は図４の出力バッファＯＢからなり、この出力バッファＯＢは、前述のように、その出力端子に前記外部電圧Ｖｘのような高電位が印加されることにともなうリーク電流の流れ込みを防止する機能を持つ。したがって、例えば図５に示されるように、大規模集積回路装置ＬＳＩ１の動作電源となる電源電圧ＶＣＣを３Ｖとし、同じバスＢＵＳに共通結合される大規模集積回路装置ＬＳＩｍの動作電源となる電源電圧ＶＣＣを５Ｖとしたとしても、大規模集積回路装置ＬＳＩｍに搭載されハイレベル出力状態にある出力バッファＯＢｍ１〜ＯＢｍｎから大規模集積回路装置ＬＳＩ１に搭載されハイインピーダンス出力状態又は電源切断状態にある出力バッファＯＢ１１〜ＯＢ１ｎへのリーク電流の流れ込みは生じない。
【００４０】
周知のように、近年、ゲートアレイ等の大規模集積回路装置においては動作電源の低電圧化が進みつつあるが、その過程では、異なる電位の電源電圧を動作電源とする大規模集積回路装置が同一システム内に混在する可能性も高い。上記のように、本発明の出力バッファＯＢを用いてバスＢＵＳを含むデジタルシステムを構築することで、バスＢＵＳの信号形態に関する制約を解き、電源電圧の異なる大規模集積回路装置の混在を許容できるとともに、同一バスに結合される大規模集積回路装置を部分的に電源切断状態とすることも可能となり、デジタルシステムとしてのシステム柔軟性を高めることができるものとなる。
【００４１】
以上の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）回路の電源電圧及び出力端子間に設けられるＰチャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴを含むトライステート型出力バッファにおいて、回路の電源電圧と出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル領域との間に、バッファ制御信号の有効レベルを受けて選択的にオン状態とされるＰチャンネル型の第２のＭＯＳＦＥＴを設け、この第２のＭＯＳＦＥＴのゲート及びドレイン間に、第２のＭＯＳＦＥＴとは相補的条件で選択的にオン状態とされるＰチャンネル型の第３のＭＯＳＦＥＴを設けることで、ロウレベル出力状態又はハイレベル出力状態では、バッファ制御信号を有効レベルとし第２のＭＯＳＦＥＴをオン状態として、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル電位を回路の電源電圧まで充分に引き上げ、ハイインピーダンス出力状態又は電源切断状態では、バッファ制御信号を無効レベルとし第２のＭＯＳＦＥＴを第３のＭＯＳＦＥＴによりダイオード形態として、電源電圧供給ノードに対するリーク電流の流入経路を断つことができるという効果が得られる。
【００４２】
（２）上記（１）項により、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴの動作特性に影響を与えることなく、ハイインピーダンス出力時又は電源切断時におけるリーク電流の流れ込みを防止できるという効果が得られる。
（３）上記（１）項及び（２）項により、複数の出力バッファの出力端子が共通結合されるバスの信号形態に関する制約を解き、出力バッファを含むデジタルシステムのシステム柔軟性を高めることができるという効果が得られる。
【００４３】
以上、本発明者によってなされた発明を実施例に基づき具体的に説明したが、この発明は、上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。例えば、図２において、内部ノードｎ１〜ｎ３のレベルや出力駆動信号ＤＳＰ及びＤＳＮならびにスイッチＳ１及びＳ２等との時間関係は、この実施例による制約を受けない。図３において、ダイオードＤ２は、寄生ダイオードではなく、例えばショットキーバリヤダイオード等からなる独立の素子としてもよいし、ＭＯＳＦＥＴＰ４及びダイオードＤ１は、その位置を互いに入れ換えることができる。図４において、ハイレベル出力用の出力トランジスタＴ１を、ＮチャンネルＭＯＳＦＥＴにより実現してもよいし、逆にロウレベル出力用の出力トランジスタＴ２をＮチャンネルＭＯＳＦＥＴにより実現することもできる。各実施例において、出力バッファＯＢの具体的回路構成や電源電圧の極性及び絶対値ならびにＭＯＳＦＥＴ及びトランジスタの導電型等は、種々の実施形態を採りうるし、バス構成も任意である。
【００４４】
以上の説明では、主として本発明者によってなされた発明をその背景となった利用分野であるゲートアレイ等の大規模集積回路装置に搭載される出力バッファに適用した場合について説明したが、それに限定されるものではなく、例えば、出力バッファとして単体で形成されるものや同様な出力バッファを搭載する各種のメモリ集積回路装置等にも適用できる。この発明は、少なくともＰチャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴを含む半導体装置ならびにこのような半導体装置を含む装置及びシステムに広く適用できる。
【００４５】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、回路の電源電圧及び出力端子間に設けられるＰチャンネル型の出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴを含むトライステート型の出力バッファにおいて、回路の電源電圧と出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル領域との間に、バッファ制御信号の有効レベルを受けて選択的にオン状態とされるＰチャンネル型の第２のＭＯＳＦＥＴを設け、この第２のＭＯＳＦＥＴのゲート及びドレイン間に、第２のＭＯＳＦＥＴとは相補的条件で選択的にオン状態とされるＰチャンネル型の第３のＭＯＳＦＥＴを設けることで、ロウレベル出力状態又はハイレベル出力状態では、バッファ制御信号を有効レベルとし第２のＭＯＳＦＥＴをオン状態として、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴのウェル電位を回路の電源電圧まで充分に引き上げ、ハイインピーダンス出力状態又は電源切断状態では、バッファ制御信号を無効レベルとし第２のＭＯＳＦＥＴを第３のＭＯＳＦＥＴによりダイオード形態として、電源電圧供給ノードに対するリーク電流の流入経路を断つことができる。この結果、出力ＭＯＳＦＥＴ又はプルアップＭＯＳＦＥＴの動作特性に影響を与えることなく、ハイインピーダンス出力時又は電源切断時におけるリーク電流の流れ込みを防止することができるため、複数の出力バッファの出力端子が共通結合されるバスの信号形態に関する制約を解き、出力バッファを含むデジタルシステムのシステム柔軟性を高めることができる。
【図面の簡単な説明】
【図１】この発明が適用された出力バッファの一実施例を示す基本的回路図である。
【図２】図１の出力バッファの一実施例を示す信号波形図である。
【図３】図１の出力バッファの第１の実施例を示す具体的回路図である。
【図４】図１の出力バッファの第２の実施例を示す具体的回路図である。
【図５】図１の出力バッファの一実施例を示す接続形態図である。
【図６】従来の出力バッファの一例を示す回路図である。
【図７】従来の出力バッファの他の一例を示す回路図である。
【図８】従来の出力バッファのさらに他の一例を示す回路図である。
【符号の説明】
ＯＢ・・・出力バッファ、Ｓ１〜Ｓ２・・・スイッチ、ＤＳＰ，ＤＳＮ，ＤＳ３，ＤＳ４・・・出力駆動信号、ＯＵＴ・・・出力端子。
ＤＯ・・・内部出力信号、ＤＯＣ・・・出力制御信号、ＯＢＣ・・・バッファ制御信号。
ＤＰ・・・寄生ダイオード、Ｄ１〜Ｄ３・・・ダイオード、Ｐ１〜ＰＦ・・・ＰチャンネルＭＯＳＦＥＴ、Ｎ１〜ＮＦ・・・ＮチャンネルＭＯＳＦＥＴ、Ｖ１〜Ｖ７・・・ＣＭＯＳインバータ、ＮＡ１〜ＮＡ２・・・ナンド（ＮＡＮＤ）ゲート、ＮＯ１〜ＮＯ２・・・ノア（ＮＯＲ）ゲート、Ｔ１〜Ｔ４・・・ＮＰＮ型バイポーラトランジスタ、Ｒ１〜Ｒ２・・・抵抗、
ＢＵＳ・・・バス、ＬＳＩ１〜ＬＳＩｍ・・・大規模集積回路装置、ＯＢ１１〜ＯＢ１ｎないしＯＢｍ１〜ＯＢｍｎ・・・出力バッファ、ＤＯ１１〜ＤＯ１ｎないしＤＯｍ１〜ＤＯｍｎ・・・内部出力信号、ＤＯＣ１〜ＤＯＣｍ・・・出力制御信号、ＶＣＣ・・・電源電圧、ＧＮＤ・・・接地電位。
Claims (3)
- 第１の電源電圧と出力端子との間に設けられ出力信号の論理値に応じて選択的にオン状態とされる第１導電型の第１のＭＯＳＦＥＴと、第１の電源電圧と上記第１のＭＯＳＦＥＴのウェル領域との間に設けられバッファ制御信号の有効レベルを受けて選択的にオン状態とされる第１導電型の第２のＭＯＳＦＥＴと、上記第２のＭＯＳＦＥＴのゲート及びドレイン間に設けられ第２のＭＯＳＦＥＴとは相補的条件で選択的にオン状態とされる第１導電型の第３のＭＯＳＦＥＴとを含むトライステート型出力バッファを備え、
上記バッファ制御信号は、上記出力バッファがロウレベル出力状態又はハイレベル出力状態にあるとき選択的に有効レベルとされ、ハイインピーダンス出力状態又は電源切断状態にあるとき選択的に無効レベルとされるものであることを特徴とする半導体装置。 - 上記第１ないし第３のＭＯＳＦＥＴは、そのウェル領域を共有するものであることを特徴とする請求項１の半導体装置。
- 上記出力バッファは、そのアノードが上記第２のＭＯＳＦＥＴとは相補的条件で選択的にオン状態とされるスイッチ手段を介して選択的に第１の電源電圧に接続されそのカソードが上記第２のＭＯＳＦＥＴのゲートに結合される第１のダイオードと、そのアノードが上記第３のＭＯＳＦＥＴのゲートに結合されそのカソードが第１の電源電圧に結合される第２のダイオードとを含むものであることを特徴とする請求項１又は請求項２の半導体装置。
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