JPH03169119A - 出力回路 - Google Patents
出力回路Info
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- JPH03169119A JPH03169119A JP1307446A JP30744689A JPH03169119A JP H03169119 A JPH03169119 A JP H03169119A JP 1307446 A JP1307446 A JP 1307446A JP 30744689 A JP30744689 A JP 30744689A JP H03169119 A JPH03169119 A JP H03169119A
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- 238000010586 diagram Methods 0.000 description 4
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、バスドライバー用集積回路等に形成される出
力回路に係り、特にバイポーラ（Ｂｉ）素子と相補性絶
縁ゲート型（ＣＭＯＳ）素子とを混載したＢＬ−ＣＭＯ
Ｓ型集積回路に形戊される３値出力型のＢｉ−ＣＭＯＳ
型出力回路に関する。
力回路に係り、特にバイポーラ（Ｂｉ）素子と相補性絶
縁ゲート型（ＣＭＯＳ）素子とを混載したＢＬ−ＣＭＯ
Ｓ型集積回路に形戊される３値出力型のＢｉ−ＣＭＯＳ
型出力回路に関する。
（従来の技術）
３値出力型のＢｆ−ＣＭＯＳ型出力回路を有するバスド
ライバー用集積回路は、通常、複数個のバスドライバー
用集積回路のそれぞれのＢｉ−ＣＭＯＳ型出力回路の各
出力端子が共通のバスラインに接続されて使用される。
ライバー用集積回路は、通常、複数個のバスドライバー
用集積回路のそれぞれのＢｉ−ＣＭＯＳ型出力回路の各
出力端子が共通のバスラインに接続されて使用される。
上記３値出力型のＢｉ−ＣＭＯＳ型出力回路は、ＴＴＬ
（トランジスタ・トランジスタ・口′ジック）レベル
の高レベル“Ｈ゛の信号あるいは低レベル“Ｌ″の信号
を出力したり、高インピーダンス出力状態となるもので
あり、出力段のバイポーラトランジスタをＣＭＯＳトラ
ンジスタを用いて導通制御している。
（トランジスタ・トランジスタ・口′ジック）レベル
の高レベル“Ｈ゛の信号あるいは低レベル“Ｌ″の信号
を出力したり、高インピーダンス出力状態となるもので
あり、出力段のバイポーラトランジスタをＣＭＯＳトラ
ンジスタを用いて導通制御している。
第３図は、従来の３値出力型のＢｉ−ＣＭＯＳ型出力回
路の一例を示しており、３１はバイボーラ出力段、３２
はＭＯＳ型出力駆動制御回路である。
路の一例を示しており、３１はバイボーラ出力段、３２
はＭＯＳ型出力駆動制御回路である。
上記バイボーラ出力段３１は、プルアップ用の第１のＮ
ＰＮトランジスタＱ１とプルダウン用の例えばショット
キーバリャ型の第２のＮＰＮトランジスタＱ２がＶｃｅ
電源と接地電位ＧＮＤとの間でトーテムポール接続され
、この接続点が出力端子ＯＵＴに接続されている。上記
Ｖｃｃ電源と第１のＮＰＮトランジスタＱ１のコレクタ
との間にはショットキーダイオードＤ１および第１の抵
抗Ｒ１が直列に接続されている。上記第１のＮＰＮトラ
ンジスタＱ１のコレクタ・ベースには対応してショット
キー型の第３のＮＰＮ トランジスタＱ３のコレクタ●
エミッタが接続されており、この第３のＮＰＮ トラン
ジスタＱ３と前記第１のＮＰＮ トランジスタＱ１とは
ダーリントン接続されている。また、第１のＮＰＮ ト
ランジスタＱ１のベース・エミッタ間には第２の抵抗Ｒ
２が接続されている。
ＰＮトランジスタＱ１とプルダウン用の例えばショット
キーバリャ型の第２のＮＰＮトランジスタＱ２がＶｃｅ
電源と接地電位ＧＮＤとの間でトーテムポール接続され
、この接続点が出力端子ＯＵＴに接続されている。上記
Ｖｃｃ電源と第１のＮＰＮトランジスタＱ１のコレクタ
との間にはショットキーダイオードＤ１および第１の抵
抗Ｒ１が直列に接続されている。上記第１のＮＰＮトラ
ンジスタＱ１のコレクタ・ベースには対応してショット
キー型の第３のＮＰＮ トランジスタＱ３のコレクタ●
エミッタが接続されており、この第３のＮＰＮ トラン
ジスタＱ３と前記第１のＮＰＮ トランジスタＱ１とは
ダーリントン接続されている。また、第１のＮＰＮ ト
ランジスタＱ１のベース・エミッタ間には第２の抵抗Ｒ
２が接続されている。
また、前記ＭＯＳ型出力駆動制御回路３２は、Ｐチャネ
ルＭＯＳトランジスタＰ１、第３の抵抗Ｒ３、第１のＮ
チャネルＭＯＳトランジスタＮ１、第２のＮチャネルＭ
ＯＳトランジスタＮ２およびプルダウン回路ＰＤがＶｅ
ｃ電源とＧＮＤとの間で直列に接続され、上記第３の抵
抗Ｒ３および第１のＮチャネルトランジスタＮ１の接続
点とＧＮＤとの間に第３のＮチャネルＭＯＳトランジス
タＮ３が接続され、前記第２のＮチャネルトランジスタ
Ｎ２およびプルダウン回路ＦＤの接続点とＧＮＤとの間
に第４のＮチャネルＭＯＳトランジスタＮ４が接続され
ている。上記第１のＮチャネルトランジスタＮ１のゲー
トには入力信号ＩＮが供給され、上記第２のＮチャネル
トランジスタＮ２のゲートには出力イネーブル信号ＥＮ
が入力し、上記ＰチャネルトランジスタＰ１、第３のＮ
チャネルトランジスタＮ３および第４のＮチャネルトラ
ンジスタＮ４の各ゲートには上記出力イネーブル信号Ｅ
Ｎの反転信号ＥＮが入力する。そして、前記第３の抵抗
Ｒ３および第ｌのＮチャネルトランジスタＮ１の接続点
が前記第３のＮＰＮトランジスタＱ３のベースに接続さ
れ、前記第２のＮチャネルトランジスタＮ２およびプル
ダウン回路ＰＤの接続点が前記第２のＮＰＮトランジス
タＱ２のベースに接続されている。
ルＭＯＳトランジスタＰ１、第３の抵抗Ｒ３、第１のＮ
チャネルＭＯＳトランジスタＮ１、第２のＮチャネルＭ
ＯＳトランジスタＮ２およびプルダウン回路ＰＤがＶｅ
ｃ電源とＧＮＤとの間で直列に接続され、上記第３の抵
抗Ｒ３および第１のＮチャネルトランジスタＮ１の接続
点とＧＮＤとの間に第３のＮチャネルＭＯＳトランジス
タＮ３が接続され、前記第２のＮチャネルトランジスタ
Ｎ２およびプルダウン回路ＦＤの接続点とＧＮＤとの間
に第４のＮチャネルＭＯＳトランジスタＮ４が接続され
ている。上記第１のＮチャネルトランジスタＮ１のゲー
トには入力信号ＩＮが供給され、上記第２のＮチャネル
トランジスタＮ２のゲートには出力イネーブル信号ＥＮ
が入力し、上記ＰチャネルトランジスタＰ１、第３のＮ
チャネルトランジスタＮ３および第４のＮチャネルトラ
ンジスタＮ４の各ゲートには上記出力イネーブル信号Ｅ
Ｎの反転信号ＥＮが入力する。そして、前記第３の抵抗
Ｒ３および第ｌのＮチャネルトランジスタＮ１の接続点
が前記第３のＮＰＮトランジスタＱ３のベースに接続さ
れ、前記第２のＮチャネルトランジスタＮ２およびプル
ダウン回路ＰＤの接続点が前記第２のＮＰＮトランジス
タＱ２のベースに接続されている。
なお、前記ＮＰＮ トランジスタＱ１のベースと前記第
１のＮチャネルトラ〉ジスタＮｌのドレインとの間に例
えばショットキー發の第２のダイオードＤ２が接続され
、また、前記出力端子ＯＵＴと上記第１のＮチャネルト
ランジスタＮ１のドレインとの間に例えばショットキー
型の第３のダイオードＤ３が接続されている。
１のＮチャネルトラ〉ジスタＮｌのドレインとの間に例
えばショットキー發の第２のダイオードＤ２が接続され
、また、前記出力端子ＯＵＴと上記第１のＮチャネルト
ランジスタＮ１のドレインとの間に例えばショットキー
型の第３のダイオードＤ３が接続されている。
次に、上記出力回路の動作について説明する。
出力イネーブル信号ＥＮが高レベル“Ｈ”、反転信号Ｅ
Ｎが低レベル“Ｌ＃の時には、Ｐチャネルトランジスタ
Ｐ１および第２のＮチャネルトランジスタＮ２はそれぞ
れオン状態になり、第３のＮチャネルトランジスタＮ３
および第４のＮチャネルトランジスタＮ４はそれぞれオ
フ状態になり、出力回路は活性状態になる。
Ｎが低レベル“Ｌ＃の時には、Ｐチャネルトランジスタ
Ｐ１および第２のＮチャネルトランジスタＮ２はそれぞ
れオン状態になり、第３のＮチャネルトランジスタＮ３
および第４のＮチャネルトランジスタＮ４はそれぞれオ
フ状態になり、出力回路は活性状態になる。
この活性状態において、入力信号ＩＮがＣＭＯＳレベル
の“Ｌ２であると、第ｌのＮチャネルトランジスタＮｌ
はオフ状態になる。これにより、第３のＮＰＮ トラン
ジスタＱ３は、Ｖｃｃ電源からＰチャネルトランジスタ
Ｐ１および第３の抵抗Ｒ３を介してベース電流が供給さ
れてオンになり、ゾルアップ用のＮＰＮ トランジスタ
Ｑ１もオン状態になる。一方、この時、プルダウン用の
ＮＰＮ トランジスタＱ２は、プルダウン回路ＰＤによ
りベース電荷が放電されてオフ状態になる。
の“Ｌ２であると、第ｌのＮチャネルトランジスタＮｌ
はオフ状態になる。これにより、第３のＮＰＮ トラン
ジスタＱ３は、Ｖｃｃ電源からＰチャネルトランジスタ
Ｐ１および第３の抵抗Ｒ３を介してベース電流が供給さ
れてオンになり、ゾルアップ用のＮＰＮ トランジスタ
Ｑ１もオン状態になる。一方、この時、プルダウン用の
ＮＰＮ トランジスタＱ２は、プルダウン回路ＰＤによ
りベース電荷が放電されてオフ状態になる。
従って、ｖｅｅ電源からショットキーダイオードＤ１、
第１の抵抗Ｒ１およびＮＰＮ トランジスタＱ１を介し
て出力端子ＯＵＴに電流が流れ、出力電圧はＴＴＬレベ
ルの“Ｈ＃レベルになる。この場合、第２のダイオード
ｖ２および第３のダイオードＤ３はそれぞれオフ状態に
なっており、回路動作に悪い影響を及ぼすことはない。
第１の抵抗Ｒ１およびＮＰＮ トランジスタＱ１を介し
て出力端子ＯＵＴに電流が流れ、出力電圧はＴＴＬレベ
ルの“Ｈ＃レベルになる。この場合、第２のダイオード
ｖ２および第３のダイオードＤ３はそれぞれオフ状態に
なっており、回路動作に悪い影響を及ぼすことはない。
これに対して、入力信号ＩＮがＣＭＯＳレヘルの“Ｈ″
レベルであると、第１のＮチャネルトランジスタＮ１は
オン状態になる。これにより、プルダウン用のＮＰＮト
ランジスタＱ２は、Ｖｃｃ電源からＰチャネルトランジ
スタＰ１、第３の抵抗Ｒ３、第１のＮチャネルトランジ
スタＮ１および第２のＮチャネルトランジスタＮ２を介
してベース電流が供給されると共に、出力端子ＯＵＴか
ら第３のダイオードＤ３、第１のＮチャネルトランジス
タＮ１および第２のＮチャネルトランジスタＮ２を介し
てベース電流が供給されてオン状態になる。一方、上記
第１のＮチャネルトランジスタＮ１がオン状態になると
、第３のＮＰＮ ｌ−ランジスタＱ３は、上記第１のＮ
チャネルトランジスタＮ１、第２のＮチャネルトランジ
スタＮ２およびプルダウン回路ＰＤによりベース電荷が
引き抜かれてオフになり、プルアップ用のＮＰＮ トラ
ンジスタＱ１はそのベース電荷が第２のダイオードＤ２
により放電されてオフ状態になる。この場合、上記第２
のダイオードＤ２および第３のダイオードＤ３により第
２の抵抗Ｒ２の両端の電位が同電位にされるので、プル
アップ用のトランジスタＱ１は確実にオフ状態になる。
レベルであると、第１のＮチャネルトランジスタＮ１は
オン状態になる。これにより、プルダウン用のＮＰＮト
ランジスタＱ２は、Ｖｃｃ電源からＰチャネルトランジ
スタＰ１、第３の抵抗Ｒ３、第１のＮチャネルトランジ
スタＮ１および第２のＮチャネルトランジスタＮ２を介
してベース電流が供給されると共に、出力端子ＯＵＴか
ら第３のダイオードＤ３、第１のＮチャネルトランジス
タＮ１および第２のＮチャネルトランジスタＮ２を介し
てベース電流が供給されてオン状態になる。一方、上記
第１のＮチャネルトランジスタＮ１がオン状態になると
、第３のＮＰＮ ｌ−ランジスタＱ３は、上記第１のＮ
チャネルトランジスタＮ１、第２のＮチャネルトランジ
スタＮ２およびプルダウン回路ＰＤによりベース電荷が
引き抜かれてオフになり、プルアップ用のＮＰＮ トラ
ンジスタＱ１はそのベース電荷が第２のダイオードＤ２
により放電されてオフ状態になる。この場合、上記第２
のダイオードＤ２および第３のダイオードＤ３により第
２の抵抗Ｒ２の両端の電位が同電位にされるので、プル
アップ用のトランジスタＱ１は確実にオフ状態になる。
従って、出力端子ＯＵＴの電荷はプルダウン用のＮＰＮ
トランジスタＱ２を介して接地電位に引き抜かれ、出力
電圧はＴＴＬレベルの″０２レベルになる。
トランジスタＱ２を介して接地電位に引き抜かれ、出力
電圧はＴＴＬレベルの″０２レベルになる。
上記とは逆に、出力イネーブル信号ＥＮが”Ｌ″レベル
、反転信号ＥＮが′Ｈ″レベルの時には、第１のＮチャ
ネルトランジスタＮ１および第２のＮチャネルトランジ
スタＮ２はそれぞれオフ状態、第３のＮチャネルトラン
ジスタＮ３および第４のＮチャネルトランジスタＮ４は
それぞれオン状態になり、出力回路は非活性状態になる
。即ち、第３のＮＰＮ トランジスタＱ３、プルアップ
用のＮＰＮトランジスタＱ１、プルダウン用のＮＰＮト
ランジスタＱ２がそれぞれオフ状態になり、高インピー
ダンス出力状態となる。
、反転信号ＥＮが′Ｈ″レベルの時には、第１のＮチャ
ネルトランジスタＮ１および第２のＮチャネルトランジ
スタＮ２はそれぞれオフ状態、第３のＮチャネルトラン
ジスタＮ３および第４のＮチャネルトランジスタＮ４は
それぞれオン状態になり、出力回路は非活性状態になる
。即ち、第３のＮＰＮ トランジスタＱ３、プルアップ
用のＮＰＮトランジスタＱ１、プルダウン用のＮＰＮト
ランジスタＱ２がそれぞれオフ状態になり、高インピー
ダンス出力状態となる。
ここで、前記ショットキーダイオードＤ１が挿入されて
いる理由について説明する。上記した第３図の構或の出
力回路がそれぞれ形成された複数個のバスドライバー用
集積回路の各出力端子ＯＵＴが共通のバスラインに接続
されて使用される場合、一部のバスドライバー用集積回
路が非動作状態になることがあり、この非動作状態の集
積回路の出力回路のｖｃｃ電源線にはＶｃｃ電位が印加
されない状態になる。この時、動作状態の他の集積回路
からバスライン上に信号が出力しているので、非動作状
態の集積回路においては、バスラインー出力端子ＯＵＴ
→第２の抵抗Ｒ２→ブルアップ用のＮＰＮトランジスタ
Ｑ１のベース・コレクタ間→第１の抵抗Ｒｌ−Ｖｃｃ電
源線の経路で電流が流れるおそれがあるが、この電流経
路をシ竺ツトキーダイオードＤ１により遮断しているの
で、バスライン上の信号に悪影響を与えることがない。
いる理由について説明する。上記した第３図の構或の出
力回路がそれぞれ形成された複数個のバスドライバー用
集積回路の各出力端子ＯＵＴが共通のバスラインに接続
されて使用される場合、一部のバスドライバー用集積回
路が非動作状態になることがあり、この非動作状態の集
積回路の出力回路のｖｃｃ電源線にはＶｃｃ電位が印加
されない状態になる。この時、動作状態の他の集積回路
からバスライン上に信号が出力しているので、非動作状
態の集積回路においては、バスラインー出力端子ＯＵＴ
→第２の抵抗Ｒ２→ブルアップ用のＮＰＮトランジスタ
Ｑ１のベース・コレクタ間→第１の抵抗Ｒｌ−Ｖｃｃ電
源線の経路で電流が流れるおそれがあるが、この電流経
路をシ竺ツトキーダイオードＤ１により遮断しているの
で、バスライン上の信号に悪影響を与えることがない。
しかし、第３図の回路のようにショットキーダイオード
Ｄ１および第１の抵抗Ｒ１が挿入されていると、出力回
路の“Ｈ″レベル出力時に、ショットキーダイオードＤ
１および第１の抵抗Ｒ１の電圧降下により第３のＮＰＮ
トランジスタＱ３のコレクタ電圧がベース電圧よりも
低下するのでゾルアップ用のＮＰＮトランジスタＱ１の
出力電流能力が低下し、出力電流■。８と出力電圧ＶＯ
Ｈとの静的な特性が悪化するという問題がある。即ち、
Ｖｃｃ−５Ｖの場合のＩ。Ｈ対Ｖ。｝ｌ特性は例えば第
４図に示すようになり、例えばＩ。ｏ−２４ｍＡの時Ｌ
Ｖ ｏＨが規定値よりかなり低下する。
Ｄ１および第１の抵抗Ｒ１が挿入されていると、出力回
路の“Ｈ″レベル出力時に、ショットキーダイオードＤ
１および第１の抵抗Ｒ１の電圧降下により第３のＮＰＮ
トランジスタＱ３のコレクタ電圧がベース電圧よりも
低下するのでゾルアップ用のＮＰＮトランジスタＱ１の
出力電流能力が低下し、出力電流■。８と出力電圧ＶＯ
Ｈとの静的な特性が悪化するという問題がある。即ち、
Ｖｃｃ−５Ｖの場合のＩ。Ｈ対Ｖ。｝ｌ特性は例えば第
４図に示すようになり、例えばＩ。ｏ−２４ｍＡの時Ｌ
Ｖ ｏＨが規定値よりかなり低下する。
（発明が解決しようとする課題）
上記したような従来の３値出力型のＢｉ−ＣＭＯＳ型出
力回路は、プルアップ用トランジスタに直列に接続され
ているショットキーダイオードの存在により、“Ｈ゜レ
ベル出力時の出力電流能力が低く、静的なＩ。Ｈ対Ｖ。
力回路は、プルアップ用トランジスタに直列に接続され
ているショットキーダイオードの存在により、“Ｈ゜レ
ベル出力時の出力電流能力が低く、静的なＩ。Ｈ対Ｖ。
Ｈ特性が悪化するという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、交流的な出力特性を損なうことなく、“Ｈ゛
レベル出力時の出力電流能力を向上し得る出力回路を提
供することにある。
の目的は、交流的な出力特性を損なうことなく、“Ｈ゛
レベル出力時の出力電流能力を向上し得る出力回路を提
供することにある。
（課題を解決するための手段冫
本発明の出力回路は、第１の電源電位と第２の電源電位
との間にトーテムポール接続され、相互の接続点が出力
端子に接続されたそれぞれショットキー型のプルアップ
用の第１のＮＰＮトランジスタおよびプルダウン用の第
２のＮＰＮ トランジスタと、上記第１の電源電位と上
記第１のＮＰＮトランジスタとの間に直列に接続された
第１の抵抗およびショットキーダイオードと、上記第１
の抵抗およびショットキーダイオードの接続点と前記第
１のＮＰＮトランジスタのベースとの間にコレクタ・エ
ミッタ間が接続されたショットキー型の第３のＮＰＮト
ランジスタと、上記第１のＮＰＮトランジスタのベース
とエミツタとの間に接続された第２の抵抗と、出力駆動
制御信号に応じて上記第３のＮＰＮトランジスタまたは
上記第２のＮＰＮトランジスタを選択的にスイッチング
駆動制御し、あるいは上記第３のＮＰＮ トランジスタ
および上記第２のＮＰＮ トランジスタを共にオフ状態
に制御するＭＯＳ型出力駆動制御回路とを具備すること
を特徴とする。
との間にトーテムポール接続され、相互の接続点が出力
端子に接続されたそれぞれショットキー型のプルアップ
用の第１のＮＰＮトランジスタおよびプルダウン用の第
２のＮＰＮ トランジスタと、上記第１の電源電位と上
記第１のＮＰＮトランジスタとの間に直列に接続された
第１の抵抗およびショットキーダイオードと、上記第１
の抵抗およびショットキーダイオードの接続点と前記第
１のＮＰＮトランジスタのベースとの間にコレクタ・エ
ミッタ間が接続されたショットキー型の第３のＮＰＮト
ランジスタと、上記第１のＮＰＮトランジスタのベース
とエミツタとの間に接続された第２の抵抗と、出力駆動
制御信号に応じて上記第３のＮＰＮトランジスタまたは
上記第２のＮＰＮトランジスタを選択的にスイッチング
駆動制御し、あるいは上記第３のＮＰＮ トランジスタ
および上記第２のＮＰＮ トランジスタを共にオフ状態
に制御するＭＯＳ型出力駆動制御回路とを具備すること
を特徴とする。
（作用）
ＭＯＳ型出力駆動制御回路により第３のＮＰＮトランジ
スタが駆動されてプルアップ用のＮＰＮトランジスタが
オン状態になる“Ｈ“レベル出力時に、第１の抵抗およ
びショットキーダイオードに電圧降下が生じても、第３
のＮＰＮ トランジスタのコレクタには上記第１の抵抗
とショットキーダイオードとの接続点から従来例よりも
高い電圧が印加されるようになる。また、上記ショット
キーダイオードの電圧降下に伴ってプルアップ用のＮＰ
Ｎ トランジスタのコレクタやエミツタ間電圧が従来例
よりも低くなる恐れがあるが、上記ショットキーダイオ
ードの電圧降下分がプルアップ用のＮＰＮ トランジス
タのベース●エミッタ間電圧よりも小さくなるように素
子サイズを設計することになり、プルアップ用のＮＰＮ
トランジスタのコレクタ・エミッタ間電圧を十分確保す
ることが可能になる。従って、プルアップ用のＮＰＮト
ランジスタの出力電流能力の低下を防止し、Ｉ ＯＨと
ＶＯ｝Ｉとの静的な特性の悪化を防止することが可能に
なる。しかも、出力回路の交流的な出力特性には何ら影
響を与えなくて済む。
スタが駆動されてプルアップ用のＮＰＮトランジスタが
オン状態になる“Ｈ“レベル出力時に、第１の抵抗およ
びショットキーダイオードに電圧降下が生じても、第３
のＮＰＮ トランジスタのコレクタには上記第１の抵抗
とショットキーダイオードとの接続点から従来例よりも
高い電圧が印加されるようになる。また、上記ショット
キーダイオードの電圧降下に伴ってプルアップ用のＮＰ
Ｎ トランジスタのコレクタやエミツタ間電圧が従来例
よりも低くなる恐れがあるが、上記ショットキーダイオ
ードの電圧降下分がプルアップ用のＮＰＮ トランジス
タのベース●エミッタ間電圧よりも小さくなるように素
子サイズを設計することになり、プルアップ用のＮＰＮ
トランジスタのコレクタ・エミッタ間電圧を十分確保す
ることが可能になる。従って、プルアップ用のＮＰＮト
ランジスタの出力電流能力の低下を防止し、Ｉ ＯＨと
ＶＯ｝Ｉとの静的な特性の悪化を防止することが可能に
なる。しかも、出力回路の交流的な出力特性には何ら影
響を与えなくて済む。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、バスドライバー用集積回路に形威された３値
出力型のＢｉ−ＣＭＯＳ型出力回路の一例を示しており
、１１はバイボーラ出力段、３２はＭＯＳ型出力駆動制
御回路である。この出力回路は、第３図を参照して前述
した従来の３値出力型のＢｉ−ＣＭＯＳ型出力回路と比
べて、出力段１１における第１の抵抗Ｒ１とショットキ
ーダイオードＤ１との接続位置が入れ替わっている点、
ブルアップ用の第１のＮＰＮ トランジスタＱ１として
ショットキー型のトランジスタが用いられている点が異
なり、その他は同じであるので第３図中と同一部分には
第３図中と同一符号を付してその説明を省略する。
出力型のＢｉ−ＣＭＯＳ型出力回路の一例を示しており
、１１はバイボーラ出力段、３２はＭＯＳ型出力駆動制
御回路である。この出力回路は、第３図を参照して前述
した従来の３値出力型のＢｉ−ＣＭＯＳ型出力回路と比
べて、出力段１１における第１の抵抗Ｒ１とショットキ
ーダイオードＤ１との接続位置が入れ替わっている点、
ブルアップ用の第１のＮＰＮ トランジスタＱ１として
ショットキー型のトランジスタが用いられている点が異
なり、その他は同じであるので第３図中と同一部分には
第３図中と同一符号を付してその説明を省略する。
上記した第１図の構成の出力回路がそれぞれ形成された
複数個のバスドライバー用集積回路の各出力端子ＯＵＴ
が共通のバスラインに接続されて使用される場合の基本
的な動作は、前述した第３図の出力回路の動作と同様で
あるので説明を省略し、以下、第１の抵抗Ｒ１とショッ
トキーダイオードＤ１との接続位置が入れ替わったこと
に関する動作を中心に説明する。
複数個のバスドライバー用集積回路の各出力端子ＯＵＴ
が共通のバスラインに接続されて使用される場合の基本
的な動作は、前述した第３図の出力回路の動作と同様で
あるので説明を省略し、以下、第１の抵抗Ｒ１とショッ
トキーダイオードＤ１との接続位置が入れ替わったこと
に関する動作を中心に説明する。
ＭＯＳ型出力駆動制御回路３２により第３のＮＰＮ ト
ランジスタＮ３が駆動されてプルアップ用のＮＰＮ ト
ランジスタＮ１がオン状態になる′Ｈ”レベル出力時に
、第１の抵抗Ｒ１およびショットキーダイオードＤ１に
電圧降下が生じても、第３のＮＰＮ トランジスタＮ３
のコレクタには上記第１の抵抗Ｒ１とショットキーダイ
オードＤ１？の接続点から従来例よりも高い電圧が印加
されるようになる。
ランジスタＮ３が駆動されてプルアップ用のＮＰＮ ト
ランジスタＮ１がオン状態になる′Ｈ”レベル出力時に
、第１の抵抗Ｒ１およびショットキーダイオードＤ１に
電圧降下が生じても、第３のＮＰＮ トランジスタＮ３
のコレクタには上記第１の抵抗Ｒ１とショットキーダイ
オードＤ１？の接続点から従来例よりも高い電圧が印加
されるようになる。
また、上記ショットキーダイオードＤ１の電圧降下Ｖ，
に伴ってプルアップ用のＮＰＮトランジスタＮ１のコレ
クタ・エミッタ間電圧ＶＣＥＩが従来例よりも低くなる
おそれがあるが、プルアップ用のＮＰＮ トランジスタ
Ｎ１として浅い飽和領域にて動作可能なショットキー型
のトランジスタを用いており、しかも、以下に述べるよ
うな対策により十分対応することが可能になる。即ち、
プルアップ用のＮＰＮ トランジスタＮ１のベース・エ
ミッタ間電圧をＶＢＨＩ 、ＮＰＮ トランジスタＮ３
のコレクタ・エミッタ間電圧をＶ ＣＢ３で表わすと、
ＶＣＩ！ｌ ＝ ＶＢ１１１＋ ＶＣＥ３ ＶＰ
− １の関係が成り立つので、■，■がｖＰよりも
大きくなるように素子サイズを設計する（具体的には、
例えばショットキーダイオードＤ１のサイズを大きく設
計する）ことにより、Ｖｃｌ！１を十分確保することが
できる。
に伴ってプルアップ用のＮＰＮトランジスタＮ１のコレ
クタ・エミッタ間電圧ＶＣＥＩが従来例よりも低くなる
おそれがあるが、プルアップ用のＮＰＮ トランジスタ
Ｎ１として浅い飽和領域にて動作可能なショットキー型
のトランジスタを用いており、しかも、以下に述べるよ
うな対策により十分対応することが可能になる。即ち、
プルアップ用のＮＰＮ トランジスタＮ１のベース・エ
ミッタ間電圧をＶＢＨＩ 、ＮＰＮ トランジスタＮ３
のコレクタ・エミッタ間電圧をＶ ＣＢ３で表わすと、
ＶＣＩ！ｌ ＝ ＶＢ１１１＋ ＶＣＥ３ ＶＰ
− １の関係が成り立つので、■，■がｖＰよりも
大きくなるように素子サイズを設計する（具体的には、
例えばショットキーダイオードＤ１のサイズを大きく設
計する）ことにより、Ｖｃｌ！１を十分確保することが
できる。
従って、プルアップ用のＮＰＮ トランジスタＮ１の出
力電流能力の低下を防止し、１０１｛とｖｏＨとの静的
な特性の゛悪化を防止することが可能になる。しかも、
出力回路の交流的な出力特性には何ら影響を与えなくて
済む。
力電流能力の低下を防止し、１０１｛とｖｏＨとの静的
な特性の゛悪化を防止することが可能になる。しかも、
出力回路の交流的な出力特性には何ら影響を与えなくて
済む。
第２図は、Ｖｃｃ−５Ｖの場合の１。０対Ｖ。Ｈ特性を
示しており、例えばＩ。ｓ＝ ２ ４ ｍ Ａの時に規
定値にほぼ等しいＶ。Ｈが得られることが分る。
示しており、例えばＩ。ｓ＝ ２ ４ ｍ Ａの時に規
定値にほぼ等しいＶ。Ｈが得られることが分る。
［発明の効果コ
上述したように本発明の出力回路によれば、交流的な出
力特性を損なうことなく、“Ｈ”レベル出力時の出力電
流能力を向上することができるので、バスドライバー用
集積回路の３値出力型のＢｉ−ＣＭＯＳ型出力回路等に
適用して有効である。
力特性を損なうことなく、“Ｈ”レベル出力時の出力電
流能力を向上することができるので、バスドライバー用
集積回路の３値出力型のＢｉ−ＣＭＯＳ型出力回路等に
適用して有効である。
第１図は本発明の出力回路の一実施例を示す回路図、第
２図は第１図の．出力回路の静的な出力特性を示す特性
図、第３図は従来の出力回路を示す回路図、第４図は第
３図の出力回路の静的な出力特性を示す特性図である。 １１・・・出力段、３２・・・ＭＯＳ型出力駆動制御回
路、Ｑ１、Ｑ２、Ｑ３・・・ＮＰＮ トランジスタ、Ｐ
１、Ｎｌ 〜Ｎ４−ＭＯＳ トラ＞ジスタ、Ｒ１、Ｒ２
、Ｒ３・・・抵抗、ＯＵＴ・・・出力端子、ＰＤ・・・
プルダウン回路。
２図は第１図の．出力回路の静的な出力特性を示す特性
図、第３図は従来の出力回路を示す回路図、第４図は第
３図の出力回路の静的な出力特性を示す特性図である。 １１・・・出力段、３２・・・ＭＯＳ型出力駆動制御回
路、Ｑ１、Ｑ２、Ｑ３・・・ＮＰＮ トランジスタ、Ｐ
１、Ｎｌ 〜Ｎ４−ＭＯＳ トラ＞ジスタ、Ｒ１、Ｒ２
、Ｒ３・・・抵抗、ＯＵＴ・・・出力端子、ＰＤ・・・
プルダウン回路。
Claims (2)
- （１）第１の電源電位と第２の電源電位との間にトーテ
ムポール接続され、相互の接続点が出力端子に接続され
たそれぞれショットキー型のプルアップ用の第１のＮＰ
Ｎトランジスタおよびプルダウン用の第２のＮＰＮトラ
ンジスタと、上記第１の電源電位と上記第１のＮＰＮト
ランジスタとの間に直列に接続された第１の抵抗および
ショットキーダイオードと、 上記第１の抵抗およびショットキーダイオードの接続点
と前記第１のＮＰＮトランジスタのベースとの間にコレ
クタ・エミッタ間が接続されたショットキー型の第３の
ＮＰＮトランジスタと、上記第１のＮＰＮトランジスタ
のベースとエミッタとの間に接続された第２の抵抗と、 出力駆動制御信号に応じて上記第３のＮＰＮトランジス
タあるいは上記第２のＮＰＮトランジスタを選択的にス
イッチング駆動制御し、または上記第３のＮＰＮトラン
ジスタおよび上記第２のＮＰＮトランジスタを共にオフ
状態に制御するＭＯＳ型出力駆動制御回路 とを具備することを特徴とする出力回路。 - （２）請求項１記載の出力回路はバスドライバー用集積
回路に形成されており、複数個のバスドライバー用集積
回路それぞれの出力回路の各出力端子が共通のバスライ
ンに接続されていることを特徴とする出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307446A JP2619080B2 (ja) | 1989-11-29 | 1989-11-29 | 出力回路 |
| US07/618,957 US5107143A (en) | 1989-11-29 | 1990-11-28 | Signal output circuit included in bus driving integrated circuit |
| KR1019900019457A KR940005508B1 (ko) | 1989-11-29 | 1990-11-29 | 출력회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307446A JP2619080B2 (ja) | 1989-11-29 | 1989-11-29 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03169119A true JPH03169119A (ja) | 1991-07-22 |
| JP2619080B2 JP2619080B2 (ja) | 1997-06-11 |
Family
ID=17969163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307446A Expired - Lifetime JP2619080B2 (ja) | 1989-11-29 | 1989-11-29 | 出力回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5107143A (ja) |
| JP (1) | JP2619080B2 (ja) |
| KR (1) | KR940005508B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5184034A (en) * | 1991-12-06 | 1993-02-02 | National Semiconductor Corporation | State-dependent discharge path circuit |
| JP3614210B2 (ja) * | 1994-06-10 | 2005-01-26 | アジレント・テクノロジーズ・インク | トライステート・バッファ |
| JP2647014B2 (ja) * | 1994-09-08 | 1997-08-27 | 日本電気株式会社 | ＢｉＣＭＯＳ論理回路 |
| JPH10326131A (ja) * | 1997-05-26 | 1998-12-08 | Nec Corp | バスドライバ |
| US6890808B2 (en) * | 2003-09-10 | 2005-05-10 | International Business Machines Corporation | Method and structure for improved MOSFETs using poly/silicide gate height control |
| CN111010164B (zh) * | 2019-12-24 | 2023-08-25 | 中电国基南方集团有限公司 | 一种基于GaAs工艺的输出缓冲电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271330A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | 半導体集積回路 |
| JPS63245015A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | トライステ−ト出力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4801825A (en) * | 1987-07-06 | 1989-01-31 | Motorola, Inc. | Three level state logic circuit having improved high voltage to high output impedance transition |
-
1989
- 1989-11-29 JP JP1307446A patent/JP2619080B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-28 US US07/618,957 patent/US5107143A/en not_active Expired - Lifetime
- 1990-11-29 KR KR1019900019457A patent/KR940005508B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271330A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | 半導体集積回路 |
| JPS63245015A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | トライステ−ト出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2619080B2 (ja) | 1997-06-11 |
| KR910010874A (ko) | 1991-06-29 |
| KR940005508B1 (ko) | 1994-06-20 |
| US5107143A (en) | 1992-04-21 |
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