JP2557996B2 - 相補的エミツタ・フオロワ・ドライバ - Google Patents
相補的エミツタ・フオロワ・ドライバInfo
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は相補形エミッタフォロワ出力ステージ、更に
詳細に説明すれば、出力信号の遷移を早くするために出
力バイポーラ・トランジスタのベースの間に結合される
改良された電圧変換器回路に関する。
詳細に説明すれば、出力信号の遷移を早くするために出
力バイポーラ・トランジスタのベースの間に結合される
改良された電圧変換器回路に関する。
B.従来技術 固有の駆動能力を改善するため相補形バイポーラ・ト
ランジスタによって構築された相補形エミッタフォロワ
（CEF）出力ステージは既に文献に記述されている。例
えば、参照文献1:米国特許−3 541 353（モトローラ）
及び参照文献2:米国特許−4 289 978（IBM）では、相補
形エミッタフォロワ・ドライバはBICMOS及び純然たる相
補形バイポーラ環境でそれぞれ記述されている。このド
ライバは、前記の参照文献１では、主に、駆動出力ステ
ージを形成する、直列に接続された上部NPNプルアップ
・トランジスタ及び下部PNPプルダウン・トランジス
タ、並びに所望のロジック機能を実行する先行ステージ
のシングルCMOSインバータから成る。BICMOS環境でエミ
ッタフォロワ（EF）結合されたこの上部NPN/下部PNPト
ランジスタの組合せは、いわゆる集積相補形ロジック
（ICL）技術の典型である。
ランジスタによって構築された相補形エミッタフォロワ
（CEF）出力ステージは既に文献に記述されている。例
えば、参照文献1:米国特許−3 541 353（モトローラ）
及び参照文献2:米国特許−4 289 978（IBM）では、相補
形エミッタフォロワ・ドライバはBICMOS及び純然たる相
補形バイポーラ環境でそれぞれ記述されている。このド
ライバは、前記の参照文献１では、主に、駆動出力ステ
ージを形成する、直列に接続された上部NPNプルアップ
・トランジスタ及び下部PNPプルダウン・トランジス
タ、並びに所望のロジック機能を実行する先行ステージ
のシングルCMOSインバータから成る。BICMOS環境でエミ
ッタフォロワ（EF）結合されたこの上部NPN/下部PNPト
ランジスタの組合せは、いわゆる集積相補形ロジック
（ICL）技術の典型である。
本明細書の第8A図は、このようなNANDロジック機能を
実行する従来のICLドライバ回路の概要を示す。回路10
は該ロジック機能を実行するCMOSロジック・ゲート・ブ
ロック11と、第１の電源電圧VH及び第２の電源電圧GND
に結合された後続の上部NPN及び下部PNPバイポーラ・ト
ランジスタT1及びT2から成るCEFタイプの駆動ブロック1
2から成る。ロジック・ゲート・ブロック11はVH及びGND
の間に結合され、端子13、14を介して印加されたロジッ
ク入力信号A1及びA2によって駆動される４つのFET:P1、
P2、N1及びN2を含む。ブロック11の出力信号はノードＭ
を介してトランジクタT1及びT2のベース・ノードB1及び
B2に印加される。
実行する従来のICLドライバ回路の概要を示す。回路10
は該ロジック機能を実行するCMOSロジック・ゲート・ブ
ロック11と、第１の電源電圧VH及び第２の電源電圧GND
に結合された後続の上部NPN及び下部PNPバイポーラ・ト
ランジスタT1及びT2から成るCEFタイプの駆動ブロック1
2から成る。ロジック・ゲート・ブロック11はVH及びGND
の間に結合され、端子13、14を介して印加されたロジッ
ク入力信号A1及びA2によって駆動される４つのFET:P1、
P2、N1及びN2を含む。ブロック11の出力信号はノードＭ
を介してトランジクタT1及びT2のベース・ノードB1及び
B2に印加される。
ブロック12の出力信号VOUTは、トランジスタT1及びT2
のエミッタ領域の間に形成された共有の出力ノードＮと
同じ電位の端子15に現われる。第8A図に示す回路は２入
力NANDゲートであるが、他のロジック機能を実行する回
路も同様に構築することができる。バイポーラ・トラン
ジスタT1及びT2の対のベース領域をこのように直に結合
することは、第8A図の回路に幾つかの不利点を生じる。
同じ信号がノードＭから相補形バイポーラ・トランジス
タに印加されるので、通常、１つのトランジスタがON
（導電状態）のときは他のトランジスタはOFF（非導電
状態）になる、又はその逆である。しかしながら、一方
のバイポーラ装置は他方のバイポーラ装置がONになるよ
りもかなり前にOFFになるので、VBE（T1）＋VBE（T2）
の範囲内の入力電圧は性能を低下させる“不感帯”を生
じ、ノードB1及びB2の印加される出力信号の電圧スイン
グがVBE（T1）＋VBE（T2）よりも大きくなるまでCEFド
ライバは動作できない。よって切換えは遅延され応答速
度はおそくなる。
のエミッタ領域の間に形成された共有の出力ノードＮと
同じ電位の端子15に現われる。第8A図に示す回路は２入
力NANDゲートであるが、他のロジック機能を実行する回
路も同様に構築することができる。バイポーラ・トラン
ジスタT1及びT2の対のベース領域をこのように直に結合
することは、第8A図の回路に幾つかの不利点を生じる。
同じ信号がノードＭから相補形バイポーラ・トランジス
タに印加されるので、通常、１つのトランジスタがON
（導電状態）のときは他のトランジスタはOFF（非導電
状態）になる、又はその逆である。しかしながら、一方
のバイポーラ装置は他方のバイポーラ装置がONになるよ
りもかなり前にOFFになるので、VBE（T1）＋VBE（T2）
の範囲内の入力電圧は性能を低下させる“不感帯”を生
じ、ノードB1及びB2の印加される出力信号の電圧スイン
グがVBE（T1）＋VBE（T2）よりも大きくなるまでCEFド
ライバは動作できない。よって切換えは遅延され応答速
度はおそくなる。
前記参照文献１の米国特許から明らかなように、ベー
ス領域の間でインピーダンスを可能な限り小さくし、ベ
ース電位を同時に変化させることは非常に重要である。
しかし、ベース領域の間を短絡させることは、前述のよ
うに応答速度の観点から極めて不満足であり、問題は解
決されない。それゆえ、好ましくない不感帯の影響を抑
せ速度をはやめることが強く望まれている。
ス領域の間でインピーダンスを可能な限り小さくし、ベ
ース電位を同時に変化させることは非常に重要である。
しかし、ベース領域の間を短絡させることは、前述のよ
うに応答速度の観点から極めて不満足であり、問題は解
決されない。それゆえ、好ましくない不感帯の影響を抑
せ速度をはやめることが強く望まれている。
CMOS環境での問題の解決法は参照文献3:IBMテクニカ
ル・ディスクロージャ・ブレンティン（IBM Technical
Disclosure Bulletin）、1986年９月、pp.1857−1858に
記載された論文、エフ・エー・モンテガリ、「相補形FE
Tバイポーラ回路（Complementary FET bipolar circui
t）」に記述されている。この回路は本明細書の第8B図
に参照信号10′で示されている。第8A図との関連で、同
じ素子は同じ参照記号で表わす。図面から明らかなよう
に、上部NPN及び下部PNP出力トランジスタT1及びT2のベ
ース・ノードB1及びB2は主に参照記号Ｐ′で示すPFETか
ら成る電圧変換器回路Ｓ′により分離されている。回路
10′で、PFET P′はダイオードとして用いられるから、
各々のベース・ノードの電圧スイングはPFETのDC電圧し
きい値VT＝1Vに対応する電圧降下VGSだけ減少する。換
言すれば、PFET P′は電圧変換のためトランジスタT1及
びT2のベースの間に印加されるバイアスのように作動
し、遷移が起きるとエミッタフォロワをONにする速度を
はやくする。それは前述の“不感帯”を部分的に抑圧す
る。しかしながら、この改良は十分ではない。なぜな
ら、PFET P′は高い直列抵抗を有するので、ベース・ノ
ードの間の電圧差VB1−VB2はNPN及びPNPトランジスタの
2VBEに等しくなるか、又は容易にそれよりも大きくなる
ことがあるからである。よって、遷移中は、クロスオー
バ電流ICOが前記出力トランジスタを流れることがあ
る。更に、バイポーラ・トランジスタのVBE及びFETのし
きい電圧VTの間に相関関係はない。VTはプロセス・パラ
メータ、温度等に完全に従属する。VT＝1Vであるので、
ベース・ノードの間の基準電圧は1VBE（0.8V）よりも大
きいが、その上限は2VBEよりも高く、ACモードでは正確
に決定することができない。
ル・ディスクロージャ・ブレンティン（IBM Technical
Disclosure Bulletin）、1986年９月、pp.1857−1858に
記載された論文、エフ・エー・モンテガリ、「相補形FE
Tバイポーラ回路（Complementary FET bipolar circui
t）」に記述されている。この回路は本明細書の第8B図
に参照信号10′で示されている。第8A図との関連で、同
じ素子は同じ参照記号で表わす。図面から明らかなよう
に、上部NPN及び下部PNP出力トランジスタT1及びT2のベ
ース・ノードB1及びB2は主に参照記号Ｐ′で示すPFETか
ら成る電圧変換器回路Ｓ′により分離されている。回路
10′で、PFET P′はダイオードとして用いられるから、
各々のベース・ノードの電圧スイングはPFETのDC電圧し
きい値VT＝1Vに対応する電圧降下VGSだけ減少する。換
言すれば、PFET P′は電圧変換のためトランジスタT1及
びT2のベースの間に印加されるバイアスのように作動
し、遷移が起きるとエミッタフォロワをONにする速度を
はやくする。それは前述の“不感帯”を部分的に抑圧す
る。しかしながら、この改良は十分ではない。なぜな
ら、PFET P′は高い直列抵抗を有するので、ベース・ノ
ードの間の電圧差VB1−VB2はNPN及びPNPトランジスタの
2VBEに等しくなるか、又は容易にそれよりも大きくなる
ことがあるからである。よって、遷移中は、クロスオー
バ電流ICOが前記出力トランジスタを流れることがあ
る。更に、バイポーラ・トランジスタのVBE及びFETのし
きい電圧VTの間に相関関係はない。VTはプロセス・パラ
メータ、温度等に完全に従属する。VT＝1Vであるので、
ベース・ノードの間の基準電圧は1VBE（0.8V）よりも大
きいが、その上限は2VBEよりも高く、ACモードでは正確
に決定することができない。
純粋な相補形バイポーラ、特にエミッタ結合ロジック
（ECL）環境でのもう１つの解決法は前記の参考文献２
の米国特許−4 289 978に記述されている。全く同一の
解決法がIBMテクニカル・ディスクロージャ・ブレティ
ン（IBM Technical Disclosure Bulletin）、1980年１
月、p.322に記載された論文、ジェー・エー・ドーラー
外、「相補形エミッタフォロワ・ドライバ（Complement
ary Emitter Follower Driver）」に開示されている。
この解決法の概略の回路は本明細書の第9A図に示す。回
路10″.1は、ECLゲートによって供給され２つのNPNトラ
ンジスタＴ″.1及びT1に印加される１つのロジック信号
INを有するシングルエンド形である。一定電流Ｉを供給
する電流ソース回路はT2のベースに結合される。出力信
号VOUTは端子15に現われる。NPNトランジスタT1はその
ベースに印加された入力信号によって直に駆動される。
PNPトランジスタT2はショットキー・ダイオードＤ″.1
と直列に結合された前記NPNトランジクタＴ″.1を介し
て駆動される。名目上は、PNPトランジスタはOFFに保持
され負に移行する入力信号遷移のときだけ導電して（容
量性）負荷を放電する。対のNPNトランジスタは正に移
行する入力信号トランジスタのときだけ導電して負荷を
充電する。EF構成で結合されたNPNトランジスタＴ″.1
の重要な目的はPNPトランジスタT2のベースにロジック
信号INを正確に伝えることである。
（ECL）環境でのもう１つの解決法は前記の参考文献２
の米国特許−4 289 978に記述されている。全く同一の
解決法がIBMテクニカル・ディスクロージャ・ブレティ
ン（IBM Technical Disclosure Bulletin）、1980年１
月、p.322に記載された論文、ジェー・エー・ドーラー
外、「相補形エミッタフォロワ・ドライバ（Complement
ary Emitter Follower Driver）」に開示されている。
この解決法の概略の回路は本明細書の第9A図に示す。回
路10″.1は、ECLゲートによって供給され２つのNPNトラ
ンジスタＴ″.1及びT1に印加される１つのロジック信号
INを有するシングルエンド形である。一定電流Ｉを供給
する電流ソース回路はT2のベースに結合される。出力信
号VOUTは端子15に現われる。NPNトランジスタT1はその
ベースに印加された入力信号によって直に駆動される。
PNPトランジスタT2はショットキー・ダイオードＤ″.1
と直列に結合された前記NPNトランジクタＴ″.1を介し
て駆動される。名目上は、PNPトランジスタはOFFに保持
され負に移行する入力信号遷移のときだけ導電して（容
量性）負荷を放電する。対のNPNトランジスタは正に移
行する入力信号トランジスタのときだけ導電して負荷を
充電する。EF構成で結合されたNPNトランジスタＴ″.1
の重要な目的はPNPトランジスタT2のベースにロジック
信号INを正確に伝えることである。
ちなみに、トランジスタＴ″.1はベース・ノードB1及
びB2の間に電圧シフトVSを供給する。よって、この組合
せは電圧変換器回路Ｓ″.1を形成すると見なすことがで
きる。SBDの電圧降下は標準的なPNダイオードよりもず
っと少なく、例えば、0.6V対0.8Vであり、２つのベース
・ノードの間の電圧は電圧変換器回路Ｓ″.1によって加
えられる電圧シフトVSにより決定される。この回路
Ｓ″.1は前述の問題点に部分的な解決法を提供するだけ
である。第１に、この解決法はベース・ノードの間に適
切な電圧が印加されないので最適化されない。後で説明
するように、そのクロスオーバ電流は少ないが、遅延に
関しては良好とは評価されない。第２に、回路10″.1は
ECL環境でシングルエンド回路として使用されるときだ
け適合する（CEFドライバ12″.1は単一のロジック信号I
Nによって駆動される）。あいにく、回路Ｓ″.1は下降
遷移中は正しく作動しないのでBICMOS環境では使用でき
ない。BICMOS ICLでは、プルダウンはPNPトランジスタT
2のベース及びコレクタの間に結合される“ON"のNFET
（例えば、第8B図のN1及びN2）によって行なわれる。
びB2の間に電圧シフトVSを供給する。よって、この組合
せは電圧変換器回路Ｓ″.1を形成すると見なすことがで
きる。SBDの電圧降下は標準的なPNダイオードよりもず
っと少なく、例えば、0.6V対0.8Vであり、２つのベース
・ノードの間の電圧は電圧変換器回路Ｓ″.1によって加
えられる電圧シフトVSにより決定される。この回路
Ｓ″.1は前述の問題点に部分的な解決法を提供するだけ
である。第１に、この解決法はベース・ノードの間に適
切な電圧が印加されないので最適化されない。後で説明
するように、そのクロスオーバ電流は少ないが、遅延に
関しては良好とは評価されない。第２に、回路10″.1は
ECL環境でシングルエンド回路として使用されるときだ
け適合する（CEFドライバ12″.1は単一のロジック信号I
Nによって駆動される）。あいにく、回路Ｓ″.1は下降
遷移中は正しく作動しないのでBICMOS環境では使用でき
ない。BICMOS ICLでは、プルダウンはPNPトランジスタT
2のベース及びコレクタの間に結合される“ON"のNFET
（例えば、第8B図のN1及びN2）によって行なわれる。
トランジスタＴ″.1はEF構成で結合されるので、NFET
と直列になりノードB2をノードB1から分離する。よっ
て、トランジスタT2のベースは非常にゆっくりとプルダ
ウンされるので、非常におそい下降遷移を生じ、非常に
高いクロスオーバ電流ICOが流れる。更に、メニューでS
BDを提供する技術がない限り、該回路でのSBDの使用は
問題がある。即ち、SBDは処理ステップの追加−製造の
歩どまりを低下させる−を必要とするほか、バイポーラ
・トランジスタのVBEを追跡する電圧特性がよくない。
と直列になりノードB2をノードB1から分離する。よっ
て、トランジスタT2のベースは非常にゆっくりとプルダ
ウンされるので、非常におそい下降遷移を生じ、非常に
高いクロスオーバ電流ICOが流れる。更に、メニューでS
BDを提供する技術がない限り、該回路でのSBDの使用は
問題がある。即ち、SBDは処理ステップの追加−製造の
歩どまりを低下させる−を必要とするほか、バイポーラ
・トランジスタのVBEを追跡する電圧特性がよくない。
ECL環境での更にもう１つの解決法は参考文献4:米国
特許−4 308 469に開示されている。本明細書の第9B図
に示す回路10″.2は前記参照文献４から取出されたもの
である。CEFドライバ12″.2の関する限り、２つの差異
がある。第１に、第9A図の回路12″.1と比較すると、類
似しているが対称性のある動作で、単一のロジック信号
INが下部トランジスタT2及びトランジスタＴ″.2のベー
スに印加される。第２に、ダイオード結合されたトラン
ジスタＤ″.2がSBD D″.1の代りに用いられる。動作
中、トランジスタＤ″.2及びＴ″.2のベースの間に供給
された２つのVBEのDCオフセットは、トランジスタT1及
びT2のベースの間に要求される対応するオフセットと一
致する。従って、入力トランジスタ対のエミッタに、非
常に高いクロスオーバ電流ICOが生じる静止電圧がセッ
トされ、後で説明するように、トランジスタT1及びT2は
同時にそのような導電のしきいに置かれる。しかしなが
ら、PNPトランジスタのベース・エミッタ接合部と直列
のダイオード結合NPNトランジスタの存在により、追跡
はすぐれている。
特許−4 308 469に開示されている。本明細書の第9B図
に示す回路10″.2は前記参照文献４から取出されたもの
である。CEFドライバ12″.2の関する限り、２つの差異
がある。第１に、第9A図の回路12″.1と比較すると、類
似しているが対称性のある動作で、単一のロジック信号
INが下部トランジスタT2及びトランジスタＴ″.2のベー
スに印加される。第２に、ダイオード結合されたトラン
ジスタＤ″.2がSBD D″.1の代りに用いられる。動作
中、トランジスタＤ″.2及びＴ″.2のベースの間に供給
された２つのVBEのDCオフセットは、トランジスタT1及
びT2のベースの間に要求される対応するオフセットと一
致する。従って、入力トランジスタ対のエミッタに、非
常に高いクロスオーバ電流ICOが生じる静止電圧がセッ
トされ、後で説明するように、トランジスタT1及びT2は
同時にそのような導電のしきいに置かれる。しかしなが
ら、PNPトランジスタのベース・エミッタ接合部と直列
のダイオード結合NPNトランジスタの存在により、追跡
はすぐれている。
前記解決法はどれも、すべての点において満足なもの
であるとは思われない。例えば、それらはすべて、未解
決の問題を、性能を低下させる“不感帯”及び、望まし
くない電力消費を生じるクロスオーバ電流の存在に関す
るものとして放置している。
であるとは思われない。例えば、それらはすべて、未解
決の問題を、性能を低下させる“不感帯”及び、望まし
くない電力消費を生じるクロスオーバ電流の存在に関す
るものとして放置している。
C.発明が解決しようとする課題 本発明の主たる目的は速度を増し電力消費を少なくす
るようにバイポーラ・トランジスタをそれぞれの導電の
しきいにではなく導電の限界に置いてその動作を最適化
するすぐれた電圧変換器回路をCEFドライバに提供する
ことである。
るようにバイポーラ・トランジスタをそれぞれの導電の
しきいにではなく導電の限界に置いてその動作を最適化
するすぐれた電圧変換器回路をCEFドライバに提供する
ことである。
本発明のもう１つの目的は電力消費を少なくし遅延を
最小にするようにバイポーラ・トランジスタを最小のク
ロスオーバ電流で作動させることができるすぐれた電圧
変換器回路をCEFドライバに提供することである。
最小にするようにバイポーラ・トランジスタを最小のク
ロスオーバ電流で作動させることができるすぐれた電圧
変換器回路をCEFドライバに提供することである。
本発明のもう１つの目的は同じ出力信号でも速度を増
すように不感帯を除去し且つ駆動ステージのバイポーラ
・トランジスタの入力信号を小さくすることができるす
ぐれた電圧変換器回路をCEFドライバに提供することで
ある。
すように不感帯を除去し且つ駆動ステージのバイポーラ
・トランジスタの入力信号を小さくすることができるす
ぐれた電圧変換器回路をCEFドライバに提供することで
ある。
本発明のもう１つの目的は使用される回路技術環境の
影響を受けないすぐれた電圧変換器回路をCEFドライバ
に提供することである。
影響を受けないすぐれた電圧変換器回路をCEFドライバ
に提供することである。
本発明のもう１つの目的はSBDを用いないすぐれた電
圧変換器回路をCEFドライバに提供することである。
圧変換器回路をCEFドライバに提供することである。
D.課題を解決するための手段 本発明は主にNPN及びPNP出力トランジスタのベースの
間にDC電圧シフトを提供する従来の電圧変換器回路の素
子を変更することにより実現される。最適化された動作
の場合、当該電圧シフトの所望の値VSは最小のクロスオ
ーバ電流及び最小の遅延をどちらも保証する動作点で前
記出力トランジスタを僅かに導電状態にする。その結
果、これらの状態はクロスオーバ電流による電力損失と
ON遷移時間による遅延損失を最小にする。
間にDC電圧シフトを提供する従来の電圧変換器回路の素
子を変更することにより実現される。最適化された動作
の場合、当該電圧シフトの所望の値VSは最小のクロスオ
ーバ電流及び最小の遅延をどちらも保証する動作点で前
記出力トランジスタを僅かに導電状態にする。その結
果、これらの状態はクロスオーバ電流による電力損失と
ON遷移時間による遅延損失を最小にする。
本発明により、最適化された動作のためNPN及びPNP出
力トランジスタの２つのベースの間に確定した一定の基
準電圧シフトを与えることが重要である。経験によれ
ば、この電圧シフトは確定した量の2VBEよりも僅かに小
さくなければならない。従来のバイポーラ・トランジス
タによる通常の動作では、ベース・エミッタ電圧VBEは
およそ0.8Vであり、VSの最適値はおよそ1.5Vであること
が証明されている。この目標を達成するため、バイポー
ラ・トランジスタのベースと直列のダイオード結合トラ
ンジスタ、いわゆるメイン・トランジスタに基づいた、
前記所望の電圧シフト1.5Vを生じる異なる電圧変換器回
路の構成が考えられる。１つの良好な実施例では、前記
の電圧シフトおよそ1.5VはメインNPNトランジスタを出
力トランジスタの２つのベース・ノードの間に結合する
ことによって得られる。コレクタ及びエミッタ電極はそ
れぞれ上記及び下部出力トランジスタのベースに結合さ
れる。ダイオード結合NPNトランジスタは前記メインNPN
トランジスタのコレクタ・ベース接合部と並列に取付け
られ、従って、両トランジスタはダーリントンのような
構成でベース・ノードの間に取付けられる。
力トランジスタの２つのベースの間に確定した一定の基
準電圧シフトを与えることが重要である。経験によれ
ば、この電圧シフトは確定した量の2VBEよりも僅かに小
さくなければならない。従来のバイポーラ・トランジス
タによる通常の動作では、ベース・エミッタ電圧VBEは
およそ0.8Vであり、VSの最適値はおよそ1.5Vであること
が証明されている。この目標を達成するため、バイポー
ラ・トランジスタのベースと直列のダイオード結合トラ
ンジスタ、いわゆるメイン・トランジスタに基づいた、
前記所望の電圧シフト1.5Vを生じる異なる電圧変換器回
路の構成が考えられる。１つの良好な実施例では、前記
の電圧シフトおよそ1.5VはメインNPNトランジスタを出
力トランジスタの２つのベース・ノードの間に結合する
ことによって得られる。コレクタ及びエミッタ電極はそ
れぞれ上記及び下部出力トランジスタのベースに結合さ
れる。ダイオード結合NPNトランジスタは前記メインNPN
トランジスタのコレクタ・ベース接合部と並列に取付け
られ、従って、両トランジスタはダーリントンのような
構成でベース・ノードの間に取付けられる。
換言すれば、このダイオード結合NPNトランジスタに
よって生じる電流はNPNトランジスタのベースを駆動す
るのに用いられる。よって、ダイオード結合NPNトラン
ジスタと直列のNPNメイン・トランジスタのエミッタ・
ベース接合部で生じた電圧降下から電圧シフトVSが得ら
れる。この構成は直列に結合されただけの２つのダイオ
ード結合トランジスタによって供給される電圧シフトよ
りもおよそ100mV小さい電圧シフトを与える。これはダ
イオード結合トランジスタがメイン・トランジスタを流
れる電流のβ分の１（βはメイン・トランジスタのコレ
クタ対ベース電流比、通常は50＜β＜100で、代表的な
値はβ＝80である）の電流を運ぶためである。この構成
によって、電圧変換器回路のインピーダンスは可能な限
り低くなる。従って、２つのベース・ノードは同時に変
化する。相補形バイポーラ・トランジスタから変換器回
路を構築することは最良の追跡を保証する良好な解決法
になる。
よって生じる電流はNPNトランジスタのベースを駆動す
るのに用いられる。よって、ダイオード結合NPNトラン
ジスタと直列のNPNメイン・トランジスタのエミッタ・
ベース接合部で生じた電圧降下から電圧シフトVSが得ら
れる。この構成は直列に結合されただけの２つのダイオ
ード結合トランジスタによって供給される電圧シフトよ
りもおよそ100mV小さい電圧シフトを与える。これはダ
イオード結合トランジスタがメイン・トランジスタを流
れる電流のβ分の１（βはメイン・トランジスタのコレ
クタ対ベース電流比、通常は50＜β＜100で、代表的な
値はβ＝80である）の電流を運ぶためである。この構成
によって、電圧変換器回路のインピーダンスは可能な限
り低くなる。従って、２つのベース・ノードは同時に変
化する。相補形バイポーラ・トランジスタから変換器回
路を構築することは最良の追跡を保証する良好な解決法
になる。
なるべくなら、NPN及びPNP出力トランジスタの各々の
ベースに抵抗器が結合され、静止状態のダイオードを流
れるDC電流の値を調整する方がよい。最後に、バイポー
ラ出力トランジスタの２つのベース・ノードの間に大き
いコンデンサが結合されると、それ以上の改良が得られ
る。従って、ACモードでは該ロジック・ブロックによっ
て供給される信号は同時にどちらのベース・ノードにも
印加される。
ベースに抵抗器が結合され、静止状態のダイオードを流
れるDC電流の値を調整する方がよい。最後に、バイポー
ラ出力トランジスタの２つのベース・ノードの間に大き
いコンデンサが結合されると、それ以上の改良が得られ
る。従って、ACモードでは該ロジック・ブロックによっ
て供給される信号は同時にどちらのベース・ノードにも
印加される。
E.実施例 従来技術の解決法はどれも十分ではない。本発明は第
8B図のBICMOS ICL回路10′の正規化された遅延及び電力
のどちらにも影響を及ぼす電圧シフトVSの実現を図って
いる。
8B図のBICMOS ICL回路10′の正規化された遅延及び電力
のどちらにも影響を及ぼす電圧シフトVSの実現を図って
いる。
第２図は前記正規化された（即ち相対的な）遅延（カ
ーブ16）及び電力（カーブ17）のそれぞれの変化対前記
の基準電圧シフトVSを示す。VSは出力バイポーラ・トラ
ンジスタT1及びT2のベース・ノードB1及びB2の間の電位
差である。カーブ16及び17は（内部抵抗のない）理想的
な電圧発生装置をベース・ノードの間に結合し、その公
称値を1.20〜1.80Vの範囲内で変化させることによって
得られる。第２図のカーブ16から明らかなように、CEF
ドライバの遅延は基準電圧が1.3Vから1.7Vに移るとき、
1.5Vと1.6Vの間で最小になる。電圧シフトが1.5Vの値よ
りも大きくなると、カーブ17は、ACモードでは、クロス
オーバ電流ICO−遷移中にCEFドライバのNPN及びPNPトラ
ンジスタを流れる−がかなり増加することを示す。この
クロスオーバ電流（静止状態でも存在する）はBICMOS回
路10′の電力消費を急増させる。
ーブ16）及び電力（カーブ17）のそれぞれの変化対前記
の基準電圧シフトVSを示す。VSは出力バイポーラ・トラ
ンジスタT1及びT2のベース・ノードB1及びB2の間の電位
差である。カーブ16及び17は（内部抵抗のない）理想的
な電圧発生装置をベース・ノードの間に結合し、その公
称値を1.20〜1.80Vの範囲内で変化させることによって
得られる。第２図のカーブ16から明らかなように、CEF
ドライバの遅延は基準電圧が1.3Vから1.7Vに移るとき、
1.5Vと1.6Vの間で最小になる。電圧シフトが1.5Vの値よ
りも大きくなると、カーブ17は、ACモードでは、クロス
オーバ電流ICO−遷移中にCEFドライバのNPN及びPNPトラ
ンジスタを流れる−がかなり増加することを示す。この
クロスオーバ電流（静止状態でも存在する）はBICMOS回
路10′の電力消費を急増させる。
最適なVSの値はおよそ1.5Vであることは第２図から明
らかである。カーブ16及び17の交点18が示すように、こ
の値は遅延と電力の積の観点から最良の妥協点になるよ
うに見える。さて、前述の解決法の動作電について考え
てみよう。参照文献３で、遷移中にVSは2VBEよりも大き
くなり易く、それによって、非常に高いクロスオーバ電
流が生じる。参照文献２では、VS＝1.4Vとなり、応答速
度について回路は最適化されず、参照文献４では、VS＝
2VBE＝1.6Vとなり、クロスオーバ電流ICOは過大になり
受入れられない。この導電のしきいは電力消費の観点か
ら適切ではない。よって、出力バイポーラ・トランジス
タは（速度を増すように）導電の限界に置かれるが、こ
のようなしきいに置いてはならない。
らかである。カーブ16及び17の交点18が示すように、こ
の値は遅延と電力の積の観点から最良の妥協点になるよ
うに見える。さて、前述の解決法の動作電について考え
てみよう。参照文献３で、遷移中にVSは2VBEよりも大き
くなり易く、それによって、非常に高いクロスオーバ電
流が生じる。参照文献２では、VS＝1.4Vとなり、応答速
度について回路は最適化されず、参照文献４では、VS＝
2VBE＝1.6Vとなり、クロスオーバ電流ICOは過大になり
受入れられない。この導電のしきいは電力消費の観点か
ら適切ではない。よって、出力バイポーラ・トランジス
タは（速度を増すように）導電の限界に置かれるが、こ
のようなしきいに置いてはならない。
第２図から得られる教訓は、改良されたBICMOSロジッ
ク回路の設計に適用することができる。第1A図は改良さ
れた基本的な回路の概要を示す。従来のトランジスタの
場合、もし1.6Vの値が2VBEに正確に一致するならば、1.
5Vは1VBE＋（1VBE−ΔＶ）に一致する。この最適化され
た値は回路動作の改善に必要である。基本的には従来の
技術の回路で行なわれるように、ロジック・ゲート・ブ
ロック21及び駆動ブロック22を含むBICMOS ICL回路20に
は電圧変換器回路Ｓも設けられ、出力バイポーラNPN及
びPNPトランジスタT1及びT2の２つのベース・ノードB1
及びB2の間に置かれる。
ク回路の設計に適用することができる。第1A図は改良さ
れた基本的な回路の概要を示す。従来のトランジスタの
場合、もし1.6Vの値が2VBEに正確に一致するならば、1.
5Vは1VBE＋（1VBE−ΔＶ）に一致する。この最適化され
た値は回路動作の改善に必要である。基本的には従来の
技術の回路で行なわれるように、ロジック・ゲート・ブ
ロック21及び駆動ブロック22を含むBICMOS ICL回路20に
は電圧変換器回路Ｓも設けられ、出力バイポーラNPN及
びPNPトランジスタT1及びT2の２つのベース・ノードB1
及びB2の間に置かれる。
しかしながら、動作を最適化するためには、前述のよ
うに所定の電圧シフトおよそ1.5Vを生成するように設計
される。原則的に、改良された回路は主に２つの装置Q
1、Q2から成る。それらは、第1A図では、簡略化のため
直列結合された２つのダイオードによって表示される。
１つのダイオード（例えばQ1）は、NPN又はPNPタイプの
バイポーラ・トランジスタ、いわゆるメイン・トランジ
スタのベース・エミッタ接合部から得られる。ダイオー
ドQ1の電圧降下VD1は正常に作動するバイポーラ・トラ
ンジスタのVBEに対応するが、ダイオードQ2に関する限
り特別な要求がある。即ち、ダイオードQ2はΔＶだけ小
さい電圧降下VD2を生じなければならない。もし２つの
ダイオードQ1及びQ2が直列に結合されるならば、それら
は通常同じ電流が流れるから、実際には異なる電圧降下
を得ることは困難である。
うに所定の電圧シフトおよそ1.5Vを生成するように設計
される。原則的に、改良された回路は主に２つの装置Q
1、Q2から成る。それらは、第1A図では、簡略化のため
直列結合された２つのダイオードによって表示される。
１つのダイオード（例えばQ1）は、NPN又はPNPタイプの
バイポーラ・トランジスタ、いわゆるメイン・トランジ
スタのベース・エミッタ接合部から得られる。ダイオー
ドQ1の電圧降下VD1は正常に作動するバイポーラ・トラ
ンジスタのVBEに対応するが、ダイオードQ2に関する限
り特別な要求がある。即ち、ダイオードQ2はΔＶだけ小
さい電圧降下VD2を生じなければならない。もし２つの
ダイオードQ1及びQ2が直列に結合されるならば、それら
は通常同じ電流が流れるから、実際には異なる電圧降下
を得ることは困難である。
本発明は、この困難な問題に対して、ダーリントンの
ような構成で、ダイオード結合トランジスタ及び前記メ
イン・トランジスタの組合せにより革新的な解決法を提
供する。ダイオードQ2はメイン・トランジスタのベース
で直列結合されるので、メイン・バイポーラ・トランジ
スタのベース・エミッタ接合部を流れる電流よりも小さ
いベース電流が流れる。それによって生じる電圧降下は
前述の1VBEよりも僅かに小さい。要するに、出力トラン
ジスタT1及びT2が最適化された一定の動作点で作動し最
小の電力消費及び遅延をどちらも保証するように電圧シ
フトVS（VS＝VD1＋VD2＝VBE（T1）＋VBE（T2））が設定
される。
ような構成で、ダイオード結合トランジスタ及び前記メ
イン・トランジスタの組合せにより革新的な解決法を提
供する。ダイオードQ2はメイン・トランジスタのベース
で直列結合されるので、メイン・バイポーラ・トランジ
スタのベース・エミッタ接合部を流れる電流よりも小さ
いベース電流が流れる。それによって生じる電圧降下は
前述の1VBEよりも僅かに小さい。要するに、出力トラン
ジスタT1及びT2が最適化された一定の動作点で作動し最
小の電力消費及び遅延をどちらも保証するように電圧シ
フトVS（VS＝VD1＋VD2＝VBE（T1）＋VBE（T2））が設定
される。
換言されば、変換器回路Ｓはベース・ノードにバイア
スをかけ、それによって出力トランジスタT1及びT2は第
２図の動作点18に対応するクロスオーバ電流ICO及び遅
延で作動する。
スをかけ、それによって出力トランジスタT1及びT2は第
２図の動作点18に対応するクロスオーバ電流ICO及び遅
延で作動する。
これは、PN接合部、例えばNPNトランジスタのベース
・エミッタ接合部から成るダイオードの典型的なIE−VB
Eカーブ23を示す第1B図から最もよく理解される。周知
のように、接合部の電圧降下VBEは該接合部を流れる電
流IEに従属する。第1B図の典型的な例では、点24A（IE1
＝1mA）及び24B（IE2＝0.01mA）でそれぞれ作動する２
つのダイオードQ1及びQ2は電流比100及びそれぞれの電
圧降下VD1＝0.81V及びVD2＝0.70Vを示す。この場合は、
ΔＶ＝110mVである。
・エミッタ接合部から成るダイオードの典型的なIE−VB
Eカーブ23を示す第1B図から最もよく理解される。周知
のように、接合部の電圧降下VBEは該接合部を流れる電
流IEに従属する。第1B図の典型的な例では、点24A（IE1
＝1mA）及び24B（IE2＝0.01mA）でそれぞれ作動する２
つのダイオードQ1及びQ2は電流比100及びそれぞれの電
圧降下VD1＝0.81V及びVD2＝0.70Vを示す。この場合は、
ΔＶ＝110mVである。
出力バイポーラ・トランジスタT1及びT2の最良の追跡
が得られるのは、装置Q1及びQ2が相補形NPN及びPNPトラ
ンジスタ対のエミッタ・ベース接合部から実現されると
きである。
が得られるのは、装置Q1及びQ2が相補形NPN及びPNPトラ
ンジスタ対のエミッタ・ベース接合部から実現されると
きである。
更に第1A図に示す本発明の回路20では、電圧シフトVS
を正確に1.5Vに維持するため高い値の抵抗R1及びR2が付
加される。これは、ブロック21のFETが最大ドレーン・
ソース電圧として、第8A図に示すVHだけではなく、VH−
VSを与えることを可能にし、これは更にFETの良好なス
ケールダウン及び信頼性の向上を可能にする。最後に、
抵抗R1及びR2の存在により回路20は電源電圧VHで作動す
るが、ベース・ノードにおける電圧スイングはVH−VSに
減少するから、回路20の電力消費を非常に少なくするこ
とを保証する。これらの抵抗器の機能は明らかである。
ICL回路20の速度はバイポーラ・トランジスタのベース
・ノードの容量に非常に敏感に反応する。１つのノード
とGND又はVHの間の容量は、できるだけ減少しなければ
ならない。これは第1A図に示す本発明の実施例の回路に
よって達成される。抵抗結合FETはロジック・ゲート・
ブロックのFETと並列に結合される。これらのFETをNFET
のPNPトランジスタのベース及びPFETのNPNトランジスタ
のベースに集積することができると、ドレーン拡散領域
は縮小される。
を正確に1.5Vに維持するため高い値の抵抗R1及びR2が付
加される。これは、ブロック21のFETが最大ドレーン・
ソース電圧として、第8A図に示すVHだけではなく、VH−
VSを与えることを可能にし、これは更にFETの良好なス
ケールダウン及び信頼性の向上を可能にする。最後に、
抵抗R1及びR2の存在により回路20は電源電圧VHで作動す
るが、ベース・ノードにおける電圧スイングはVH−VSに
減少するから、回路20の電力消費を非常に少なくするこ
とを保証する。これらの抵抗器の機能は明らかである。
ICL回路20の速度はバイポーラ・トランジスタのベース
・ノードの容量に非常に敏感に反応する。１つのノード
とGND又はVHの間の容量は、できるだけ減少しなければ
ならない。これは第1A図に示す本発明の実施例の回路に
よって達成される。抵抗結合FETはロジック・ゲート・
ブロックのFETと並列に結合される。これらのFETをNFET
のPNPトランジスタのベース及びPFETのNPNトランジスタ
のベースに集積することができると、ドレーン拡散領域
は縮小される。
効率的なDC及びAC動作のために、２つのベースの同時
切替えを可能にするように電圧変換器回路Ｓのインピー
ダンスはできるだけ低くなければならない。ACモードで
は、これは２つのベース・ノードB1及びB2の間に結合さ
れた、並列共振インピーダンスを小さくする容量C1の助
力で達成することができる。容量Ｃ−その値はできるだ
け高く選択しなければならない−は回路の性能を改善す
る好ましい影響を与える。ロジック・ゲート・ブロック
21から供給され駆動ブロック22のベース・ノードB1及び
B2に印加されるロジック入力信号はそれぞれIN1及びIN2
で示される。
切替えを可能にするように電圧変換器回路Ｓのインピー
ダンスはできるだけ低くなければならない。ACモードで
は、これは２つのベース・ノードB1及びB2の間に結合さ
れた、並列共振インピーダンスを小さくする容量C1の助
力で達成することができる。容量Ｃ−その値はできるだ
け高く選択しなければならない−は回路の性能を改善す
る好ましい影響を与える。ロジック・ゲート・ブロック
21から供給され駆動ブロック22のベース・ノードB1及び
B2に印加されるロジック入力信号はそれぞれIN1及びIN2
で示される。
第３図及び第４図と関連して、BICMOS環境で、（第1A
図及び第1B図に示すような）本発明の前記概念の異なる
実施例を以下に示す。
図及び第1B図に示すような）本発明の前記概念の異なる
実施例を以下に示す。
第３図は本発明の電圧変換器回路の第１の実施例で実
現される種々の変形を示す。最適化された電圧シフトVS
は基本的には種々のダーリントンのような構成で結合さ
れた２つのトランジスタによって得られる。その最初の
変形は第３図のS1で示す。PFET P1〜P3を流れる電流は
メイン・トランジスタQ1.1を流れ、ベース電流だけはダ
イオード結合トランジスタQ2.1を流れる。よって、電圧
シフトVSはNPNトランジスタの2VBEに等しい。しかし、V
BE（Q2.1）は理論的にはVBE（Q1.1）よりもおよそ100mA
小さい。なぜなら、メイン・トランジスタQ1.1を流れる
電流IE（Q1.1）はトランジスタQ2.1では1/β（80）にな
る、即ち、IE（Q2.1）＝IB（Q1.1）＝IE（Q1.1）／βに
なるからである。
現される種々の変形を示す。最適化された電圧シフトVS
は基本的には種々のダーリントンのような構成で結合さ
れた２つのトランジスタによって得られる。その最初の
変形は第３図のS1で示す。PFET P1〜P3を流れる電流は
メイン・トランジスタQ1.1を流れ、ベース電流だけはダ
イオード結合トランジスタQ2.1を流れる。よって、電圧
シフトVSはNPNトランジスタの2VBEに等しい。しかし、V
BE（Q2.1）は理論的にはVBE（Q1.1）よりもおよそ100mA
小さい。なぜなら、メイン・トランジスタQ1.1を流れる
電流IE（Q1.1）はトランジスタQ2.1では1/β（80）にな
る、即ち、IE（Q2.1）＝IB（Q1.1）＝IE（Q1.1）／βに
なるからである。
抵抗R1及びR2はNFET及びPFETによって構成される。第
３図に示すように、R1及びR2はそれぞれ、抵抗器として
結合されたPFET P3及びNFET N3によって実現される。信
号スイングの縮小に適応させるため、抵抗器として作動
するFET（P3,N3）はロジック・ブロックの中の、0.9Vの
VTを有する他のFET（P1,...,N1,...）より高い電圧しき
いを持つ方がよい。前記高い方のしきい電圧はシリコン
領域で生じるとともに、電力消費も少なくする。
３図に示すように、R1及びR2はそれぞれ、抵抗器として
結合されたPFET P3及びNFET N3によって実現される。信
号スイングの縮小に適応させるため、抵抗器として作動
するFET（P3,N3）はロジック・ブロックの中の、0.9Vの
VTを有する他のFET（P1,...,N1,...）より高い電圧しき
いを持つ方がよい。前記高い方のしきい電圧はシリコン
領域で生じるとともに、電力消費も少なくする。
電圧変換器回路ＳはNPN及びPNPトランジスタ又はそれ
らの混合から成る他のダーリントン構成で構築すること
もできる。変形S2では、ダイオードはメイン・トランジ
スタとしてNPNトランジスタ、及びメイン・トランジス
タのベース・コレクタ接合部を分路する分離されたPNP
トランジスタから形成される。この実施例は、常に駆動
ステージのNPN/PNP出力バイポーラ・トランジスタT1及
びT2のVBEと電圧変換器回路のNPN/PNPトランジスタ対Q
1.2及びQ2.2との間の良好な追跡を与えるので、ずっと
すぐれた解決法である。
らの混合から成る他のダーリントン構成で構築すること
もできる。変形S2では、ダイオードはメイン・トランジ
スタとしてNPNトランジスタ、及びメイン・トランジス
タのベース・コレクタ接合部を分路する分離されたPNP
トランジスタから形成される。この実施例は、常に駆動
ステージのNPN/PNP出力バイポーラ・トランジスタT1及
びT2のVBEと電圧変換器回路のNPN/PNPトランジスタ対Q
1.2及びQ2.2との間の良好な追跡を与えるので、ずっと
すぐれた解決法である。
第３図の変形S3でも、PFETのしきい電圧VT＝−0.9Vを
有する電圧変換器回路Ｓが低いインピーダンスで構成さ
れる。この変形では、VSはNPNメイン・トランジスタQ1.
3のコレクタ及びエミッタの間で規定されたしきい電圧V
Tに等しい。同様の変形で、より低いVT、例えばVT＝0.7
Vを有し、そのゲートとドレーンが短絡されているFETが
Q1.3のベースに結合される。この場合には、VS＝VBE（Q
1.3）＋VT＝1.5Vである。このPFET Q2.3をNPNトランジ
スタQ1.3のベース領域で集積することは非常に容易であ
る。その結果得られた集積装置も、全電流及びPFETの電
流の間のβによって低いインピーダンスを与える。
有する電圧変換器回路Ｓが低いインピーダンスで構成さ
れる。この変形では、VSはNPNメイン・トランジスタQ1.
3のコレクタ及びエミッタの間で規定されたしきい電圧V
Tに等しい。同様の変形で、より低いVT、例えばVT＝0.7
Vを有し、そのゲートとドレーンが短絡されているFETが
Q1.3のベースに結合される。この場合には、VS＝VBE（Q
1.3）＋VT＝1.5Vである。このPFET Q2.3をNPNトランジ
スタQ1.3のベース領域で集積することは非常に容易であ
る。その結果得られた集積装置も、全電流及びPFETの電
流の間のβによって低いインピーダンスを与える。
変形S4に関しては、もしＮウェル内にＰウェルを構築
することができるならば、２つコレクタ分離されたPNP
Q1.4及びQ2.4の構成が可能になる。この場合には、PNP
が直にＮウェルで集積されるのでシリコン領域は縮小さ
れる。
することができるならば、２つコレクタ分離されたPNP
Q1.4及びQ2.4の構成が可能になる。この場合には、PNP
が直にＮウェルで集積されるのでシリコン領域は縮小さ
れる。
変形S5によって異なるダーリントン構造を構成するこ
とができる。この電圧変換器回路の実現により、メイン
・トランジスタQ1.5のベースに生じる容量を最小にする
ことが可能になり、改良されたBICMOS ICLの全ファミリ
の中で最も高速な回路の１つが得られる。NPNトランジ
スタQ2.5を流れる電流はメイン・トランジスタQ1.5の電
流のβ分の１になる。このQ2.5を流れる電流は第１の電
源電圧VHを供給する電源によって供給される全電流に殆
ど影響を与えない。トランジスタQ2.5のコレクタはVHに
結合される。集積度を高めるため、トランジスタQ2.5は
トランジスタT1とともに集積され、二重エミッタを有す
るシングル・トランジスタを形成することができる。
とができる。この電圧変換器回路の実現により、メイン
・トランジスタQ1.5のベースに生じる容量を最小にする
ことが可能になり、改良されたBICMOS ICLの全ファミリ
の中で最も高速な回路の１つが得られる。NPNトランジ
スタQ2.5を流れる電流はメイン・トランジスタQ1.5の電
流のβ分の１になる。このQ2.5を流れる電流は第１の電
源電圧VHを供給する電源によって供給される全電流に殆
ど影響を与えない。トランジスタQ2.5のコレクタはVHに
結合される。集積度を高めるため、トランジスタQ2.5は
トランジスタT1とともに集積され、二重エミッタを有す
るシングル・トランジスタを形成することができる。
単純化されたダーリントン構造の使用により、電圧変
換器回路Ｓの更にもう１つの変形を実現することができ
る。この変形S6では、１つのNPNトランジスタQ1.6だけ
が使用される。メイン・トランジスタQ1.6は、コレクタ
及びエミッタがそれぞれNPN及びPNPトランジスタのベー
ス・ノードB1及びB2に結合されるが、ベースは出力ノー
ドＮに結合される。この実施例はS1に類似し、出力トラ
ンジスタT1のエミッタ・ベース接合部はダイオード結合
トランジスタQ2.1の役割をする。このような回路の速度
は改善されるが、ロジック・ゲート・ブロックのPFETに
かかる電圧の低下はもはや補償されない。これは下降遷
移の間にトランジスタQ1.6に強い電流が流れるため上部
NPNトランジスタT1のベースのプルダウンが急速過ぎる
からである。
換器回路Ｓの更にもう１つの変形を実現することができ
る。この変形S6では、１つのNPNトランジスタQ1.6だけ
が使用される。メイン・トランジスタQ1.6は、コレクタ
及びエミッタがそれぞれNPN及びPNPトランジスタのベー
ス・ノードB1及びB2に結合されるが、ベースは出力ノー
ドＮに結合される。この実施例はS1に類似し、出力トラ
ンジスタT1のエミッタ・ベース接合部はダイオード結合
トランジスタQ2.1の役割をする。このような回路の速度
は改善されるが、ロジック・ゲート・ブロックのPFETに
かかる電圧の低下はもはや補償されない。これは下降遷
移の間にトランジスタQ1.6に強い電流が流れるため上部
NPNトランジスタT1のベースのプルダウンが急速過ぎる
からである。
更にもう１つの変形S7では、メイン・トランジスタQ
1.7のベースはベース・ノードB1及びB2の間に置かれた
抵抗器RA及びRBから成る抵抗ブリッジに結合される。S7
は倍増電圧整流器回路のように作動しRAはダイオードと
同じ役割をする。
1.7のベースはベース・ノードB1及びB2の間に置かれた
抵抗器RA及びRBから成る抵抗ブリッジに結合される。S7
は倍増電圧整流器回路のように作動しRAはダイオードと
同じ役割をする。
前述の変形の大部分（S1〜S5）にはメイン・トランジ
スタがある。メイン・トランジスタの第１及び第２の電
極は出力トランジストT1及びT2のベース・ノードに結合
され、その接合部の１つ（ベース・エミッタ又はベース
・コレクタ）は第３の電極即ち制御電極に結合されたダ
イオード結合トランジスタによって分路される。これら
のメイン・トランジスタ及びダイオード結合トランジス
タは、前述のように、装置Q1及びQ2に概ね一致し、全て
の変形で広く用いられる。
スタがある。メイン・トランジスタの第１及び第２の電
極は出力トランジストT1及びT2のベース・ノードに結合
され、その接合部の１つ（ベース・エミッタ又はベース
・コレクタ）は第３の電極即ち制御電極に結合されたダ
イオード結合トランジスタによって分路される。これら
のメイン・トランジスタ及びダイオード結合トランジス
タは、前述のように、装置Q1及びQ2に概ね一致し、全て
の変形で広く用いられる。
第４図には、電圧変換器回路Ｓの実施例の３つの二重
ダイオードS8、S8′及びS9がある。回路S8はダイオード
結合PNPトランジスタQ1.8と直列に結合されたダイオー
ドQ2.8を含む。VBE（NPN）＜VBE（PNP）であるので、ダ
イオード結合NPNトランジスタはダイオード結合PNPトラ
ンジスタの代りに使用できるが、最適の追跡はもはや得
られない。この変形はS8′と呼ばれる。もう１つの変形
S9では、ショットキー・ダイオードQ2.9は、設計の観点
から、より良好な装置集積及び速度＊電力積の改善が得
られるので、（製造プロセスがそれを可能にするとき
は）PNダイオードQ2.8の代りに用いることができる。し
かしながら、これらの完全にダイオードによる実施例は
どれも満足されない。所望の順方向電圧VF＝0.7Vを供給
するため、所望の最適化されたVSの値を得ることは、該
SBDをつくるのに特別の冶金が使用される場合を除い
て、今日では不可能である。これらの実施例は、変換器
回路で２つの直列のダイオードを用いる前述の参照文献
のものから区別される。参照文献２及び４では、ダイオ
ードの１つはEF構成で結合されたトランジスタから得ら
れ、もさ開示された実施例が純然たる相補形バイポーラ
環境に適合するならば、それらは前述のBICMOS環境では
正しく作動しない。参照文献３では、ベース・ノードの
間に結合されたPFET装置（第8B図のＰ′）は複素インピ
ーダンスを持っている。それは、低いゲート電圧で作動
するので、高抵抗と直列のダイオードと同等である。ド
ライバは、このような装置によって実現されると、高い
クロスオーバ電流を生じることがある。つまり、それら
はどれも、およそ1.5Vの最適化されたVSの値の存在が認
められていない。
ダイオードS8、S8′及びS9がある。回路S8はダイオード
結合PNPトランジスタQ1.8と直列に結合されたダイオー
ドQ2.8を含む。VBE（NPN）＜VBE（PNP）であるので、ダ
イオード結合NPNトランジスタはダイオード結合PNPトラ
ンジスタの代りに使用できるが、最適の追跡はもはや得
られない。この変形はS8′と呼ばれる。もう１つの変形
S9では、ショットキー・ダイオードQ2.9は、設計の観点
から、より良好な装置集積及び速度＊電力積の改善が得
られるので、（製造プロセスがそれを可能にするとき
は）PNダイオードQ2.8の代りに用いることができる。し
かしながら、これらの完全にダイオードによる実施例は
どれも満足されない。所望の順方向電圧VF＝0.7Vを供給
するため、所望の最適化されたVSの値を得ることは、該
SBDをつくるのに特別の冶金が使用される場合を除い
て、今日では不可能である。これらの実施例は、変換器
回路で２つの直列のダイオードを用いる前述の参照文献
のものから区別される。参照文献２及び４では、ダイオ
ードの１つはEF構成で結合されたトランジスタから得ら
れ、もさ開示された実施例が純然たる相補形バイポーラ
環境に適合するならば、それらは前述のBICMOS環境では
正しく作動しない。参照文献３では、ベース・ノードの
間に結合されたPFET装置（第8B図のＰ′）は複素インピ
ーダンスを持っている。それは、低いゲート電圧で作動
するので、高抵抗と直列のダイオードと同等である。ド
ライバは、このような装置によって実現されると、高い
クロスオーバ電流を生じることがある。つまり、それら
はどれも、およそ1.5Vの最適化されたVSの値の存在が認
められていない。
第６図は電圧変換器回路でDCバイアス電流を変化させ
たときの遅延対電力のカーブを示す。カーブ29及び30は
Ｓ′（第8B図）及び変形S8′（第４図）の電圧変換器回
路のそれぞれのカーブを示す。カーブ31は第３図の変形
S5から得られたカーブを示す。最良のDCバイアスは、例
えば第３図の装置P3及びN3のサイズを有する抵抗器R1及
びR2の値によって調整することができる。点31Aでは、
消費電力はPd＝0.2mW、対応する遅延（第５図に示す遅
延tdと相関する）はおよそ0.26nsである。
たときの遅延対電力のカーブを示す。カーブ29及び30は
Ｓ′（第8B図）及び変形S8′（第４図）の電圧変換器回
路のそれぞれのカーブを示す。カーブ31は第３図の変形
S5から得られたカーブを示す。最良のDCバイアスは、例
えば第３図の装置P3及びN3のサイズを有する抵抗器R1及
びR2の値によって調整することができる。点31Aでは、
消費電力はPd＝0.2mW、対応する遅延（第５図に示す遅
延tdと相関する）はおよそ0.26nsである。
CMOS環境では、本発明の電圧変換器回路は、突抜け現
象及び“熱い電子”効果のような、短いチャネルのFET
に付随した種々の問題を避けながら、サブミクロン技術
を目標にしている。CMOSでは、短いチャネル長で作動す
るサブミクロンFETを設けるために、電源をスケールダ
ウンする必要があるので、チャネル長のスケールダウン
から得られる効果は低下する。
象及び“熱い電子”効果のような、短いチャネルのFET
に付随した種々の問題を避けながら、サブミクロン技術
を目標にしている。CMOSでは、短いチャネル長で作動す
るサブミクロンFETを設けるために、電源をスケールダ
ウンする必要があるので、チャネル長のスケールダウン
から得られる効果は低下する。
相補形エミッタフォロワ・ドライバの電圧変換器回路
の別の実施例はCMOS環境で示されているが、下記の例は
ECLのような他の回路も同様に使用できることを示す。
の別の実施例はCMOS環境で示されているが、下記の例は
ECLのような他の回路も同様に使用できることを示す。
第７図は、BICMOS ICL環境で記述された本発明を直に
ECL環境に適用することができる方法を示す。ECL回路32
は出力バイポーラ・トランジスタT1及びT2から成るCEF
ドライバを駆動するロジックECLゲート33を含む。この
ドライバは第３図の電圧変換器回路S1とともに提供され
る。トランジスタT1のベース・ノードB1に印加されるロ
ジック信号はINと呼ばれる。もう１つのベース・ノード
B2は電流ソースＩに結合され、ダーリントン構成で結合
されたNPNトランジスタQ1.1及びQ2.1を経由するロジッ
ク信号INによって駆動される。
ECL環境に適用することができる方法を示す。ECL回路32
は出力バイポーラ・トランジスタT1及びT2から成るCEF
ドライバを駆動するロジックECLゲート33を含む。この
ドライバは第３図の電圧変換器回路S1とともに提供され
る。トランジスタT1のベース・ノードB1に印加されるロ
ジック信号はINと呼ばれる。もう１つのベース・ノード
B2は電流ソースＩに結合され、ダーリントン構成で結合
されたNPNトランジスタQ1.1及びQ2.1を経由するロジッ
ク信号INによって駆動される。
F.発明の効果 本発明は速度を増し電力消費を少なくするためバイポ
ーラ・トランジスタをそれぞれの導電のしきいにではな
く導電の限界に置いてその動作を最適化するすぐれた電
圧変換器回路をCEFドライバに提供する。
ーラ・トランジスタをそれぞれの導電のしきいにではな
く導電の限界に置いてその動作を最適化するすぐれた電
圧変換器回路をCEFドライバに提供する。
第1A図は本発明の基本的な概念、特に、出力バイポーラ
・トランジスタのベース・ノードの間に結合された二重
ダイオード構造の改良された電圧変換器回路を示す図で
ある。 第1B図は第1A図で用いられるPN接合部によって形成され
たダイオードのIE−VBEカーブを示す図である。 第２図は出力バイポーラ・トランジスタのベースの間の
電圧によって変化する遅延及び電力の正規化された値を
示す図である。 第３図は種々の変形でメイン・バイポーラ・トランジス
タによって構築され、出力バイポーラ・トランジスタの
ベース・ノードの間に結合される本発明の電圧変換器回
路の最初の実施例を示す図である。 第４図は種々の変形で直列結合二重ダイオードによって
構築された本発明の電圧変換器回路の第２の実施例を示
す図である。 第５図は第8A図及び第8B図のBICMOS ICL回路、並びに第
３図の１つの変形回路から得られた入出力信号の典型的
な波形を示す図である。 第６図は第8B図のBICMOS ICL回路、並びに第３図及び第
４図の１つの変形回路の典型的な遅延対電力カーブの比
較を示す図である。 第７図はECL環境で実現されるときの第３図の電圧変換
器回路の１つの変形を示す図である。 第8A図及び第8B図はBICMOS ICL環境における従来のCEF
ドライバを示す図である。 第9A図及び第9B図はECL環境における従来のCEFドライバ
を示す図である。 20……BICMOS ICL回路、21……ロジック・ゲート・ブロ
ック、22……駆動ブロック。Ｓ……電圧変換器回路、T
1、T2……出力バイポーラ・トランジスタ。
・トランジスタのベース・ノードの間に結合された二重
ダイオード構造の改良された電圧変換器回路を示す図で
ある。 第1B図は第1A図で用いられるPN接合部によって形成され
たダイオードのIE−VBEカーブを示す図である。 第２図は出力バイポーラ・トランジスタのベースの間の
電圧によって変化する遅延及び電力の正規化された値を
示す図である。 第３図は種々の変形でメイン・バイポーラ・トランジス
タによって構築され、出力バイポーラ・トランジスタの
ベース・ノードの間に結合される本発明の電圧変換器回
路の最初の実施例を示す図である。 第４図は種々の変形で直列結合二重ダイオードによって
構築された本発明の電圧変換器回路の第２の実施例を示
す図である。 第５図は第8A図及び第8B図のBICMOS ICL回路、並びに第
３図の１つの変形回路から得られた入出力信号の典型的
な波形を示す図である。 第６図は第8B図のBICMOS ICL回路、並びに第３図及び第
４図の１つの変形回路の典型的な遅延対電力カーブの比
較を示す図である。 第７図はECL環境で実現されるときの第３図の電圧変換
器回路の１つの変形を示す図である。 第8A図及び第8B図はBICMOS ICL環境における従来のCEF
ドライバを示す図である。 第9A図及び第9B図はECL環境における従来のCEFドライバ
を示す図である。 20……BICMOS ICL回路、21……ロジック・ゲート・ブロ
ック、22……駆動ブロック。Ｓ……電圧変換器回路、T
1、T2……出力バイポーラ・トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セイキ・オグラ アメリカ合衆国ニユーヨーク州 ホープ ウエル・ジヤンクシヨン、ロングヒル・ ロード （番地なし) (72)発明者 ドミニーク・オメ フランス国91000アヴソ、スクエール・ エ・モロー10番地 (72)発明者 パスカル・タノフ フランス国77930ペルテ、セリ・アン・ ビエール、ルート・ル・フオンテンブロ ー45番地 (72)発明者 フランク・ワラール フランス国77240セソン、ヴール・サ ン・デニ、アンパス・ドウ・ルト７番地 (56)参考文献 米国特許4038607（ＵＳ，Ａ) 米国特許4159450（ＵＳ，Ａ) 米国特許4948994（ＵＳ，Ａ)
Claims (1)
- 【請求項１】上部NPN（T1）及び下部NPN（T2）出力バイ
ポーラ・トランジスタを含み、前記２つの出力パイポー
ラ・トランジスタは共有出力ノード（Ｎ）で結合される
と共に第１の電源電圧（VH）及び第２の電源電圧（GN
D）の間に接続され、前記出力ノード（Ｎ）は端子（1
5）に結合されて出力信号（VOUT）を使用可能にし、前
記出力バイポーラ・トランジスタの各々のベース・ノー
ド（B1、B2）の間に電圧変換器回路（Ｓ）が配置され、
先行する駆動回路（21）から供給されるロジック信号
（IN1、IN2）の各々によって前記ベース・ノードが駆動
されるような相補的エミッタ・フォロワ・ドライバ（2
2）であって、 前記電圧変換器回路（Ｓ）は、前記出力バイポーラ・ト
ランジスタ（T1、T2）のベース・ノード（B1、B2）の間
に接続されたバイポーラ・トランジスタ（例えば、Q1.
1）と、このバイポーラ・トランジスタのコレクタ及び
ベースに接続され、このバイポーラ・トランジスタにベ
ース電流を供給する回路手段（例えば、Q2.1）とよりな
り、前記出力バイポーラ・トランジスタ（T1、T2）のベ
ース・ノード（B1、B2）の間に存在する電圧シフトVS
が、上記ドライバの電力と遅延の積を実質的に最小にす
る値に設定されていることを特徴とする相補的エミッタ
・フォロワ・ドライバ。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89480046.5 | 1989-03-14 | ||
| EP89480046A EP0387463A1 (en) | 1989-03-14 | 1989-03-14 | Improvements to complementary emitter follower drivers |
| FR89480046.5 | 1989-03-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02268016A JPH02268016A (ja) | 1990-11-01 |
| JP2557996B2 true JP2557996B2 (ja) | 1996-11-27 |
Family
ID=8203052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2052888A Expired - Lifetime JP2557996B2 (ja) | 1989-03-14 | 1990-03-06 | 相補的エミツタ・フオロワ・ドライバ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5023478B1 (ja) |
| EP (1) | EP0387463A1 (ja) |
| JP (1) | JP2557996B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03231455A (ja) * | 1990-02-07 | 1991-10-15 | Toshiba Corp | 半導体集積回路 |
| US5140196A (en) * | 1991-04-15 | 1992-08-18 | Motorola, Inc. | Variable level translator |
| US5266849A (en) * | 1992-02-19 | 1993-11-30 | Hal Computer Systems, Inc. | Tri state buffer circuit for dual power system |
| JP3192010B2 (ja) * | 1992-11-27 | 2001-07-23 | 株式会社日立製作所 | デコード回路 |
| US8027942B2 (en) * | 2000-12-13 | 2011-09-27 | International Business Machines Corporation | Method and circuits for associating a complex operator to each component of an input pattern presented to an artificial neural network |
Citations (3)
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|---|---|---|---|---|
| US4038607A (en) | 1976-08-23 | 1977-07-26 | Rca Corporation | Complementary field effect transistor amplifier |
| US4159450A (en) | 1978-05-22 | 1979-06-26 | Rca Corporation | Complementary-FET driver circuitry for push-pull class B transistor amplifiers |
| US4948994A (en) | 1987-10-09 | 1990-08-14 | Hitachi, Ltd. | Semiconductor circuit for driving the base of a bipolar transistor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5242350A (en) * | 1975-09-30 | 1977-04-01 | Nec Corp | Preset type automatic equalizer for partial response system |
| JPS56104538A (en) * | 1980-01-24 | 1981-08-20 | Hitachi Ltd | Switch circuit |
| JPS57162832A (en) * | 1981-03-31 | 1982-10-06 | Matsushita Electric Ind Co Ltd | Electronic switch circuit |
| DE3280350D1 (de) * | 1982-08-25 | 1991-09-26 | Ibm Deutschland | Transistor-leistungsverstaerker mit verringerten schaltzeiten. |
| JPS6151447A (ja) * | 1984-08-13 | 1986-03-13 | Fuji Xerox Co Ltd | 複写機の原稿検知装置 |
| JPS6258718A (ja) * | 1985-09-06 | 1987-03-14 | Nippon Kogaku Kk <Nikon> | パルス出力回路 |
| US4818893A (en) * | 1986-10-10 | 1989-04-04 | Prime Computer, Inc. | High speed switching circuit |
| US4845385A (en) * | 1988-06-21 | 1989-07-04 | Silicon Connections Corporation | BiCMOS logic circuits with reduced crowbar current |
| US4945262A (en) * | 1989-01-26 | 1990-07-31 | Harris Corporation | Voltage limiter apparatus with inherent level shifting employing MOSFETs |
-
1989
- 1989-03-14 EP EP89480046A patent/EP0387463A1/en not_active Ceased
-
1990
- 1990-03-06 JP JP2052888A patent/JP2557996B2/ja not_active Expired - Lifetime
- 1990-03-13 US US07493079 patent/US5023478B1/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4038607A (en) | 1976-08-23 | 1977-07-26 | Rca Corporation | Complementary field effect transistor amplifier |
| US4159450A (en) | 1978-05-22 | 1979-06-26 | Rca Corporation | Complementary-FET driver circuitry for push-pull class B transistor amplifiers |
| US4948994A (en) | 1987-10-09 | 1990-08-14 | Hitachi, Ltd. | Semiconductor circuit for driving the base of a bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| US5023478B1 (en) | 1993-06-01 |
| JPH02268016A (ja) | 1990-11-01 |
| US5023478A (en) | 1991-06-11 |
| EP0387463A1 (en) | 1990-09-19 |
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