JPH0629824A - 論理信号切り換え回路 - Google Patents

論理信号切り換え回路

Info

Publication number
JPH0629824A
JPH0629824A JP5061540A JP6154093A JPH0629824A JP H0629824 A JPH0629824 A JP H0629824A JP 5061540 A JP5061540 A JP 5061540A JP 6154093 A JP6154093 A JP 6154093A JP H0629824 A JPH0629824 A JP H0629824A
Authority
JP
Japan
Prior art keywords
signal
transistor
circuit
pull
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5061540A
Other languages
English (en)
Inventor
Sang H Dhong
シャング・ホー・ドング
Jon Shin Hyun
ヒュン・ジョン・シン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH0629824A publication Critical patent/JPH0629824A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】 【目的】 高速、低電力の、バイポーラまたはバイCMOS
技術で実現可能な信号切り換え論理回路が開示される。 【構成】 信号切り換えは第１の既定状態と第２の既定
状態の間で行なわれ、通常の能動型信号プルアップ回路
を本発明にかかる自己バイアス帰還制御能動型信号プル
ダウン回路との組み合わせで用いて実現している。能動
型信号プルダウン回路は能動プルアップ回路から得られ
た帰還信号により駆動されるので、信号切り換え回路へ
一つの信号入力接続だけが必要とされる。能動型信号プ
ルアップ回路はエミッタフォロワ結合トランジスタを含
みまた能動型信号プルダウン回路のための駆動信号はこ
れのコレクタから直流結合レベルシフト素子を経由して
取り出されるのが望ましい。各種の信号切り換え回路の
実施例を詳述する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に論理信号切り換え
装置に関し、より詳細に言えば、第１の既定状態と第２
の既定状態の間で信号の高速低電力切り換えを行なうた
めのバイポーラ・バイCMOS論理回路に関する。本発明に
おいて信号切り換えは能動型信号プルアップ回路を自己
バイアス型帰還制御能動型信号プルダウン回路と組み合
わせて用いることで達成している。
【０００２】
【従来技術】エミッタ結合論理回路（ＥＣＬ）、無閾値
論理回路（ＮＴＬ）、およびメモリー回路などのバイポ
ーラ／バイCMOSデジタル回路において、回路の出力段は
タンデム結合のプルアップおよびプルダウン信号切り換
え回路を通常含んでいる。このような回路のタンデム結
合は負荷を「１」出力論理レベルへまたは「０」出力論
理レベルへと、付随する論理回路の出力状態に基づいて
駆動するように設計されている。出力レベル切り換え回
路は本質的に高速動作して後続の半導体回路に対応する
論理値「１」または「０」の状態を設定する。従来の信
号プルアップおよびプルダウン関数を有する論理切り換
え回路の実現方法は信号プルアップ関数をプルダウン関
数より高速に実現するのが通常である。
【０００３】例えば、広く使用されているプルダウン回
路の実現方法の１つは、出力を駆動するための標準的エ
ミッタフォロワ信号プルアップ段と組み合わせた抵抗ま
たは他の電流源プルダウン構造から構成される。このよ
うな信号プルダウンの方法は受動プルダウン型と呼ば
れ、これの主たる長所は単純性と汎用性である（例え
ば、コレクタ・ドットとエミッタ・ドットの双方が可能
である）。残念ながら、受動プルダウン型は低い電力消
費で高速動作しなければならない今日の大規模集積回路
には不適である。その主たる理由は、プルダウン回路電
流を減少させて消費電力を抑制するに従って、プルダウ
ン切り換え遅延時間が反比例して増大し、結果として高
速信号切り換えに相反するためである。
【０００４】解決策として、各種の能動型信号プルダウ
ン回路が低電力高速用に利用可能である。特に一般的な
技術の１つは剰余バイアス回路の組み込みと交流（また
は容量性）結合の使用により安定状態にプルダウン電流
を設定し、入力信号遷移期間の間にプッシュプル方式で
能動的に電流を調節することである。プルダウン速度は
大量の一時的シンク電流を用いることで改善され、同時
に安定状態の電流を低く設定することで直流電力消費を
抑制している。過渡電流と回路構成の複雑さにより電源
雑音の混入で問題を起こしやすいことに加え、この能動
型プルダウン方式はエミッタ・ドット構成の使用が、特
に直流結合又は相補型プッシュプル・エミッタフォロワ
回路に対して制約がある。こうした回路ではエミッタ・
ドットは単に実現性がないだけである。
【０００５】既存の能動型プルダウンエミッタフォロワ
回路は一般にプッシュプル制御に位相の異なる（相補
的）信号の追加を必要とする。これは別の制約を作りだ
し、コレクタ・ドット（また場合によってはカスコード
も）が許容されずまた直前の論理状態における遅延が位
相の異なる信号の結合点上の負荷の追加を介して増大す
る。また、プッシュプル動作は入力信号により駆動され
るため、過渡プルダウン電流は出力が遷移し終った後不
必要に高くまたは低いままに残る、または出力回路が遷
移を完了する以前に安定状態値へと早く復帰することが
あり得る。
【０００６】
【発明が解決しようとする課題】よって、大規模バイポ
ーラ／バイCMOS／CMOS論理回路技術においては、受動型
またはこれまでに利用可能な能動型信号プルダウン方式
を用いている現在利用可能な信号切り換え回路より動作
特性を改良した信号切り換え回路段の必要が存在する。
【０００７】
【課題を解決するための手段】要約すると、本発明はそ
の一つの態様において第１の値または第２の値に付随す
る入力信号に対応する２つの既定レベルの一方を有する
信号を供給するための信号切り換え回路を含むものであ
る。この高速、低電力消費型信号切り換え回路はチップ
上の電源部より電力供給される。本回路は２つの既定レ
ベルの一方を有する信号を供給する出力端子と、入力信
号中の第１の所定の変化に応じて出力端子における既定
信号を能動的に引き上げるための第１のトランジスタ手
段を含む。第１のトランジスタ手段は入力信号を受信す
るための第１の入力と電源部に結合するための第２の入
力を含む。第１のトランジスタ手段への入力信号におけ
る第２の所定の変化に応答して既定信号を能動的に引き
下げるための第２のトランジスタ手段が提供される。さ
らに、第１のトランジスタ手段と第２のトランジスタ手
段を接続する自己バイアス型帰還制御が提供されること
で、２つのトランジスタ手段が協働して、第１のトラン
ジスタ手段への第１の入力における入力信号の変化に相
関して高い信号レベルと低い信号レベルの間で出力端子
における既定信号を応答的動的に切り換えるようにな
す。
【０００８】本発明のより特定の好適実施例において、
エミッタ結合論理回路が提供される。このエミッタ結合
論理回路は直前の論理段回路に結合したベースを有する
バイポーラ・トランジスタのプルアップ回路及び回路出
力端子と第１の電力信号供給源の間に接続されたエミッ
タ・コレクタ回路を含む。バイポーラ・トランジスタの
プルアップ回路は、これのベースへ直前の論理段回路に
より印加された第１の論理状態に応じて第１の信号レベ
ルを出力端子へ提供する。バイポーラ・トランジスタの
プルダウン回路も提供され、バイポーラ・トランジスタ
のプルアップ回路とプルダウン回路を結合する帰還制御
回路へ接続したベースを有する。トランジスタ・プルダ
ウン回路は更に出力端子と第２の電力信号供給源の間に
接続されたコレクタ・エミッタ回路を有する。プルダウ
ン回路は直前の論理段回路からバイポーラ・トランジス
タのプルアップ回路のベースへ印加された第２の論理状
態に応じて第２の信号レベルを出力端子へ提供する。よ
って、一つの論理状態から別の論理状態へ論理段回路出
力が切り替わる間、バイポーラ・トランジスタのプルア
ップ回路とバイポーラ・トランジスタのプルダウン回路
が協働し、出力端子の信号レベルを第１の信号レベルと
第２の信号レベルの関連する一方へ能動的に切り換え
る。
【０００９】本発明の別の態様において、能動的信号プ
ルダウン回路が既定低値を有する出力信号を供給するた
めに提供される。能動的信号プルダウン回路は既定高値
を有する出力信号を提供するための在来の信号プルアッ
プ回路を含む信号切り換え回路内部に存在する。既定低
値および既定高値は、信号プルアップ回路で受信した対
応する入力信号の変化に応じた信号切り換え回路からの
それぞれの出力である。能動的信号プルダウン回路は信
号プルダウン・トランジスタ手段を含み、能動的プルア
ップ切り換え論理回路への入力信号における第２の既定
変化に応じて切り換え回路の出力信号を能動的に引き下
げる。さらに、自己バイアス型帰還制御手段は信号プル
アップ回路への入力信号における第２の既定変化の検出
の際にプルダウン・トランジスタ手段を作動させるため
信号プルダウン・トランジスタ手段を信号プルアップ回
路へ結合する。
【００１０】要約すると、高能率、能動型プルダウン、
高速、低電力エミッタフォロワ回路が開示される。能動
型プルダウン回路はバイポーラ、バイCMOS、またはCMOS
技術で実現し得るものである。本回路は単純な構造に結
合された最小限の装置数で多数の機能を能率的に併合し
ている。特に、直前の論理ブロックからの単一入力を用
いて在来のエミッタフォロワ（またはソースフォロワ）
能動型プルアップ・トランジスタを駆動しており、これ
はまた遷移期間の間反転増幅器としても機能する。能動
型プルダウン・トランジスタは信号切り換えネットワー
クにバイアスをかけるための低電流供給源および能動的
プルダウンのためのプルダウン信号源として機能する。
自己バイアス型帰還制御手段は、直流結合したシフトダ
イオードを用いて、例えばプルアップ回路中のエミッタ
フォロワ・トランジスタのコレクタにおける信号をプル
ダウン回路トランジスタのベースへ戻すのが望ましい。
必要ならばエミッタフォロワ結合したトランジスタの飽
和を防止するためにクランプ手段を提供することが可能
である。
【００１１】再度述べると、本回路のプッシュプル動作
は第２の入力信号を必要とせず、プルダウン電流は出力
の実際の遷移期間の間だけ変調される。本回路は効率的
なプッシュプル動作のために定電流で自己バイアスされ
また帰還制御される。コレクタ・ドットおよびエミッタ
・ドットは論理機能に対する面積と電力消費特性の改善
が可能である。本回路は簡単であり、従来の同様な回路
に較べて先行する論理回路への負荷が少ない。
【００１２】上述のおよびその他の本発明の目的、利
点、および特徴は添付の図面を参照しつつこれの好適実
施例についての以下の詳細な説明を読み進むにつれ容易
に理解されよう。
【００１３】
【実施例】ここで添付の図面を参照すると、同一または
同等の部材を示すために参照番号および文字が用いられ
ている。
【００１４】図１は従来技術を示し、直前のコア論理ブ
ロック１２について信号プルアップおよび信号プルダウ
ン出力切り換え回路として機能する標準エミッタフォロ
ワ信号切り換え段１０を図示している。回路１０への入
力は「真」線"T"上にあり、回路出力は出力端子"OUTPU
T"で負荷または後続の回路（図示しない）を駆動するた
めに持ちいられる第１の信号レベル（例えば論理値"
1"）または第２の信号レベル（例えば論理値"0"）の一
方を含む。
【００１５】出力信号のプルアップは、ベース"b"が線"
T"に結線され、コレクタ"c"が第１の電力供給電圧"VCC"
へ接続され、エミッタ"e"が回路１０の出力へ接続され
ているバイポーラ・トランジスタＱ1により能動的に行
なわれる。よって、例えば、線"T"上の入力信号が上昇
する場合、トランジスタＱ1は「オン」になり、トラン
ジスタＱ1のベース・エミッタ間の電圧降下より少なく
入力信号電圧に等しい電圧が回路１０の出力端子に印加
される。"T"線上の入力信号が下降する遷移ではトラン
ジスタＱ1は最初に「オフ」となり、回路１０からの出
力信号は低い安定状態の値まで受動的に消費される。受
動消費は回路１０の出力と電力シンク"VTT"の間に接続
されている抵抗"R"を介して回路１０の出力端子"OUTPU
T"と接地間に接続されたコンデンサ"C"を放電させるこ
とによる。これで判るように、この受動的信号プルダウ
ン方法は固有の速度および電力消費の制限により現在の
大規模集積回路に望ましくない性能特性を提供するもの
である（回路１０で示したような受動的プルダウン回路
で消費された電力はプルダウン電流を最小限にすること
で減少し得るものであるが、プルダウン電流を最少化す
るとこれにより遅延時間が反比例して増加し、その結果
切り換え速度に悪影響を与える）。
【００１６】図２はコア論理ブロック１６に結合した別
の典型的な従来技術による信号切り換え段を参照番号１
４で示してある。この切り換え段の例では、「真」線"
T"の入力は第１の信号レベル（例えば論理値"1"）また
は第２の信号レベル（例えば論理値"0"）の一方を含
み、これが出力端子"OUTPUT"に結合した負荷（図示して
いない）へ印加されることになる。また、出力信号のプ
ルアップはベース"b"が線"T"に結線され、コレクタ"c"
が第１の電力供給電圧"VCC"へ接続され、エミッタ"e"が
回路１０の出力へ接続されているバイポーラ・トランジ
スタＱ1により能動的に行なわれる。よって、例えば、
線"T"上の入力信号が増加する場合、トランジスタＱ1は
「オン」になり、出力は第１の電力供給源電圧"VCC"へ
基本的に直接結合する。
【００１７】図１の切り換え回路１０によって用いられ
た受動型プルダウン方式とは対照的に、図２の回路１４
からの出力は第２のバイポーラ・トランジスタＱ2の使
用により能動的に引き下げられる。トランジスタＱ2の
コレクタ・エミッタ回路は、出力端子"OUTPUT"と並列に
配置され第２の電源供給源"VTT"へ他端が接続されてい
る抵抗"R1"とコンデンサ"C1"の組み合わせの間に接続さ
れる。トランジスタＱ2は線"Tバー"経由でこれも論理ブ
ロック１６から提供されるべき相補信号により駆動され
る。線"Tバー"上に受信されるこの相補（または第２
の）入力信号は線"T"上に受信される「真」信号とは正
確に位相が１８０度違うべきものである。相補信号はコ
ンデンサ"C2"と２つの抵抗"R2"と"R3"からなりそれぞれ
の一端が線"Tバー"に接続され他端が電源供給源"VCC"に
接続されているRC結合を通って受信される。信号切り換
え論理回路１４で用いられている能動型プルアップ、能
動型プルダウン方式は本質的に論理回路設計において幾
つかの複雑さを呈するものである。
【００１８】例えば、論理ブロック内部でのエミッタ・
ドット構造の使用は相補信号を線"Tバー"上に供給する
必要性のために制限される。同じ理由から、コレクタ・
ドットが（また場合によってはカスコードも）許されな
い。さらに、位相の異なる信号の結合点の負荷が増加す
ることになる。また、信号切り換え回路１４のプッシュ
プル動作が２つの相補的入力信号により駆動されるた
め、過渡プルダウン電流は出力が遷移し終えた後も不必
要に高いまままたは低いまま残る、または出力回路が遷
移を完了する以前に安定状態値に早く戻る可能性があ
る。
【００１９】図３にて、本発明による信号切り換え回路
のバイポーラによる実施例の一つを一般に番号２０で示
し、説明する。当業者は以下の説明から全ての実施例に
おいて信号切り換え回路へ単一入力線が用いられてお
り、なおかつ遷移期間の間出力信号の能動的プルアップ
および能動的プルダウンが提供されることが理解されよ
う。この概念は図２を参照しつつ上述したような従来技
術の能動型プルダウン回路により課せられていた多数の
制約を回避するものである。図示した好適実施例におい
て、回路２０は直前段の論理ブロック２２にこれも"T"
で示される単一の入力線を介して結合されている。
【００２０】信号切り換え回路はエミッタフォロワ結合
したトランジスタＱ1と、バイアスをかけるための電流
供給源トランジスタＱ2と、レベル・シフト／結合ダイ
オード"D1"と、任意のクランプ用ダイオード"D2"と、電
流設定抵抗"RZ"と、ダイオード"D1"にバイアスをかける
ための抵抗"RBD"も含む。本回路は第１の電力レベル"VC
C"および第２の電力レベル"VTT"により電力供給され、
これには例えば接地電位または負の電圧レベル（例えば
−１Ｖ）を含むことがある。第２の電力レベル"VTT"は
電力シンクとして機能する。ここでも唯一一つの入力、
すなわち直前の論理ブロック２２からの線"T"上の入力
を用いて回路２０を駆動していることは特筆すべき重要
な点である。能動型信号プルアップ段から能動型信号プ
ルダウン段へダイオード"D1"を介しての帰還制御を使用
しているためこの単一入力信号が双方の信号切り換え遷
移段を駆動している。
【００２１】この新しい回路において、トランジスタＱ
1とＱ2が所定の端子電位"VTT"と信号振幅で飽和しない
ように回路が設計されている前提のもとで、安定状態の
バイアス電流は一定の値に自己設定される。結合点Zで
の電位は安定状態においてVTT+ VBE(Q2) + VD(D1)と表
現できることから、抵抗RZを通る電流は次の比で定義さ
れる。
【数１】
【００２２】ここで、VBE(Q2)はトランジスタＱ2のベー
スからエミッタへの電圧降下、またVD(D1)はダイオード
D1のダイオード電圧降下である。 数式１の比はエミッ
タフォロワからのバイアス電流とダイオードD1のバイア
ス電流の和、すなわちVBE(Q2)/RBDである。よってＱ1と
Ｑ2のバイアス電流は次のように求まる。
【数２】
【００２３】遷移期間の間、回路２０は帰還制御つき能
動型プルダウン・エミッタフォロワとして動作する。例
えば、線"T"上の入力が低い信号レベルから高い信号レ
ベルへ上昇すると、端子"OUTPUT"における出力が遅延を
伴って追従する。直ちにトランジスタＱ1を横断するベ
ースからエミッタへの電圧降下（VBE(Q1)）が増加して
トランジスタＱ1のコレクタ電流をサージさせ、また結
合点Zでの電圧を急減する（結合点Zでの電圧降下が大き
すぎる場合はダイオードD2を用いて結合点Zをクランプ
し、トランジスタＱ1が飽和するのを防止することが出
来る）。このあと、シフト・ダイオード"D1"経由で結合
点Yの電圧が急減し、トランジスタＱ2のプルダウン電流
が降下する。その結果、正味の出力充電電流が実質的に
増加し、出力端子"OUTPUT"では図１などの受動型プルダ
ウン回路で可能なよりも早く信号が増大する。出力が高
値状態へ増加するにつれ、トランジスタＱ1を横断する
ベースからエミッタへの電圧降下（VBE(Q1)）とトラン
ジスタＱ1を通るコレクタ電流が安定状態の値に復帰
し、プッシュプル動作が徐々に停止する。
【００２４】さらに重要な場合は線"T"上の入力信号が
高レベルから低レベルへ下降する場合である。回路２０
からの出力は遅延を伴って追従しているので、トランジ
スタＱ1を横断するベースからエミッタへの電圧降下（V
BE(Q1)）が遷移期間で減少し、トランジスタＱ1を「オ
フ」になして結合点Zで電圧を上昇させる。この結合点Z
上の電圧サージは結合点Yに結合され、これによってト
ランジスタＱ2の電流と正味の出力放電電流を劇的に増
加させる。よって、回路２０からの信号出力は図１の標
準的信号プルダウン方式より大幅に早く、また図２の在
来の能動型プルダウン回路より早くまたは少なくとも同
等に降下する。出力信号が低位状態に下降すると、トラ
ンジスタＱ1を横断するベースからエミッタへの電圧降
下（VBE(Q1)）およびトランジスタＱ1のコレクタ電流は
安定状態の値に復帰し能動型プルダウン動作が終結す
る。
【００２５】さらに、図３の自己バイアス型帰還制御信
号切り換え回路のプッシュプル動作は単一の入力信号の
みが必要とされ（すなわち直前の論理ブロックからの
線"T"上の信号）またプルダウン電流は出力の実際の遷
移期間の間だけ変調される。図示した帰還制御プッシュ
プル動作は主として直流結合していることが当業者には
理解されよう。しかし、動作はレベルシフト・ダイオー
ド"D1"も多くの場合で容量性であるためさらに容量性結
合もしている。
【００２６】選択した終端電位"VTT"と信号の振幅によ
って、動作中にトランジスタＱ1とトランジスタＱ2が飽
和状態にならないようにダイオード"D1"両端のシフト電
圧降下（VD(D1)）とダイオード"D2"両端のクランプ電圧
降下（VD(D2)）を調整する必要がある。これを達成する
には、ベース−エミッタ・ダイオードの直列接続、ダイ
オード分圧器、またはベース−コレクタ・ダイオードを
バイポーラ技術の実装で使用することが出来る。これ以
外ではバイCMOS技術の実装において、MOSFETダイオード
も使用可能である。飽和を防ぐための別の技術は図４で
参照番号２４として示してある信号切り換え回路に図示
したように抵抗"RE"をトランジスタＱ2のエミッタ"e"に
含めることである。（回路２４は図３の回路２０とはエ
ミッタ抵抗"RE"以外で同一である）。
【００２７】図４と同様に、図５の一般に参照番号２６
で示される信号切り換え回路は一つの例外を除いて図３
の切り換え回路と同一で、ここではエミッタフォロワ・
トランジスタＱ3がダイオード"D1"に置換されている。
トランジスタＱ3の置換は、ダイオード"D1"がベース−
エミッタ・ダイオード型のシフトダイオードを含むと仮
定している。トランジスタＱ3のベース"b"は結合点Zに
おける信号により駆動され、コレクタ"c"は電源供給電
圧"VCC"へ結合され、エミッタ"e"は結合点Yへ結合され
ている（すなわち、トランジスタＱ2のベース"b"）。こ
れ以外では、切り換え回路２６の構造ならびに動作は図
３の回路２０のそれと同一である。しかし、回路２６
（図５）では結合点Zにおける寄生容量が減少してい
る。さらに図５の回路２６は別個のバイアス電流制御と
高い帰還制御利得を有することが出来る。
【００２８】図３の信号切り換え回路のさらに別の実施
例として、トランジスタＱ1のベースとコレクタ端子間
にショットキー型ダイオード（またはベース−コレクタ
・ダイオード）などのダイオードを使用することによ
り、クランプ・ダイオード"D2"を排除することが可能で
ある。（図６の信号切り換え回路２８を参照）。しか
し、回路２８（図６）の性能特性は図３の回路２０と比
較すれば貧弱であろう。これはショットキー・ダイオー
ドの実装が直前の論理段２２へ結合する線"T"上の負荷
を増加させることになるためである。
【００２９】図７は本発明による信号切り換え回路のさ
らに別の実施例を一般に参照番号３０で図示している。
このバイCMOS実装において、図３の電流供給源トランジ
スタＱ2はｎチャネルMOSFETＱ5で置き換えられている。
さらに、トランジスタＱ4が電源供給源"VCC"と結合点Z
の間のダイオード構造に接続されてエミッタフォロワ結
合トランジスタ用電圧クランプとして機能する。図３の
ダイオードD2の（ダイオード構成における）トランジス
タＱ4による置換はクランプ機能の起始にとって僅かに
異なる電圧特性を提供する。
【００３０】上述した議論から、本発明による信号切り
換え回路がバイポーラ、バイCMOS、またはCMOS技術のい
ずれかにおいて実現可能であることが理解されよう。さ
らに、バイポーラ技術で実現された場合、NPN型トラン
ジスタは所望すればPNP型トランジスタで置換可能であ
り、バイCMOSまたはCMOS技術による場合、MOSFETはNチ
ャネル型またはPチャネル型のいずれかでもよい。CMOS
技術において基本構造はエミッタフォロワではなくソー
スフォロワとなろう。
【００３１】
【発明の効果】要約すると、上述の説明から斬新な信号
切り換え回路の方法がここに開示されていることが理解
されよう。特に、極めて効率的で、能動的プルダウン、
高速、低電力、エミッタフォロワのバイポーラまたはバ
イCMOS応用回路が詳述された。回路効率は単純な構造に
結合された最小限の装置数で複数の機能を併合してい
る。
【００３２】より詳述すれば、直前の論理ブロックから
の唯一の信号入力を用いて在来のエミッタフォロワ能動
型プルアップ・トランジスタを駆動し、これが遷移期間
中に反転増幅器としても機能する。能動型プルダウン・
トランジスタは信号切り換えネットワークにバイアスを
かけるための低電流供給源および能動型プルダウンのた
めのプルダウン供給源として機能する。自己バイアス帰
還制御手段は直流結合のレベルシフト・ダイオードを使
用してプルアップ回路中のエミッタフォロワトランジス
タのコレクタの信号をプルダウン回路トランジスタのベ
ースへ帰還させるのが望ましい。必要ならばクランプ手
段を提供してエミッタフォロワ結合トランジスタの飽和
を防止することが可能である。再度述べると、本回路の
プッシュプル動作は第２の入力信号を必要とせず、プル
ダウン電流は出力の実際の遷移期間の間だけ変調され
る。本回路は定電流で自己バイアスされ効率的プッシュ
プル動作のために帰還制御される。論理機能に対する領
域と電力消費特性の改善のためコレクタ・ドットとエミ
ッタ・ドットが許容される。本回路は単純であり、従来
の同種の回路より先行する論理回路への負荷が少ない。
【００３３】本発明の特定の実施例が添付の図面に図示
され上述の詳細な説明で解説されて来たが、本発明は本
明細書に詳述した特定の実施例に制限されるものではな
く本発明の範囲を逸脱することなく多数の再構成、変
更、ならびに置換が可能であることは理解されよう。
【図面の簡単な説明】
【図１】 エミッタフォロワ信号切り換え回路の従来技
術による実施例の一つの略図である。
【図２】 ２入力能動型プルアップ、能動型プルダウ
ン、エミッタフォロワ切り換え回路の従来技術による実
施例の一つの略図である。
【図３】 本発明による単一入力、能動型プルアップ、
能動型プルダウン信号切り換え回路のバイポーラ実施例
の一つの略図である。
【図４】 本発明による単一入力、能動型プルアップ、
能動型プルダウン信号切り換え回路の別のバイポーラ実
施例の一つの略図である。
【図５】 本発明による単一入力、能動型プルアップ、
能動型プルダウン信号切り換え回路の別のバイポーラ実
施例の一つの略図である。
【図６】 本発明による単一入力、能動型プルアップ、
能動型プルダウン信号切り換え回路のさらに別のバイポ
ーラ実施例の一つの略図である。
【図７】 本発明による単一入力、能動型プルアップ、
能動型プルダウン信号切り換え回路のバイCMOS実施例の
一つの略図である。
【符号の説明】
b ベース c コレクタ e エミッタ D ドレイン S ソース G ゲート D1 ダイオード D2 ダイオード VCC 第１の電源供給源 VTT 第２の電源供給源 RZ 抵抗 Q1 トランジスタ Q2 トランジスタ Q3 トランジスタ Q4 トランジスタ Q5 トランジスタ RBD バイアス抵抗 T 入力信号線 OUTPUT 出力 Y 結合点 Z 結合点
フロントページの続き (72)発明者 ヒュン・ジョン・シン アメリカ合衆国ニユーヨーク州マホパッ ク、ウィリアムスバーグ・ドライブ 303 番地

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 第１の値と第２の値の間の入力信号に関
    連した遷移に応答して２つのレベルの既定の一方を有す
    る信号を供給するための、電力供給源により電力供給さ
    れる信号切り換え回路であって、 ２つのレベルの一方を有する上記既定の信号を供給する
    出力端子と、 上記入力信号における第１の所定の変化に応じて上記出
    力端子で上記既定の信号を能動的に引き上げるための手
    段であって、上記入力信号を受信するための第１の入力
    と上記電力供給源に結合するための第２の入力を有する
    第１のトランジスタ手段と、 上記入力信号における第２の所定の変化に応じて上記既
    定の信号を能動的に引き下げるための第２のトランジス
    タ手段と、 上記第１のトランジスタ手段と上記第２のトランジスタ
    手段を制御して上記第１のトランジスタ手段の状態が上
    記第２のトランジスタ手段の状態を制御するようにな
    し、上記２つのトランジスタ手段が協働して、上記第１
    の入力の値と上記第２の入力の値の間で上記入力信号の
    対応する変化に応じて、高い信号レベルと低い信号レベ
    ルの間で上記出力端子における上記既定信号を応答的能
    動的に切り換えるための帰還制御手段と、 を含むことを特徴とする信号切り換え回路。
  2. 【請求項２】 上記第１のトランジスタ手段がバイポー
    ラ・エミッタフォロワ結合トランジスタを含むことを特
    徴とする請求項１に記載の信号切り換え回路。
  3. 【請求項３】 上記帰還制御手段が直流結合のレベルシ
    フト手段を含むことを特徴とする請求項２に記載の信号
    切り換え回路。
  4. 【請求項４】 上記第２のトランジスタ手段が第２のバ
    イポーラ・トランジスタを含み、上記帰還制御手段の上
    記直流結合手段が上記エミッタフォロワ結合トランジス
    タのコレクタと上記第２のバイポーラトランジスタのベ
    ースの間に結合されたレベルシフト・ダイオードを含む
    ことを特徴とする請求項３に記載の信号切り換え回路。
  5. 【請求項５】 上記出力端子が上記エミッタフォロワ結
    合トランジスタのエミッタへおよび上記第２のバイポー
    ラ・トランジスタのコレクタへ結合していることを特徴
    とする請求項４に記載の信号切り換え回路。
  6. 【請求項６】 上記第２のバイポーラ・トランジスタの
    エミッタが電力シンクへ結合され、また第１の抵抗手段
    が上記第２のバイポーラ・トランジスタの上記ベースと
    上記電力シンクの間に結合されていることを特徴とする
    請求項５に記載の信号切り換え回路。
  7. 【請求項７】 第２の抵抗手段が上記エミッタフォロワ
    結合トランジスタのコレクタと上記電力供給源の間に結
    合されていることを特徴とする請求項６に記載の信号切
    り換え回路。
  8. 【請求項８】 上記エミッタフォロワ結合トランジスタ
    の飽和を防止するための手段をさらに含むことを特徴と
    する請求項７に記載の信号切り換え回路。
  9. 【請求項９】 上記飽和防止手段が上記電力供給源と上
    記エミッタフォロワ結合トランジスタのコレクタの間に
    上記第２の抵抗手段と並列に結合される第２のダイオー
    ドよりなることを特徴とする請求項８に記載の信号切り
    換え回路。
  10. 【請求項１０】 上記飽和防止手段が上記電力供給源と
    上記エミッタフォロワ結合トランジスタのコレクタの間
    のダイオード回路に結合された第３のバイポーラ・トラ
    ンジスタを含むことを特徴とする請求項８に記載の信号
    切り換え回路。
  11. 【請求項１１】 上記エミッタフォロワ結合トランジス
    タがショットキー・ダイオード・トランジスタを含み、
    上記ショットキー・ダイオードが上記飽和防止手段を提
    供することを特徴とする請求項８に記載の信号切り換え
    回路。
  12. 【請求項１２】 上記第２のバイポーラ・トランジスタ
    の上記エミッタと上記電力シンクの間に結合されて上記
    第２のバイポーラ・トランジスタの飽和を防止するため
    の第３の抵抗手段をさらに含むことを特徴とする請求項
    ８に記載に信号切り換え回路。
  13. 【請求項１３】 上記エミッタフォロワ結合トランジス
    タと上記第２のバイポーラ・トランジスタがNPN型トラ
    ンジスタよりなることを特徴とする請求項４に記載の信
    号切り換え回路。
  14. 【請求項１４】 上記エミッタフォロワ結合トランジス
    タと上記第２のバイポーラ・トランジスタがPNP型トラ
    ンジスタよりなることを特徴とする請求項４に記載の信
    号切り換え回路。
  15. 【請求項１５】 上記第２のトランジスタ手段がMOSFET
    トランジスタを含むことを特徴とする請求項３に記載の
    信号切り換え回路。
  16. 【請求項１６】 上記直流結合レベルシフト手段が上記
    エミッタフォロワ結合トランジスタのコレクタと上記MO
    SFETトランジスタのゲートの間に結合され、また上記エ
    ミッタフォロワ結合トランジスタのエミッタと上記MOSF
    ETトランジスタのドレインが相互に結合して上記既定信
    号を供給する出力端子を構成することを特徴とする請求
    項１５に記載の信号切り換え回路。
  17. 【請求項１７】 上記第１のトランジスタ手段がソース
    フォロワ結合トランジスタを含むことを特徴とする請求
    項１に記載の信号切り換え回路。
  18. 【請求項１８】 上記帰還制御手段が上記信号切り換え
    回路を自己バイアスするための手段を含むことを特徴と
    する請求項１に記載の信号切り換え回路。
  19. 【請求項１９】 上記帰還制御手段が帰還トランジスタ
    を含むことを特徴とする請求項２に記載の信号切り換え
    回路。
  20. 【請求項２０】 上記帰還トランジスタが上記電力供給
    源に結合したコレクタと、上記エミッタフォロワ結合ト
    ランジスタのコレクタに結合したベースと、上記第２の
    トランジスタ手段のベースに結合したエミッタを有する
    バイポーラ帰還トランジスタよりなることを特徴とする
    請求項１９に記載の信号切り換え回路。
  21. 【請求項２１】 直前の論理段回路へ結合したベースを
    有しまた回路出力端子と第１の電力信号の間に結合した
    エミッタ・コレクタ回路を有するバイポーラ・トランジ
    スタ・プルアップ回路であって、上記バイポーラ・トラ
    ンジスタ・プルアップ回路は上記直前の論理段回路によ
    りこれの上記ベースへ印加された第１の論理状態に応じ
    て上記出力端子へ第１の信号レベルを提供するものと、
    上記バイポーラ・トランジスタ・プルアップ回路に帰還
    制御回路を介して結合したベースを有し、さらに上記出
    力端子と第２の電力信号の間に接続されたコレクタ・エ
    ミッタ回路を有するバイポーラ・トランジスタ・プルダ
    ウン回路であって、上記直前の論理段回路から上記バイ
    ポーラ・トランジスタ・プルアップ回路の上記ベースへ
    印加された第２の論理状態に応じて上記出力端子に第２
    の信号レベルを提供し、これによって上記論理状態の一
    方から上記論理状態の他方へ上記論理段回路が出力を切
    り換える間に上記バイポーラ・トランジスタ・プルアッ
    プ回路と上記バイポーラ・トランジスタ・プルダウン回
    路が協働して上記第１の信号レベルと上記第２の信号レ
    ベルの関連する一方に上記出力端子での信号レベルを能
    動的に切り換えられるようになしてあることを含むエミ
    ッタ結合論理回路。
  22. 【請求項２２】 上記帰還制御回路が上記バイポーラ・
    トランジスタ・プルアップ回路の上記コレクタと上記バ
    イポーラ・トランジスタ・プルダウン回路の上記ベース
    の間に接続された直流結合レベルシフト手段を含むこと
    を特徴とする請求項２１に記載のエミッタ結合論理回
    路。
  23. 【請求項２３】 上記バイポーラ・トランジスタ・プル
    アップ回路の飽和を防止するための手段をさらに含むこ
    とを特徴とする請求項２２に記載のエミッタ結合論理回
    路。
  24. 【請求項２４】 上記帰還制御回路が上記エミッタ結合
    論理回路を自己バイアスするための手段を含むことを特
    徴とする請求項２１に記載のエミッタ結合論理回路。
  25. 【請求項２５】 既定高値を有する出力信号を供給する
    ための信号プルアップ回路を含む信号切り換え回路内に
    存在し、既定低値を有する出力信号を供給するための能
    動型信号プルダウン回路であって、上記既定高値信号は
    上記信号プルアップ回路への入力信号における第１の所
    定の遷移に応じて上記信号切り換え回路から出力される
    ようになしてあるものにおいて、 上記能動型信号プルアップ回路への上記入力信号におけ
    る第２の所定の遷移に応じて上記信号切り換え回路の出
    力信号を能動的に引き下げるための信号プルダウントラ
    ンジスタ手段と、 上記信号プルダウン・トランジスタ手段と上記信号プル
    アップ回路を結合し、上記信号プルアップ回路への上記
    入力信号における上記第２の所定の遷移の開始により上
    記プルダウン・トランジスタ手段を起動するための自己
    バイアス帰還制御回路手段を含むことを特徴とする能動
    型信号プルダウン回路。
  26. 【請求項２６】 上記帰還制御手段が直流結合レベルシ
    フト手段を含むことを特徴とする請求項２５に記載の能
    動型信号プルダウン回路。
  27. 【請求項２７】 上記直流結合レベルシフト手段がレベ
    ルシフト・ダイオードよりなることを特徴とする請求項
    ２６に記載の能動型信号プルダウン回路。
  28. 【請求項２８】 上記信号プルダウントランジスタ手段
    がバイポーラ・プルダウン・トランジスタを含むこと
    と、また上記帰還制御手段の上記直流結合ダイオードが
    上記バイポーラ・プルダウン・トランジスタのベースを
    駆動することを特徴とする請求項２７に記載の能動型信
    号プルダウン回路。
  29. 【請求項２９】 上記既定低値信号が上記バイポーラ・
    プルダウン・トランジスタのコレクタで出力されること
    と、上記バイポーラ・プルダウン・トランジスタのエミ
    ッタが電力シンクへ結合されていることを特徴とする請
    求項２８に記載の能動型信号プルダウン回路。
  30. 【請求項３０】 上記信号プルダウン・トランジスタ手
    段はMOSFETプルダウン装置を含むことを特徴とする請求
    項２５に記載の能動型信号プルダウン回路。
JP5061540A 1992-04-27 1993-03-22 論理信号切り換え回路 Pending JPH0629824A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/874,784 US5343092A (en) 1992-04-27 1992-04-27 Self-biased feedback-controlled active pull-down signal switching
US874784 2001-06-05

Publications (1)

Publication Number Publication Date
JPH0629824A true JPH0629824A (ja) 1994-02-04

Family

ID=25364572

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5061540A Pending JPH0629824A (ja) 1992-04-27 1993-03-22 論理信号切り換え回路

Country Status (2)

Country Link
US (1) US5343092A (ja)
JP (1) JPH0629824A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027670A (ja) * 2007-07-12 2014-02-06 Silicon Line Gmbh 少なくとも１個の差動ラインを駆動する回路装置及び方法
US9882551B2 (en) 2015-11-19 2018-01-30 Mitsubishi Electric Corporation Frequency multiplier

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2518525B2 (ja) * 1993-06-28 1996-07-24 日本電気株式会社 無線選択呼出受信機
JP2699823B2 (ja) * 1993-09-24 1998-01-19 日本電気株式会社 半導体集積回路
US6072341A (en) * 1997-05-08 2000-06-06 Sony Corporation Driver circuit with pull down npn transistor and gain reduction
US6084439A (en) * 1997-07-02 2000-07-04 Cypress Semiconductor Corp. Peak detector circuit with extended input voltage range
US6054874A (en) * 1997-07-02 2000-04-25 Cypress Semiconductor Corp. Output driver circuit with switched current source
US7135929B1 (en) * 2003-04-22 2006-11-14 Sequoia Communications Bias voltage circuit with ultra low output impedance
KR101931335B1 (ko) * 2012-03-23 2018-12-20 엘지디스플레이 주식회사 액정표시장치의 레벨 시프터
US9634664B2 (en) * 2013-04-05 2017-04-25 Applied Wireless Identifications Group, Inc. Over-current and/or over-voltage protection circuit
CN106601180B (zh) * 2017-03-01 2019-11-05 京东方科技集团股份有限公司 电压错位电路及其驱动方法、驱动装置和显示设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6177424A (ja) * 1984-09-25 1986-04-21 Fujitsu Ltd Ｅｃｌ回路
JPS6184112A (ja) * 1984-10-02 1986-04-28 Fujitsu Ltd 論理ゲ−ト回路
JPH0332224A (ja) * 1989-06-29 1991-02-12 Mitsubishi Electric Corp 論理出力回路

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4065728A (en) * 1976-12-13 1977-12-27 Bell Telephone Laboratories Crystal oscillator including a pair of push-pull complementary transistor amplifiers
US4531067A (en) * 1983-06-29 1985-07-23 International Business Machines Corporation Push-pull Darlington current sink (PPDCS) logic circuit
US4603268A (en) * 1983-12-14 1986-07-29 National Semiconductor Corporation Totem pole output circuit with reduced current spikes
US4559458A (en) * 1984-04-06 1985-12-17 Advanced Micro Devices, Inc. Temperature tracking and supply voltage independent line driver for ECL circuits
US4661727A (en) * 1984-07-19 1987-04-28 Fairchild Semiconductor Corporation Multiple phase-splitter TTL output circuit with improved drive characteristics
US4687953A (en) * 1986-04-18 1987-08-18 Advanced Micro Devices, Inc. Dynamic ECL line driver circuit
JPS63240128A (ja) * 1987-03-27 1988-10-05 Toshiba Corp 論理回路
JPS63302621A (ja) * 1987-06-02 1988-12-09 Fujitsu Ltd 半導体集積回路
JPH0666681B2 (ja) * 1987-08-05 1994-08-24 株式会社東芝 論理回路
US4988898A (en) * 1989-05-15 1991-01-29 National Semiconductor Corporation High speed ECL/CML to TTL translator circuit
DE68924426T2 (de) * 1989-10-26 1996-05-02 Ibm Selbstreferenzierte Stromschaltungslogik mit Push-Pull-Ausgangspuffer.
US5003199A (en) * 1990-02-26 1991-03-26 International Business Machines Corp. Emitter coupled logic circuit having an active pull-down output stage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6177424A (ja) * 1984-09-25 1986-04-21 Fujitsu Ltd Ｅｃｌ回路
JPS6184112A (ja) * 1984-10-02 1986-04-28 Fujitsu Ltd 論理ゲ−ト回路
JPH0332224A (ja) * 1989-06-29 1991-02-12 Mitsubishi Electric Corp 論理出力回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027670A (ja) * 2007-07-12 2014-02-06 Silicon Line Gmbh 少なくとも１個の差動ラインを駆動する回路装置及び方法
US9882551B2 (en) 2015-11-19 2018-01-30 Mitsubishi Electric Corporation Frequency multiplier

Also Published As

Publication number Publication date
US5343092A (en) 1994-08-30

Similar Documents

Publication Publication Date Title
EP0367612B1 (en) Load controlled ECL transient driver
CA1289630C (en) Method and apparatus for coupling an ecl output signal using a clamped capacitive bootstrap circuit
US4835420A (en) Method and apparatus for signal level conversion with clamped capacitive bootstrap
JP2852959B2 (ja) Ｅｃｌ／ｃｍｌからｔｔｌへの高速変換回路
EP0231667A2 (en) Output buffer circuits
US4687953A (en) Dynamic ECL line driver circuit
US5173624A (en) Level-shifter circuit for high-speed low-power bicmos ecl to cmos input buffers
US5089724A (en) High-speed low-power ECL/NTL circuits with AC-coupled complementary push-pull output stage
JPH0629824A (ja) 論理信号切り換え回路
US5027013A (en) Method and apparatus for coupling an ECL output signal using a clamped capacitive bootstrap circuit
EP0590247A2 (en) BICMOS level converter circuit
US5059827A (en) ECL circuit with low voltage/fast pull-down
US5148059A (en) CMOS and ECL logic circuit requiring no interface circuitry
US5012128A (en) High speed push-pull driver having current mirror pull-down
US5631580A (en) BICMOS ECL-CMOS level converter
US4458162A (en) TTL Logic gate
US5089725A (en) Self-referenced current switch logic circuit with a push-pull output buffer
US6362678B1 (en) Circuit for reducing rise/fall times for high speed transistor logic
US5334886A (en) Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits
US5023478A (en) Complementary emitter follower drivers
US5365124A (en) BiCMOS logic circuit
EP0147635A2 (en) Gate having reduced miller capacitance
JPH04227326A (ja) 高速反転用ヒステリシスｔｔｌバッファ回路
US4672242A (en) Reduced power/temperature controlled TTL tri-state buffer utilizing three phase splitter transistors
JPH0575438A (ja) 相補型エミツタフオロワ