JPH0332224A - 論理出力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、論理出力回路に関し、さらに特定的には、
低消費電力でかつ高速動作が可能な論理出力回路に関す
る。

［従来の技術］ 近年、社会の高度な↑１１ｊ報化の進展に伴って、商速
、高集積かつ低消費電力の半導体県債回路装置がますま
す要求されてきている。

現在では、低コストで高集積か要求されるものについて
は、ＭＯＳ　（Ｍｅ　ｔ　ａ　ｌ　−Ｏｘ　ｉ　ｄ　ｅ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ｌ□ランジスタを用いた
集積口路が主流であるが、特に高速動作が要求される分
野（汎用コンピュータ、高速計算機。

大容量通信機等）については、バイポーラトランジスタ
によるＥＣＬ　（Ｅｍｉｔｔｅｒ　−Ｃｏｕｐｌｅｄ−
Ｌｏｇｉｃ）が主に使われている。ＥＣＬはＭＯＳトラ
ンジスタを用いた集積回路に比べて、無負７−！１時の
遅延時間（ｔ　ｄ　ｉ）が短いだけでなく、配線や駆動
すべき他のゲート等の負荷が増大しても遅延時間の↑曽
加（負Ｇ丁依存性）は小さく、したがって高速動作か可
能である。

ところで、半導体果私回路の製造波山（プロセス技術）
の長足の進歩により微細化が進み、ＥＣＬのｔｄｉは５
０ｐｓ前後にまで高速化がなされている。しかし、負荷
依存性についてはｔｄｉで見られたほどの改善はなされ
ていない。例を卒げると、２μｍデザインルール（最小
２μｍの微細加工か可能の意味）１１．ｌｉ代にはｔｄ
ｉが２５０ｐｓであったのが、現在の０．８μｎｌデザ
・「ンルールを用いると上連の約５０ｐｓに高速化され
ている。

しかし、負荷依存性については、配線長２ｍｍｍｍファ
ンアラ＝３の負荷（標準負荷）をつけたとき、２μｍデ
ザインルールでは１．３０　ｐ　ｓの遅延時間の士曽加
が、０．８μｍデザインルールでは、１］５ｐｓとわず
かに改善されたにすぎない。この結果、標準数何時の全
遅延時間に占める負部Ｉによる遅延時間の増分は、２μ
ｍデザインルール時代の３４％から、０，８μｍデザイ
ンルールの７０％へと１曽加している。さらに、ＥＣＬ
集積集積回路いても、１チツプ上に１〜５万ゲー１−（
１０〜５０ＫＧ）の集積回路が可能になったが、高集積
になるにつれて、ゲートあたりの負荷が重くなる傾向が
ある。したがって、今後ＥＣＬをより高速にするには、
負荷依存性を如何に小さくするかがキーポイントになる
。もっとも、負荷依存性を改善するには、エミッターフ
ォロワ出力の電流を大きくすると良いが、これは消費電
力を増加させることになり、低消費電力化の要求に逆行
することになり、できない。

この問題に鑑み、種々の回路上の改良の提案がなされて
いる。これらの提案は、出力がＬからＨへ変化するとき
の遅延１１寺間（ｔｐＬＨ）と、出力がＨからＬへ変化
するときの遅延時間（ｔｐＨＬ）の差に着目して、エミ
ッターフォロワ出力の電流引抜き能力を上げることで、
負７−１１駆動能力を増している。電流引抜き能力を上
げるのは、出力と反対１位相の信号を、容量結合により
エミッターフォロワの足７シ流鯨トランジスタにフィー
ドフォワードして、実現している。

第２図は、上記の提案の一例として、１９８９年にニュ
ーヨークにて開催されたｌ５ＳＣＣにてＩＢＭ社より発
表された回路を示したものである。

図において、この論理回路は、いわゆる差動地線回路に
よって構成されたスイッチング部と、エミッタフォロワ
回路を含む出力部とを備えている。

スイッチング部は、批抗２，３と、バイポーラＮＰｌ’
トランジスタ４，５と、定電流鯨６とによって構成され
ている。抵抗２および３は、それぞれの一端が共通接続
されて第１の電源Ｖｃｃ（たとえばＯｖ）に接続されて
いる。抵抗２および３の他端は、それぞれ、１ヘランジ
スタ４および５のコレクタに接続されている。トランジ
スタ４のベースには、入力論理信号ＩＮが与えられる。

トランジスタ５のベースには、乱準電圧ＶＢＢが与えら
れる。トランジスタ４および５の各エミッタは共通接続
されている。この共通接続されたエミッタと第２の電源
ＶＥＥ（たとえば、−４，５Ｖ）との間に走電流ｗ、６
が分団されている。

一方、論理出力部は、バイポーラＮＰＮ　トランジスタ
８，９と、抵抗１０．２３と、ダイオード２０．２１と
、容量２２．２４とによって構成されている。トランジ
スタ８は、そのコレクタが第１の電源Ｖｃｃに接続され
、そのベースが上記スイッチング部におけるトランジス
タ４のコレクタに接続され、そのエミッタがトランジス
タ９のコレクタおよび出力端子ＯＵＴに接続されている
。

トランジスタ９は、そのベースが容量２２を介して上記
スイッチング部におけるトランジスタ５のコレクタに接
続され、そのエミッタが抵抗１０を介して地２の電源Ｖ
ＥＥに接続されるとともに、容量２４を介して第２のｔ
ＬＫ源ＶＥＥに接続されている。ダイオード２０．２１
および抵抗２３は、第１の電源Ｖｃｃと第２の電源ＶＥ
Ｅ　との間に直列に接続されて分団され、トランジスタ
９のためのバイアス供給回路を形成している。すなわち
、ダイオード２０はそのアノードが第１の車々λＶｃＣ
に接続され、そのカソードがダイオード２］−のアノー
ドに接続されている。ダイオード２１のカソードは抵抗
２３の一端に接続されている。ここで、ダイオード２１
のカソードと抵払２３の一端との接続点は、トランジス
タ９のベースに接続されている。抵抗２３の他端は第２
の電源ＶＥＥに接続されている。なお、ｌ−ランジスタ
８はエミッタフォロワトランジスタとして機能し、トラ
ンジスタ９は定電流源トランジスタとして機能する。

次に、第２図に示す従来回路の動作を説明する。

まず、スイッチング部における動作を説明する。

トランジスタ４のベースに与えられる入力論理信号ＩＮ
が、トランジスタ５のベースに与えられる基準電圧ＶＢ
Ｂよりも大きい場合は、トランジスタ４がオンし、昂１
の電源Ｖ。Ｃ−抵抗２−トランジスタ４→定電流源６→
第２の電源ＶＥＥの経路で電流が流れる。そのため、批
抗２において？ヒ圧降ドが坐じ、トランジスタ４のコレ
クタ出力は論理レベルＬ（以ド、単にＬと称す）になる
。

方、トランジスタ５は、このときオフしているので、そ
のコレクタ出力は論理レベルＨ（以下、ｌｉにＨと称す
）となる。これに対し、人力論即偵号ＩＮが基準電圧Ｖ
Ｂｌｌｌよりも小さい場合は、ｉ・ランジスタラがオン
し、第１の電源Ｖｃｃ→ｃｃ→抵抗３−トトランジスタ
５流源６−虹２の電ｆｌｔＸ　Ｖ　ＥＥの経路て電流か
流れる。その結果、抵抗３において電圧降下が生じ、ト
ランジスタ５のコレクタ出力はＬになる。一方、トラン
ジスタ４はこのときオフしているので、そのコレクタ出
力はＨになる。

次に、論理出力部の動作を以下に説明する。

まず、人力論理信号ＩＮが変化しないときには、ダイオ
ード２０．２１と、抵抗２３とからなるバイアス供給回
路から、トランジスタ９のベースに基準電圧がうえられ
る。この基準電圧に応じて、トランジスタ９と１氏抗１
０とからなる定直流回路に一定電流が流れ、トランジス
タ４のコレクタ電位がトランジスタ８のエミッタにＶａ
Ｅ　（ｌ・ランジスタ８におけるベース−エミッタ間７
目圧）だけレベルシフトされて出力される。

次に、人力論理信号ＩＮかＨからＬに変化するときには
、論理出力部の出力かＬからＨに変化するか、このとき
、トランジスタ９のベースに、ｌ−ランジスタラのコレ
クタ出力が容量２２を介して与えられる。その結果、ト
ランジスタ９のベースはＬ側に変化するので、トランジ
スタ９と抵抗１０とからなる定電流源回路の電流は減少
する。したがって、出力端子ＯＵＴにつながっている負
Ａ容量（図示せず）の充電が高速に行なわれ、ｔｐＬＨ
が短くなる。

上記とは逆に、入力論理信号ＩＮがＬからＨに変化する
ときには、論理出力部の出力はＨからＬに変化する。こ
のとき、トランジスタ５のコレクタ出力が容量２２を介
してトランジスタ９のベースに与えられるため、定電流
源回路の電流は増加し、その結果負荷容量の放電が高速
に行なわれ、ｔ　ｐＨＬが短くなる。

なお、容ｆｆ１２４は、出力が変化する際に、抵抗１０
のバイパスコンデンサとして働き、ＡＣイ１ンピーダン
スを下げる働ぎをする。

以上述べたように、出力と反対位相の信号を、容量結合
によりエミッターフォロワの定電流源トランジスタにフ
ィードフォワードすることにより、エミッターフォロワ
の充放電能力を増加させている。特に、これらの回路を
用いると、ｔｐＨＬの短縮化の効果が大きい。これは、
もともとエミッターフォロワ出力は充電能力か高いので
、出力がＬからＨに変化するときの負ｄ：Ｉ容量の充電
は高速に行なえ、ｔｐＬＨは短くてきる。しかし、出力
０ がＨからＬに変化するときは負荷容量をエミッタフォロ
ワの定電流源の電流でしかｈ父型できないので、ｔｐＨ
ＬはｔｐＬＨに比べて長くなる。したがって、上記の回
路＋＋Ｓ’＋威では、ｔ　ｐＨＬの短縮化の効果が大き
い。また、エミッターフォロワ電流を大きくとらなくて
も、ｔｐＨＬの短縮化ができるので、エミッターフォロ
ワ電流を絞ることも可能であり、集積回路の低消費電力
化が可能である。

［発明が解決しようとする３、題］ 従来の論理回路は以上のように構成されているが、次に
述べる問題点があった。

すなわち、スイッチング部の出力を定電流源トランジス
タ９に容量総合によりフィードフォワドするため、トラ
ンジスタ９の制御信号の時定数（トランジスタ９の動作
時間に対応する）がフィードフォワード客足とバイアス
供給回路における素子の定数とで訣まる。そのため、県
債回路内で上゛記論Ｊ’＋！　ｌｌ「ｌ路を用いるには
、Ｉｌ　＋１：７の種類により、種々の１１ｊ定数のも
のを用意しなければならない。

］］ 特に、ケートアレイ等のセミカスタムＬＳＩに適用する
場合には、たくさんの時定数のものを用意し、ＣＡＤ（
Ｃｏｍｐｕｔｅｒ　　ａｉｄｅｄ　　ｄｉ　ｓ　ｉ　ｇ
ｎ）π５で自動切換えするなどの処理が必要になり、設
計作業が非′２：（に煩雑である。しかも、多くの種類
の時定数を揃えたとしても、偶々のゲートにつき最適の
時定数を遭択するのは不可能である。また、一般に、容
量はゲート内に大きな面積を要し、集結度の悪化を拓く
ことになる。

この発明は、上記のような問題点を解消するためになさ
れたもので、多くの種類の時定数を揃えたり、ＣＡＤ等
で自動切換えするなどの処理をする必要をなくし、さら
に、集積度の悪化を防くことを目的とする。

［課題を解決するための手段］ この発明に係る論理出力回路は、入力論理信号をベース
に受けそのエミッタから出力論理信号を導出するエミッ
タフォロワトランジスタと、エミツタフオロワトランジ
スタのコレクタと第１の電源との間に介挿され、エミッ
タフォロワトランジスタ スタのコレクタ電流を検知するためのコレクタ電流検知
手段と、エミッタフォロワトランジスタのエミッタと第
２の電源との間に介挿され少なくとも定電流調整用のト
ランジスタを含む定電流源と、コレクタ電流検知手段の
検知結果に応じた制御信号を、定電流調整用のトランジ
スタのベースに印加するための制御信号印加手段とを備
えている。

この発明に係る他の論理出力回路は、人力信号をベース
に受けるソースフォロワトランジスタと、ソースフォロ
ワトランジスタのソースにアノードが接続されそのカソ
ードから出力論理信号を導出するレベルシフトダイオー
ドと、ソースフォロワトランジスタのドレインと第１の
電源との間に分捕されソースフォロワトランジスタのド
レイン電流を検知するためのドレイン電流検知手段と、
レベルシフトダイオードのカソードと第２の電源との間
に介挿され少なくとも定電流調整用のトランジスタを含
む定電流源と、ドレイン電流検知手段の検知結果に応じ
た制御信号を定電流調整用のトランジスタのゲートに印
加するための制御信号印３ 拍手・段とを備えている。

［作用］ この発明においては、エミッタフォロワトランジスタの
コレクタ電流またはソースフォロワトランジスタのドレ
イン電流を検知し、当該電流の変化に応じて定電流調整
用のトランジスタのベース電圧を制御することにより、
負荷の充放電状態に応じてエミッタフォロワまたはソー
スフォロワの動作を自動的に制御するようにしている。

［実胞例コ 第１図は、この発明の一実施例を示す回路図である。図
において、スイッチング部については、抵抗２および３
の共通接続された一端と第１の電源Ｖｃｃとの間に抵抗
１が追加されている。この抵抗１は、トランジスタ５の
ベース、に与えられる基準電圧ＶＢＢを一足にしたまま
論理振輻を小さくして高速動作を行なわせるために設け
られている。したがって、このような利点を望まないな
らば、第２図に示す従来回路と同様に、抵抗１は削除さ
れてもよい。当該スイッチング部におけるそ４ の他の構成は、第２図に示す従来回路と同様である。

一力、論ＰＩ！　１ｔ−１力部は、第２図に示す従来Ｆ
ｉｌ路と同様に、トランジスタ８，９および抵抗１０を
含む。さらに、この第１図における論理出力部は、第２
図に示すダイオード２０および２１、容量２２および２
４．抵抗２３に代えて、抵抗７，１２１３およびダイオ
ード１１が設けられている。抵抗７は、トランジスタ８
のコレクタと第１の電源Ｖｃｃとの間に接続されている
。ダイオード１は、そのアノードがトランジスタ８のコ
レクタに接続され、そのカソードが抵抗１２の一端に接
続されている。抵抗１２の他端は、抵抗１３の一端およ
びトランジスタ９のベースに接続されている。

抵抗１３の他端は、抵抗１０の他端とともに、第３の電
源Ｖ丁□　（たとえば、−３，５Ｖ）に接続されている
。なお、抵抗７は、エミッタフォロワトランジスタ８の
コレクタ電流を検出するためのものである。また、ダイ
オード１１．抵抗１２および１３は、抵抗７によって検
出されたコレクタ５ 電流に応じた制御信号をトランジスタ９のベースに印加
するための制御信号印加手段を形成している。

次に、第１図に示ず実施例の動作を説明する。

スイッチング部の動作は、第２図に示す従来回路と同様
であるので、その説明は省略する。

次に、論理出力部の動作を以下に説明する。

まず、人力論理信号１Ｎが変化しないときには、抵抗７
．ダイオード］１．抵抗１２および抵抗１３からなるバ
イアス供給＋ｉ：ｉｌ路から、ｌ・ランジスタワのベー
スに基準電圧が与えられる。この基準電圧に応じて、ト
ランジスタ９と抵抗］０とからなる定電流源回路に一定
電流が流れ、トランジスタ４のコレクタの電位が、トラ
ンジスタ８のエミッタにＶＢＥたけレベルシフトされて
出力される。

次に、入力論理信号ＩＮかＨからＬに変化するときには
、論理出力部の出力がＬからＨに変化するが、このとき
、出力端子ＯＵＴにつながる負ｄ：ｉ容量（図示せず）
を充電するために、トランジスタ８には、出力がＨで変
化しないとき（Ｈ定幇状６ 態）と比べてたくさんの電流が流れる。したがって、抵
抗７による電江將下が大きくなり、トランジスタ９のベ
ースにはＨ定常状態より低い電圧が印加され、エミッタ
フォロワ電流が減少する。この結果、出力端子ＯＵＴに
つながっている負荷容量の充電か高速に行なわれ、ｔｐ
ＬＨが短くなる。

上記とは逆に、入力論理信号がＬからＨに変化するとき
には、論理出力部の出力がＨからＬに変化するが、この
ときは、出力端子ＯＵＴにつながる負荷容量を放電する
ために、トランジスタ８には、出力がＬで変化しないと
き（Ｌ定′２；Ｓ状態）と比べて少ない電流が流れる。

したがって、抵抗７による電圧降下が小さくなり、トラ
ンジスタ９のベースにはＬ定常状態より高い電圧が印加
され、エミッタフォロワ電流が増加する。この結果、出
力端子ＯＵＴにつながっている負荷容量の放電が高速に
行なわれ、ｔｐＨＬが短くなる。

以上述べたように、第１−の実施例では、出力論理信号
と反対位相の信号を、エミッタフォロワトランジスタ８
のコレクタと電源Ｖｃｃとの間に７ 接続された抵抗７から検出し、この検出された信号に応
じてエミッタフォロワトランジスタ８の定電流源回路に
流れる電流量を制御することにより、エミッタフォロワ
の充放電能力を増加させている。

特に、ここで次の点か重要である。出力論理信号と反対
位相の信号を、エミッタフォロワトランジスタ８のコレ
クタと７１ｉ　ｉｒχＶｃｃとの間に接続された抵抗７
から検出することにより、出力論理信号が変化し続ける
間は、定電流源回路を制御する７５号が発生し続けると
いう点である。こうすることにより、負荷の充放電状態
により、エミッタフォロワの動作を目動的に制御するこ
とかでき、従来例で問題となった、負荷の状態によりＩ
ｌ、＋７定数を選択しなければならないという困難を克
服できる。

特に、この点はゲートアレイ等のセミカスタムＬＳＩに
おいて大きな利点となる。

さらに、フィードフォワードのために容量を用いないの
で、容量を作り込む際に同和である面枯の増大を避ける
ことかできる。

第３図は、この発明の他の実施例を示す回路図８ であり、ＧａＡｓＭＥＳＦＥＴを用いた実施例を示して
いる。図において、この第３図の実施例か第１図の実施
例と異なる点は、スイッチング部におけるバイポーラト
ランジスタ４および５に代えてＧａＡｓＭＥＳＦＥＴ３
］および３２を設けた点と、論理出力部におけるバイポ
ーラトランジスタ８および９に代えてＧ　ａ　Ａ　ｓ　
Ｍ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔ　３３および３５を設けた点と
、トランジスタ３３のソスにアノードが接続され出力端
子ＯＵＴおよびトランジスタ３５のドレインにカソード
が接続されたレベルシフトダイオ−１’　３４を新たに
設けた点である。なお、トランジスタ３２のゲートには
入力論理ｆ５号ＩＮの反転信号ＩＮが与えられる。

また、トランジスタ３３は、ソースフォロワトランジス
タとして機能する。

知３図の実施例でも、珀１図の実施例と同様、出力論理
信号と反対位相の信号を、ソースフォロワトランジスタ
３３のドレインと電源ＶＤＤ（たとえば、ＯＶ）との間
に接続された抵抗７から検出し、その検出結果に応じて
ソースフォロワトラ９ ンジスタ３３の定電流源回路に流れる電流量を制御する
ことにより、ソースフォロワの充放電能力を増加させて
いる。また、ここでも、出力論理信号が変化し続ける間
は、定電流源回路を制御する信号が発生し続け、負荷の
充放電状悪により、ソスフォロワの動作を自動的に制御
することかできる。

第４図は、ＧａＡｓＭＥＳＦＥＴを用いたこの発明の他
の実施例を示す回路図−Ｃある。なお、この第４図は、
スイッチング部を省略しており、論理出力部の構成のみ
を示している。図において、この第４図の実施例では、
第３図の実地例における抵抗７および１３か、それぞれ
、デプレッション型のＧａＡｓＭＥＳＦＥＴ４１および
４４に置き換えられている。デプレッション型トランジ
スタ４］は、そのドレインが昂１のＩ′べ？ｒ）５ｉＶ
ｏｏに接続されている。また、デプレッション型トラン
ジスタ４１のソースおよびゲートは共通接続され、トラ
ンジスタ３３のソースに接続されている。また、デプレ
ッション型トランジスタ４４は、その０ ドレインかトランジスタ３５のゲートに接続され、その
ゲートおよびソースが第３の電源ＶＴＴに接続されてい
る。また、第４図の実施例では、第３図の実施例におけ
る抵抗］２に代えてダイオード４３か設けられている。

このダイオード４３は、そのカソードかダイオード１１
のカソードに接続され、そのアノード・かトランジスタ
３５のゲートおよびデプレッション型トランジスタ４４
のドイレンに接続されている。さらに、昂４図の実地例
では、第３図の実施例における抵抗１０か省略されてい
る。その他の構成は、第３図に示す実施例と同様である
。したかって、トランジスタ３３のゲートには、スイッ
チング部の出力、すなわちトランジスタ３１のコレクタ
出力か与えられる。

第４図の実施例においても、その動作は第３図の実施例
と同様であり、同様の利点が得られる。

さらに、第４図の実施例では、抵抗７および１３をデプ
レッション型トランジスタ４１および４４に換えたため
、抵抗素子を用いるより小さくレイアウトすることがで
き、集積度か増す利点がある。

２］ 第５−は、第１図に示す実施例を複数組組合わせて、ワ
イヤードオア論理を構成した実施例を示す回路図である
。図において、この実施例では、同様の構成のスイッチ
ング部か２組設けられる。

一方の組のスイッチング部は、抵抗１〜３．トランジス
タ４および５．定電流源６によって１１１１成され、他
方の組のスイッチング部は、抵抗１′〜３トランジスタ
４′および５′、定電流源６′によって構成されている
。−力、論理出力部にわいては、上記２川のスイッチン
グ部に対応して、２個のエミッタフォロワトランジスタ
８および８′が設けられる。これら２個のエミッタフォ
ロワトランジスタ８および８′のベースには、それぞれ
、一方のスイッチング部のトランジスタ４のコレクタ出
力および他方のスイッチング部のトランジスタ４′のコ
レクタ出力が与えられる。また、トランジスタ８および
８′のコレクタは具通接続され、抵抗７の一端およびダ
イオード１１のアノードに接続される。また、トランジ
スタ８および８′のエミッタは共通接続され、ｌ−ラン
ジスタ９２ のコレクタおよび出力端子ＯＵＴに接続される。

論理出力部におけるその他の構成は、第１図に示す実施
例と同様である。

第５図の実施例は、以上のように構成されているので、
上記２組のスイッチング部の出力の論ｆ！ｖ和か、エミ
ッタフォロワの出力に現われる。このように構成するこ
とで、論理回路の追加なしで２つの入力論理信号の論理
和か得られ、集積度の向上、ないしは、泪費電力の低減
を図ることかでき、有用である。

なお、第５図の実施例では、２つの論理回路の論理和に
ついて、示したが、一般的に複数個の論理回路の論理和
について適用できる。さらに、第５図では、バイポーラ
トランジスタで論理回路を構成する場合について述べた
が、第３図の実施例と同様、シリコンあるいは化合物半
導体等の桐材にかかわらず、電光効果型のトランジスタ
でも適用が可能であり、上記と同様の利点を得ることが
できる。参、吟のために、第３図に示す実施例を複数組
組合わせてワイヤードオア論理適用したこの発３ 明のさらに他の実施例を第６図に示しておく。なお、こ
の第６図における実り恒例の動作は、第５図の実施例と
同様である。

また、以上説明した実施例では、スイッチング部におい
て反転された入力論理信号を論理出力部にうえるように
しているが、スイッチング部における非反転側の出力、
すなわち、トランジスタ５゜５′のコレクタ出力、また
はトランジスタ３２゜３２′のドレイン出力を論理出力
部にりえるようにしてもよい。この場合、スイッチング
部は、インバータとして機能せず、単に人力論理信号の
レベルシフト器として機能する。

［発明の効果］ 以上のように、この発明によれば、負荷の充数組状態に
より、エミッタフォロワまたはソースフォロワの動作を
自動的に制御することができ、負荷の状態により時定数
を選択するという煩雑さから解放され、最適の負荷駆動
能力が得られる。さらに、大きな面債を要する容量を使
わないので、高集積化が可能である。

４

【図面の簡単な説明】

第１図は、この発明の一実施例の構成を示す回路図であ
る。 第２図は、従来の論理回路の構成を示す回路図である。 第３図は、この発明の他の実施例の構成を示す回路図で
ある。 第４図は、この発明のさらに他の実施例の構成を示す回
路図であり、論理出力部のみを示している。 第５園は、第１図に示す論理回路を複数組組合わせてワ
イヤードオア論理を構成したこの発明のさらに他の実施
例を示す回路図である。 第６図は、第３図に示す論理回路を複数組組合わせてワ
イヤードオア論理を構成したこの発明のさらに他の実施
例を示す回路図である。 図において、１〜３，７，１０，１２．１３は抵抗、４
．　５．８．　９はバイポーラトランジスタ、３１．３
２，３３．３５はＧａＡｓＭＥＳＦＥＴ。 ６は定電流源、１１．３４はダイオード、ＯＵＴ５ は出力端子を示す。 ６

Claims (2)

【特許請求の範囲】
1. （１）入力論理信号をベースに受け、そのエミッタから
   出力論理信号を導出するエミッタフォロワトランジスタ
   と、 前記エミッタフォロワトランジスタのコレクタと第１の
   電源との間に介挿され、当該エミッタフォロワトランジ
   スタのコレクタ電流を検知するためのコレクタ電流検知
   手段と、 前記エミッタフォロワトランジスタのエミッタと第２の
   電源との間に介挿され、少なくとも定電流調整用のトラ
   ンジスタを含む定電流源と、前記コレクタ電流検知手段
   の検知結果に応じた制御信号を、前記定電流調整用のト
   ランジスタのベースに印加するための制御信号印加手段
   とを備える、論理出力回路。
2. （２）入力信号をベースに受けるソースフォロワトラン
   ジスタと、 前記ソースフォロワトランジスタのソースにアノードが
   接続され、そのカソードから出力論理信号を導出するレ
   ベルシフトダイオードと、 前記ソースフォロワトランジスタのドレインと第１の電
   源との間に介挿され、当該ソースフォロワトランジスタ
   のドレイン電流を検知するためのドレイン電流検知手段
   と、 前記レベルシフトダイオードのカソードと第２の電源と
   の間に介挿され、少なくとも定電流調整用のトランジス
   タを含む定電流源と、 前記ドレイン電流検知手段の検知結果に応じた制御信号
   を、前記定電流調整用のトランジスタのゲートに印加す
   るための制御信号印加手段とを備える、論理出力回路。