JPH01238218A - バイポーラトランジスタと電界効果トランジスタとを有する半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に係り、特に高速かつ低消
費電力なシステムに好適なバイポーラトランジスタと電
界効果トランジスタとを有する半導体集積回路装置に関
する。

〔従来の技術〕

バイポーラトランジスタとＭＯＳトランジスタを同一半
導体基板上に形成し、かつこれらのトランジスタを回路
内で複合する事によって、バイポーラとＭＯＳの特長を
合わせ持つ高性能ＶＬＳＩを実現する事ができる。この
複合技術はＢ　ｉ　−ＣＭＯ３（Ｂｉｐｏｌａｒ　−Ｃ
ＭＯ５）技術と呼ばれ、メモリおよびゲートアレイ等の
ＶＬＳＩに応用されている。これらのＶＬＳＩを実現す
る回路の代表的な一例を第３図に示す。第３図はＢ１−
ＣＭＯＳインバータ回路の一例であり１図の様に出力部
はバイポーラトランジスタ１２０，１２１のトーテムポ
ールで構成され、また入力部はＭＯＳトランジスタで構
成され出力部のバイポーラトランジスタを入力部のＭＯ
Ｓトランジスタが駆動する構成となっているにの回路の
特長は、入力部がＭＯＳトランジスタで構成されている
ので、入力インピーダンスが非常に高い事、またＭＯＳ
トランジスタによって出力部のバイポーラトランジスタ
の相補動作するので直流電流が流れず消費電力が非常に
小さい事、出力部がバイポーラトランジスタで構成され
ているので負荷駆動力が高い事などがある。従って、Ｂ
ｉ−ＣＭＯ８回路は高速性と低消費電力性をあわせ持つ
ＶＬＳＩに適した回路構成となっている。

この回路例の場合、出力部をよく知られているＴ　Ｔ　
Ｌ　（Ｔｒａｎｓｉｓｔｏｒ　−Ｔｒａｎｓｉｓｔｏｒ
　Ｌｏｇｉｃ）でも用いられているトーテムポール接続
であり、また入力部はＣＭ　ＯＳ　（Ｃｏｍｐｌｅｍｅ
ｎｔａｒｙ　Ｍ　ＯＳ　）構成となっていることなどか
らもわかる様に、電源電圧はＴＴＬやＣＭＯ８と同様に
５Ｖである。もちろん第３図の一例にとどまらず、現在
応用製品化されているメモリやゲートアレイ等のＢｉ−
ＣＭＯ３ＶＬＳＩは電源電圧５Ｖのもとで動作する。

これらのＢｉ−ＣＭＯ８技術に関する文献は数多くある
が、例えば特開昭５９−１１０３４号公報、特開昭５９
−１７６６２４号公報、特開昭６０−２７２２７号公報
、ｒｏ、５　ＭＩＣＲＯＮ　ＢＩＣＭＯ３ＴＥＣＨＮＯ
ＬＯＧＹＪ　（１９８７ＩＥＤＭ。

ｐｐ８３８〜８４０）に記載されている。

バイポーラとＣＭＯ８を組合せて、高速化と低消費電力
化を図った他の回路として第６３図、第６４図に示すよ
うな回路が知られている（特開昭６１−８４１１２号公
報）。それぞれインバータ回路である。基本的動作を説
明する。同一部品は同一符号を付けている。入力３０８
がＩＩ　ＯＩＩレベルの時、ＰＭＯＳトランジスタ　（
ＰＭＯ３）３００がオンし、ＮＰＮトランジスタ（以下
、ＮＰＮと略記する）３０３にベース電流が供給される
。そこでＮＰＮ３０３がオンする。又、ＮＭＯＳトラン
ジスタ（ＮＨＯ２）３０１がオフし、ＮＰＮ３０４への
ベース電流は供給されず、ＮＰＮ３０４はオフする。し
たがって、出力３０９は１１１”レベルになる。一方、
入力３０８が１１１”レベルになると、ＰＭＯ３３００
はオフになり、ＮＰＮ３０３へのベース電流は供給され
ずに、ＮＰＮ３０３はオフになる。又、ＮＭＯ５３０１
がオンになり、出力レベル（この時は′１”）がゲート
に入力されている８ＭＯ３３０２が未だオン状態である
ので、ＮＰＮ３０４にベース電流が供給され、　ＮＰＮ
３０４はオンになる。したがって、出力３０９か“０″
レベルになる。出力３０９が“０”レベルになると、８
ＭＯ３３０２がオフとなるので、ＮＰＮ３０４へのベー
ス電流が遮断され、低消費電力特性をねらうことができ
る。しかし、第６３図の回路は、出力３０９が立下る時
、即ち、入力３０８が立上り、ＮＰＮ３０３がオフにな
る時に、ＮＰＮ３０３のベース電位を引き下げる素子が
ない。このため、ＮＰＮ３０３が速やかにオフにならず
に、ＮＰＮ３０３と３０４のオン状態のタイミングが生
じ、Ｖｃｃ電源１８０からＧＮＤ電源１８１へ貫通電流
が流れ、低消費電力化と、高速化の妨げとなっていた。

この点を改良したのが第６４図である。

ＮＭＯＳ３０５を設けることによって、入力３０８が立
上る時に、オン状態になるＮＭＯＳ３０５を介して、Ｎ
ＰＮ３０３のベース電流を急速へ下げて、ＮＰＮ３０３
を急速にオフするようにしている。ＮＰＮ３０４のベー
スとエミッタ間に挿入されているインピーダンス素子Ｚ
３ｏ６や抵抗３０７は、　ＮＰＮ３０４がオフする時に
。

ベース電流をＧＮＤ電位に落とすものである。

〔発明が解決しようとする課題〕

従来のＢ１−ＣＭＯＳシステム・回路技術の改良すべき
点は二点あり、−魚目は電源電圧５Ｖにおける回路特性
（消費電力）と耐圧に関するものであり、もう−点は回
路構成に関するものである。

以下、これら二つの技術的課題について説明する。

従来は、第３図に示すＢｉ−ＣＭＯ３回路を電源電圧５
Ｖのもとで使用してきた。しかしながら、微細化技術の
進歩にともない次の問題が生じてきた。すなわち第−点
は消費電力の問題であり、第二点は素子の耐圧の問題で
ある。微細化が進むと当然１チツプ上に形成するトラン
ジスタの数は増加する。１回路当りの消費電力が一定と
すると、集積度に比例して消費電力が増加していく。例
えば、現在、集積度が２万ゲート／チツプでありそのチ
ップ当りの消費電力が５Ｗであったとすると、微細化が
進み集積度が４万ゲート／チツプとなれば、チップ当り
の消費電力はＩＯＷとなる。この様な単純計算でも明ら
かな様に、１回路当りの消費電力が一定の場合には、微
細化にともなう集積度の増加に比例して、チップ当りの
消費電力が増大していく。消費電力が大きくなると、チ
ップ内の温度が上昇し、トランジスタの特性や信頼性が
劣化するので、これを冷却する必要が生じてくる。

数ワット以下の場合には空冷用のファンが必要となり、
またそれ以上の消費電力となれば、水冷の設備が必要と
なる。これらチップ冷却に必要な設備は、最終的には、
高コスト化、製品の大型化となって表われ、ＶＬＳ　Ｉ
技術がめざす、製品の低コスト化、小型化といった方向
に逆行する結果となる。微細化が進み、集積度が高くな
るにつれ、この消費電力の増加の問題が表面化しつつあ
る。

そこで、Ｂｉ−Ｃ，ＭＯ３回路の低消費電力化が必要と
なってきている。一方、微細化にともなうもう一つの課
題は、素子の耐圧の問題である。現在の微細化は電源電
圧一定のもとで行なわれるので、素子にかかる電界強度
は増加する一方であり、それにともなう素子特性の劣化
あるいは絶縁破壊が問題となってきている。これら微細
化にともなう消費電力と耐圧の問題を解決するＢ１−Ｃ
ＭＯＳシステムの実現が、本発明の第一の目的である。

第二魚目の課題は回路構成に関するものである。

第３図に示す従来型の回路では、高速スイッチング特性
をそこなわず回路定数の最適化によって低消費電力化す
る事は困難である事を以下説明する。

まず第３図、第４図によって簡単に回路動作をおう事に
ある。第３図の入力１６２に第４図に示す入力電圧１６
２が印加したとすると、最初入力１６２がＨｉ　ｇ　ｈ
の時、ＰＭＯ３１００はオフしており、８ＭＯ３１１０
，１１５はオン、８ＭＯ３１１４はオフしている。

ここで入力がＨｉ　ｇｈからＬｏｗに変化するとＰＭＯ
３１００がオンしＮＭＯＳ１１５がオフするのでＰＭＯ
５１００からバイポーラ１２０にベース電流が供給され
１．２０がオンする。一方、ＮＭＯＳＩＩＯはオフする
のでバイポーラ１２１はオフしており、したがって出力
１６５は）ｌｉｇｈとなる。この時、８ＭＯ３１１４は
オンとなり、バイポーラ１２１のベース・エミッタを短
絡し、１２１を確実すこオフする。次に入力がＬｏｗか
らＨｉｇｈに変化するとＰＭＯ３１００がオフし、ＮＭ
ＯＳ１１５がオンしてバイポーラ１２０のべ一入電位を
下げるので、バイポーラ１２０はオフする。一方、ＮＭ
ＯＳｌｌＯがオンし、バイポーラ１２１にベース電流を
供給するので１２１はオンとなり、出力１６５はＬｏｗ
となる。この時ＮＭＯ５１１４はオンからオフへと変化
する。ＮＭＯＳＩＩＯがオンとなったすぐにはＮＭＯ５
１１４もオンとなっているが、ＮＭＯ５１１４のオン抵
抗は１１０のオン抵抗に比較して大きく設計するので、
　ＮＭＯ５ＩＩＯからの電流はＮＭＯ５１１４ばかりで
なくバイポーラ１２１のベースにも供給され、１２１は
オンする。この回路はバイポーラ１２０と１２１が相補
動作をするので低消費電力型の回路ではあるが、１２０
と１２１がスイッチングする過渡状態において、電源１
６０から接地１６１に向けて貫通電流が流れるので消費
電力が増大する。そこで消費電力を低減するためには、
バイポーラ１２０と１２１のスイッチングを高速に行な
い貫通電流を最小にする必要がある。

例えば入力１６２がＬｏｗからＨｉ　ｇ　ｈに変化する
とき、バイポーラ１２０はオンからオフへと切り変わる
。この動作を高速化する為には、ＮＭＯＳ１１５のチャ
ネル幅Ｗを大きくとり、ＮＭＯＳのオン抵抗を小さくす
る事によって、バイポーラ１２０のベース電位を高速に
下げる必要がある。

一方、入力がＨｉ　ｇ　ｈからＬｏｗに変化するとき、
この回路が高速に動作する為には、１２０を高速にオン
するためにＰＭＯ３１００からバイポーラ１２０に高速
にベース電流を供給する必要がある。その為には、ＰＭ
Ｏ５１００からの電流がＮＭＯ５１１５へ漏れず、全く
１２ｏのベースへと供給される必要がある。

ところが、入力１６２がＨｉｇｈからＬｏｗへと変化す
る過渡状態においては、ＰＭＯ５１００とＮＭＯ５１１
５が同時にオンする状態があるので、ＰＭＯ３１００の
電流の一部はＮＭＯ５１１５へと漏れてしまう。そこで
、この電流の漏れを小さくする為に、ＮＭＯＳ１１５の
オン抵抗を大きくする、すなわちＮＭＯＳ１１５のチャ
ネル幅Ｗを小さく設計する必要がある。この様に、第３
図に示す従来回路は、低消費電力化の為にはＮＭＯ５１
＋、５のチャネル幅を大きく設計しバイポーラ１２０を
高速にオフして貫通電流を小さくする必要がある一方、
高速化の為にはベースの漏れ電流を小さくする為ＮＭＯ
５１１５のチャネル幅を小さく設計する必要がある。す
なわち低消９４力化と高速化を同時に実現しようとする
と矛盾が生じる。この限界を克服し、回路の低消費電力
化と高速化を同時に実現する回路構成とする事が発明の
第二の目的である。

発明の第一で実現する低消費電力型Ｂｉ　−ＣＭＯＳシ
ステムにおいては、回路の貫通電流による消費電力のオ
ーバーヘッドは無視できない。したがって、発明の第一
で実現する低消費電力Ｂ１−ＣＭＯＳシステムに用いる
Ｂ　ｉ　−ＣＭＯＳ回路は第２の発明回路が適している
。

上記従来技術は、ＮＰＮバイポーラトランジスタ３０４
を駆動するＮＭＯＳトランジスタ（ＮＭＯＳ）３０１と
３０２の接続関係については、特に配慮されておらず以
下の問題があった。第６５図と第６６図を用いて説明す
る。第６５図に示すように、ＮＭＯＳ３０１と３０２の
接続点ＡにはＮＭＯＳのドレインあるいはソースの接合
容量３１０がある。又。

ＮＰＮ３０４のベース回りには、ベース容量やＮＭＯＳ
３０２の接合容量等の寄生容量３１１がある。第１０３
図は、動作タイミングとＮＭＯＳ３０１と３０２のオン
、オフ状態を示す。■からＶまで５つの領域に分けられ
る。領域■は、入力３０８が“０”レベルで、出力３０
９が″１′″レベルに整定している状態である。この時
、ＮＭＯＳ３０１はオフ、ＮＭＯＳ３０２はオンである
ので、Ａ点の電位、ＮＰＮ３０４のベース電位共にＧＮ
Ｄ電位である。領域■は、入力３０８が立上り、出力３
０９が立下りを始めようとする状態である。この時、Ｎ
ＭＯＳ３０１．３０２はオンとなり、Ａ点の電位はＮＭ
ＯＳ３０１と３０２のオン抵抗等で決まる時定数で上昇
する。又、ＮＰＮ３０４のベース電位が上昇し、ＮＰＮ
３０４がオンとなる。領域■は、入力３０８が１１１　
ＩＩレベルで、出力３０９が“０”レベルになっている
状態である。この時、ＮＭＯＳ３０１はオンで、ＮＭＯ
Ｓ３０２はオフである。Ａ点の電位は、ＮＭＯＳ３０１
のスレッショルド電圧をＶｉｈとするとＶｃｃＶｔｈと
なる。ＮＰＮ３０４のベース電位は抵抗３０７と寄生容
量３１１の時定数をＧＮＤ電位に減衰する。領域■は、
入力３０８が立下り、出力３０９が立上りを始めように
する状態である。この時、ＮＭＯＳ３０１．３０２は共
にオフ状態となり、Ａ点の電位の領域■の状態を維持し
、Ｎ　Ｐ　Ｎ　３０４のベース電位は領域■と同じ時定
数で減少し続ける。領域■は。

入力３０８が“０″レベルで、出力３０９が“１″レベ
ルになる状態がある。この時、ＮＭＯＳ３０１はオフで
、ＮＭＯＳ３０２がオンとなる。Ａ点の電位はＧＮＤ電
位に向かって減衰するが、ＮＰＮ３０４のベース電位は
一旦、上昇してから、ＧＮＤ電位に向かって減衰する。

これは寄与容量３１０に充電されていた電荷が、ＮＭＯ
Ｓ３１０がオンになることによって、寄生容量３１１へ
電荷が分配されることによって起こる。このため、ＮＰ
Ｎ３０３がオンになり、ＮＰＮ３０４がオフになるタイ
ミングの時に、ＮＰＮ３０４がオフにならず、Ｖｃｃｆ
ｉ源１８０からＧＮＤ電源１８１に向かって貫通電流が
発生する。この貫通電流により、消費電力が増加すると
共に、ＮＰＮ３０３による負荷の充電電流が、ＮＰＮ３
０４の方へも逃げるので、高速化の妨げにもなっていた
。

第３図に示す従来技術の問題点はドライバＭＯ５１００
，１１０がオンしてバイポーラトランジスタ１２０，１
２１のベース電流を供給しようとするが、ベース周りの
寄与容量があるためこれの充電が完了するまではベース
電位がバイポーラトランジスタのベースエミッタ電圧Ｖ
ＢＥまで達しないのでオンするのが遅れることにある。

本発明の目的は、高速で低消費電力のバイポーラトラン
ジスタと電界効果トランジスタとを有する半導体集積回
路を提供することにある。

本発明の他の目的はバイポーラトランジスタのベース電
位がペースエミッタ電圧ＶＢＨに達するまでの時間を短
縮することである。

〔課題を解決するための手段〕

上記、第一の目的である低消費電力化と耐圧の問題の回
避は電源電圧を従来の５．Ｏｖより下げ、例えば電源電
圧４■とする事によって達成される。

これはもちろん電源電圧４ｖに限定するものではなく、
システムの要求する性能領域を狙って適切な電源電圧を
選択する。したがって、５．Ｏｖより低く、かつ要求性
能を満足する電源電圧を用いるという手段によって、上
記第一の目的は達成される。この事を第５図を用いて以
下説明する。第５図は、第３図に代表されるＢ１−ＣＭ
ＯＳゲート回路の特性を示したグラフである。横軸はゲ
ート当りの消費電力、縦軸はゲート遅延時間であり、動
作周波数と負荷容量は一定とし、電源電圧を変化した時
の特性を示している。電源電圧を３Ｖから３．５Ｖ　、
４Ｖと増加していくと消費電力はわずかに増加し、ゲー
ト遅延時間は著しく小さくなる。電源電圧を４ｖから更
に４．５Ｖ　、５Ｖと増加すると消費電力が大きく増加
し、ゲート遅延時間はわずかに小さくなる。この様にＢ
ｉ−ＣにＯＳゲート回路の遅延時間は３Ｖから４ｖ程度
の領域で電源電圧に強く依存し、それ以上に電源電圧を
上げた場合には消費電力のみが増加し、遅延時間はあま
り小さくならず、漸近的に一定値に近づく傾向を示す。

したがって、例えば電源電圧を５Ｖから４ｖ程度に低下
しても、遅延時間の増加は小さくとどめ消費電力のみを
大きく減少する事が可能である。例えば、第５図に示し
た斜線領域は、あるシステムが必要とする性能領域であ
る。Ｂｉ−０Ｍ０８回路を従来通り電源電圧５Ｖで使用
した場合には、遅延時間性能は満足するが、消費電力が
大きく必要な条件を満たさない。必要な性能領域内にあ
るのは電源電圧が４ｖ前後の領域である。

この様な場合には、Ｂｉ−０Ｍ０８回路を例えば電源電
圧４ｖで使用する事によって必要な性能を満足する事が
できる。Ｂｉ−ＣＭＯ３回路を５Ｖより低い電源電圧で
使用するという考えは、微細化が進み集積度が著しく高
くなって始めてその必要性が明らかになり、また第５図
に示すＢｉ　−ＣＭＯ５回路の特性を分析する事によっ
てその可能性が明らかになる。また、５Ｖより低い電源
電圧でＢｉ−ＣＭＯ３回路を使用する場合には、回路を
構成する各トランジスタにかかる電圧が低下し、したが
って微細化によって懸念される素子の耐圧上の問題をも
回避する事が可能となる。

次に第二の目的である高速性を維持しつつ低消費電力化
が可能なりｉ−ＣＭＯ８回路構成の実現について第１図
、第２図を用いて説明する。Ｂｉ−０Ｍ０８回路は電源
電圧を下げる事によって高速性を損なわずに低消費電力
化が可能である事は第５図をもって示したが、その特性
は第５図に示す曲線によって制限される。更なる高速化
と低消費電力化を同時に実現する事は従来型のＢｉ−０
Ｍ０８回路では不可能である事は前述した通りである。

本発明は高速化と低消費電力化が同時に実現可能な回路
構成を提供する。第１図のその原理を示す回路であり、
第２図にその動作を示す。

第１図において、１。２５はバイポーラトランジスタ（
バイポーラ）であり、コクレタとエミッタが電源１６０
と出力１６５の間に接続され、ま、たＭＯ８型電界効果
トランジスタとなるＦＥＴ１９４は電源１６７とバイポ
ーラ１。２５のベースと１こ接続されゲートは入力１６
２に接続される。また、バイポーラ１。２５のベースと
端子１６８の間には第１の電位差減少素子となる電流バ
イパス素子１９０とＦＥＴ１９５とが直列に接続され、
ＦＥＴ１９５のゲートは入力１６２に接続される。バイ
ポーラ１９３のコレクタとエミッタは出力１６５と電源
１６１の間に接続され、またＦＥＴ１９６は端子１６９
と１９３のベースどに接続されゲートは入力１６２に接
続される。またバイポーラ１９３のベースと電源１６８
との間には第２の電位差減少素子となる電流バイパス素
子１９１が接続される。かかる回路構成における動作の
一例を第２図に示す。ＦＥＴ１９４〜１９６は入力電圧
の変化にしたがってオン・オフし、電流バイパス素子１
９０，１９１は出力電圧の変化からある遅延をもってオ
ン・オフする。バイポーラトランジスタ１。２５，１９
３はこれらＦＥＴ１９４〜１９６と電流バイパス素子１
９０，１９１のオン・オフにしたがってスイッチングす
る。

例えば入力電圧がＨｉｇｈの時、ＦＥＴ１９４はオフし
、　ＦＥＴ１９５゜１９６はオンしている。電流バイパ
ス素子１９０は出力Ｌｏｗでオフし、１９１はオンする
ものとする。入力電圧がＨｉｇｈからＬｏｗに変化する
とＦＥＴ１９４はオンし、ＦＥＴ１９５．１９６はオフ
する。

電流バイパス素子１９０と１９１は出力電圧の変化から
ある遅延をもってスイッチングするので、初期状態を保
ち１９０はオフ、１９１はオンである。、ＦＥＴ１９４
がオンであり、電流バイパス素子１９０がオフなので、
電源１６７よりパイボーラトランジスタ１。２５にベー
ス電流が供給され１。２５はオンする。一方、ＦＥＴ１
９６はオフ、電流バイパス素子１９１はオンなのでバイ
ポーラトランジスタ１９３はオフしている。したがって
出力はＬｏｗからＨｉｇｈへと変化する（状態■）、出
力電圧が変化した後、ある遅延時間をもって電流バイパ
ス素子１９０はオフからオンへ、１９１はオンからオフ
へと変化する（状態■）０次に入力電圧がしｏｗからＨ
ｉ　ｇｈへと変化するとＦＥＴ１９４はオフし。

ＦＥＴ１９５．１９６はオンする。この時、電流バイパ
ス素子１９０はオンしているので、バイポーラ１。２５
のベース電位は１９０，１９５を通して下がり１。２５
はオフする。一方、ＦＥＴ１９６はオン、電流バイパス
素子１９１はオフしているので端子１６９から１９６を
通してバイポーラトランジスタ１９３にベース電流が供
給され、１９３がオンし、出力はＨｉｇｈからＬｏｗ八
と変化する（状態■）。

出力電圧が変化してからある遅延時間をもって、電流バ
イパス素子１９０はオフし、１９１はオンする（状態■
）、上述した回路構成と動作が、従来回路と比較して特
徴ある点は、バイポーラトランジスタ１。２５のベース
電流引抜きの役割はだす素子１９０が、少なくとも出力
電圧Ｖ　ｏ　ｕ　ｔが、Ｖｏｕｔ）Ｖｃｃ−ＶＢＥとな
るまでオフしている事にある。

ここでＶｃｃは電源電圧、ＶＢＥはバイポーラトランジ
スタ１。２５のペースエミッタ間電圧を示す。

また、バイポーラトランジスタ１９３のベース電流引抜
きの役割をはだす素子１９１が、少なくとも出力電圧Ｖ
　ｏ　ｕ　ｔ　が、Ｖｏｕｔ＞ＶＯＮＤ＋ＶＢＥとなる
までオフしている。ここでＶ　ＯＮＤは電源１６１の電
圧である。かかる特徴を有する回路構成によって、本発
明の目的が達成される。

本発明の他の目的は、ＮＰＮトランジスタのトーテムポ
ール接続を出力段とし、上側のＮＰＮトランジスタとＰ
ＭＯ８をいわゆるダーリントン接続とし、下側のＮＰＮ
　トランジスタのベース電流は、Ｖｃｃ電源に接続され
、出力が立下がった時点でオフするＭＯＳ及び、そのＭ
ＯＳと下側のＮＰＮトランジスタのベースとの間に接続
されたＮＭＯＳを介して供給することにより、達成され
る。

本発明の他の目的は第７４図に示す様に、上記目的はバ
イポーラトランジスタのベース端子にスイッチ素子３１
４，３１９を接続し、ベース電位をベース・エミッタ電
圧ＶＢＥを超えないレベルにスイッチ素子の他方の端子
をバイアスしておくことにより達成される。

〔作用〕

以下、上記回路構成と動作が本発明の第２の目的を達成
する事を第１図、第２図により説明する。

まず、Ｂｉ−ＣＭＯ３回路を低消費電力化する為には、
バイポーラトランジスタ１。２５と１９３のスイッチン
グ時に生じる電源１６０から１６１に向けて流れる貫通
電流を小さくする必要がある。

そのためには、例えば出力電圧立下り時を考えると、バ
イポーラ１。２５は高速にオフしなければならない。１
。２５を高速にオフするには１。２５のベース電流バイ
パス素子１９０とＦＥＴ１９５のオン抵抗を充分小さく
して、ベース電流を急速にバイパスすればよい。出力立
下り時（状態■）に電流バイパス素子１９０はオンして
おり、１９０のオン抵抗を充分小さく設計しておけば、
ベース電流を引抜いて１。２５を高速にオフする事がで
きる。また、出力電圧が立上る時には、バイポーラ１９
３が高速にオフしなければならない。１９３を高速にオ
フするには、１９３の第２のベース電流バイパス素子１
９１のオン抵抗を充分小さくベース電流を急速にバイパ
スすればよい。ところで、出力立上り時（状態■）に電
流バイパス素子１９１は既にオンしており、１９３は前
もってオフしている。

１９１は出力電圧が充分立下るのをみた後、１９３をオ
フしてしまうのである。この様に、第１．第２の電流バ
イパス素子１９０，１９１のオン抵抗を充分小さく設計
する事によって、バイポーラトランジスタ１。２５．．
１９３をスイッチング時に高速にオフあるいはスイッチ
ング時より事前にオフしておく事ができるので、低消費
電力化が達成される。一方、高速化５対しては、例えば
出力立上り時（状態■）には、第１の電流バイパス素子
１９０はオフしている。したがって、ＦＥＴ１９４から
バイポーラトランジスタ１。２５に供給されるベー入電
流は第１の電流バイパス素子１９０に少しも漏れる事な
く全て１。２５のベースに供給される。

すなわち、低消費電力化のために電流バイパス素子のオ
ン抵抗をいかに小さく設計しようとも、バイポーラトラ
ンジスタ１。２５がオフからオンに変化する時（状態■
）には電流バイパス素子１９０がオフしており、オン抵
抗の影響は受けずインピーダンスが極めて高い理想的な
状態となっている。

また、出力立下り時（状態■）には、電流バイパス素子
１９１はオフしており、ＦＥＴ１９６からバイポーラト
ランジスタ１９３に供給されるベース電流は電流バイパ
ス素子１９１に少しも漏れる事なく全て１９３のベース
に供給される。電流バイパス素子１９０と同様に、１９
１のオン抵抗をいかに小さく設計しようとも、バイポー
ラトランジスタ１９３がオンする時には、１９１はオフ
しており、インピーダンスが極めて高い理想的な状態に
ある。

この様に、本発明回路の構成においては、低消費電力化
の為の設計が、高速化と独立して行えるため、低消費電
力化と高速化を同時に行う事ができ、本発明第二の目的
を達成する。

トーテムポール接続した下側のＮＰＮトランジスタのベ
ース電流はＶｃｃ電源に接続されたＭＯＳを通して強力
に供給される。これは、ＭＯＳのドレイン・ソース間電
圧が出力電位に依らず、はぼＶ　ｃｃ　−Ｖ　ｔｌＥ分
印加できるためである。但し、ＶＢＥはＮＰＨのベース
・エミッタ間順方向電圧である。

それによって、下側のＮＰＮトランジスタは強力に駆動
されるので立下り遅延時間の遅れを少なくすることがで
きる。又、出力が立下がった後は、そのベース電流を遮
断するので消費電力を小さくすることができる。更に、
ベース電流を遮断するＭＯＳをＶｃｃ電源に接続するこ
とにより、第６５図と第６６図に示したように、出力が
立上る時に、電荷の分配による下側のＮＰＮトランジス
タのオンを防ぐことができるので、貫通電流を少なくで
き低消費電力化を達成できる。

〔作用〕

以下、問題点を解決するための技術手段の働きを第７４
図、第７５図で説明する。入力がハイからロウレベルに
変化するときはドライバＰＭＯＳがオンしようとし、ド
ライバＮＭＯＳはオフしようとするが、この期間におい
てはスイッチ素子３０３（Ｄｌ）はオフ状態、スイッチ
素子３１８は（Ｄｚ）オン状態となるようにＤｌ　、Ｄ
ｚを制御する。これによりドライバＰＭＯ８のドレイン
電流が漏れなくベース端子に流れる。また、３１８（Ｄ
ｚ）がオン状態なのでバイポーラトランジスタ１２１は
カットオフする。入力がロウからハイレベルに変化する
場合は、ドライバＰＭＯ８はオフしようとし、ドライバ
ＮＭＯＳはオンしようとするが、この期間ではスイッチ
素子３０３（Ｄｉ）はオン状態、スイッチ素子３１８（
Ｄｚ）はオフ状態となるようにＤｉ、Ｄｚを制御する。

これによりバイポーラトランジスタ１２１はオンし、バ
イポーラトランジスタ１２０はオフする。

以上のようにベースに接続されたスイッチ素子をバイポ
ーラトランジスタがオ゛ンしようとする場合にはオン・
オフしようとする場合にはオンさせるように動作させる
。

次に別のスイッチ素子Ｄｓ（３１４）　、　Ｄ４（３１
９）の一方の端子は、バイポーラトランジスタのベース
・エミッタ間電圧Ｖａｐを超えない固定電位を持つ端子
１６８，１７０に接続されているので、ベース電位をベ
ース・エミッタ電位ＶＢＥへ速く立上らせるように動く
。すなわち、入力がハイからロウレベルへ変化する場合
はドライバＰＭＯ３１００のドレイン電流によりバイポ
ーラトランジスタ１２０のベース周りの寄生容量を充電
しようとするが、この時はすでに、ＮＰＮ１２０のベー
スは、Ｄ３（３１４）を介してＶＢＥより低いある固定
電位にバイアスされている。したがって、　ＮＰＮ１２
０を高速にオンする事ができる。一方、入力がロウから
ハイレベルに変化する場合には、スイッチ素子３１９（
Ｄ４）がオン状態であるため、バイポーラトランジスタ
１２１のベースは、Ｄ４を介してあらかじめ、ＶＢＥよ
り小さいある固定電圧にバイアスされている。したがつ
Ｃ，ＮＰＮ１２１を高速にオンする事ができる。

〔実施例〕

第６図は、水弟−の発明の一実施例を示す。第６図は計
算機の一般的な構成を示しておりバス２４４を介して中
央処理装置ＣＰ　Ｕ　（ＣｅｎｔｒａｌＰｒｏｃｅｓｓ
ｉｎｇ　ｕｎｉｔ　）　、　ＣＰ　Ｕに入力されるデー
タ及び／又はＣＰＵから出力されるデータを記憶するメ
モリ、メモリコントローラ、ｉ１０プロセッサが接続さ
れている。このシステムにおいて、例えばＣＰＵを例に
とると、演算を高速に行なうためにＣＰＵに用いられる
ゲート回路は高速性能が要求される。また、ＣＰＵがい
くつかのチップに分割されると信号がチップ間を渡るた
め入出力に要する遅延時間が加わる。この入出力にかか
るオーバーヘッドを低減するためには信号のチップ間渡
りを少なくし、入出力に要する遅延をなくする事が必要
である。このために、第６図のシステムはなるべく単一
の半導体基板に集積化オンチップ化することとなり、集
積度が高くなる。すなわち第６図に示すシステムは高速
性と低消費電力性が同時に要求される典型的な例である
。このシステムの要求性能は、例えば第５図に示す斜線
領域であり、電源電圧５ＶのＢｉ−０Ｍ０８回路では消
費電力が大きく、このシステムに適さない。そこで、斜
線に示す性能領域で動作する為に、電源電圧を４ｖまで
下げる。５Ｖ（７）Ｂｉ−ＣＭＯ３回路では、遅延時間
の要求は満足するが、消費電力が大きく第６図のシステ
ムを構成する事ができない。

電源電圧を４Ｖまで低下すると、遅延時間、消費電力と
もに要求性能を満足するので、第６図のシステムは電源
電位差４ｖの以下に詳述するＢｉ−０Ｍ０８回路によっ
て実現する事ができる。

第７図は、バス２４４にＢｉ−０Ｍ０８回路によるプロ
セッサとＲＡＭ、ＲＯＭおよびタイマが接続されるデー
タ処理装置である。図に示す様に、バス２４４にはＲＡ
Ｍ、ＲＯＭおよびタイマが接続され、バスの負荷容量が
大きい。したがって、プロセッサをＢｉ−０Ｍ０８回路
で構成し、バスを高速に駆動する必要がある。ところが
、本システムの場合にも第６図の場合と同様に要求の性
能を満足する為には電源電圧を下げる必要がある。

ただし、電源電圧は４ｖに限らず１例えば電源電圧３．
３Ｖで動作する以下に詳述するＢｉ　　ＣＭＯ３回路で
第７図のシステムを構成すると最適の設計となる場合も
ある。

５Ｖより低い電源電圧を用いる必要性を以下に述べる。

まず、ＴＴＬ（トランジスタートランジスタロジック回
路）においては、将来電源電圧を３．３Ｖｆ０．３Ｖと
する計画がある（ＩＳＳＣＣ’８６Ｔｅｃｈ、　Ｄｉｇ
、　Ｐ　２２４）、このＴＴＬと信号レベルを合わせ、
コンパティビリティを持たせるには、パイ−ＣＭＯ８の
電源電圧も３，３Ｖ＋０．３Ｖｌニーあわせる必要があ
る。こうすることによって、信号のレベル変換をするこ
となしに、ＴＴＬとのインターフェースが可能となる。

他の例では、ＥＣＬとパイ−ＣＭＯ８の混在システムを
構成する場合に、パイ−ＣＭＯ８の電源電圧をＥＣＬの
電源電圧にそろえると、電源系統が一つに統一され、使
い勝手がよい、ＥＣＬとパイ−ＣＭＯ８の混在システム
はオンチップ上で構成する場合もあれば、複数チップで
構成することもあるが、いずれの場合にも、電源系統を
統一することによって電源回路および電源配線を単純化
することが可能となる。

ＥＣＬの電源電圧は、例えば１００Ｋシリーズの場合、
−４，５Ｖ±１０％である１通常ＥＣＬの電源はＧＮＤ
より負の方向に電位をとるので、この場合パイ−ＣＭＯ
５も負（７）ｔ！−４，５Ｖ＋１０％で動作する。しか
し、ｐｓｅｕｄｏ　−Ｅ　ＣＬの例にもみられるように
、正の電源電位でＥＣＬを動作する事も可能である。こ
うすれば、パイ−ＣＭＯ５も正の電源で動作する事がで
きる。正負電源いずれにおいても、その電源電位差の絶
対値１４．５Ｖ±１０％１におイテ、ＥＣＬとバ、ｌ’
−ＣＭＯ８の電源電位を統一し、電源系統を単純化する
ことが可能である。また１例えば、パイ−ＣＭＯ８とＮ
　Ｔ　Ｌ　（Ｎｏｎ−Ｔｈｒｅｓｈｏｌｄ　Ｌｏｇｉｃ
）との、混在システムが考えられる。上記ＥＣＬとパイ
−ＣＭＯ３の混在システムは、ＥＣＬの高い論理能力と
高速性をパイ−ＣＭＯＳシステムに取り込む為であり、
ＮＴＬとパイ−ＣＭＯ３の混在システムは、主にＮＴＬ
の高速性を生かすためである。これらＥＣＬやＮＴＬは
高速であるが消費電力が大きいので。

例えば演算ユニットのクリティカルバスにのみ用い、残
りをバスーＣＭＯ５回路で構成することによって、低消
費電力で高速なシステムを構成することが可能となる。

ＮＴＬは通常２ｖ±１０％の電源を用いる。したがって
、パイ−ＣＭＯＳ　（７）電源もＮＴＬと共通の２ｖ±
１０％とすることによって、電源の共通化がはかれる。

また１例えば、電源に乾電池を用いる場合がある。電池
１本の場合には１．５Ｖ±１０％、２本直列の場合には
、３．０Ｖ±１０％、３本直列の場合には４．５Ｖ±１
０％で動作することになる。

乾電池はノイズが小さく、しかも小型であり、将来の電
源としてメリットが高い。

また、第６１図は、本発明パイ−ＣＭＯＳゲートの特性
を示している。横軸は電源電圧、縦軸はゲート遅延時間
である。ここで示す特性かられかるように、ゲート遅延
時間は４ｖ付近以下で急激に大きくなる。したがって、
パイ−ＣＭＯＳゲートを高速にしかも電源バラツキの影
響の比較的小さい電圧領域は４ｖ以上である。一方、微
細化が進むとデバイスの物理的制約条件、例えばバンチ
スル、ゲートの絶縁破壊、ホットエレクトロン効果など
の制約条件から電源電圧は低くならざるを得ない、また
、消費電力は電源電圧の２乗で変化するから低消費電力
化の観点からは電源電圧は低い程よい、特に、マイクロ
プロセッサなどの複雑なロジックは、チップ上に多くの
機能を載せ、しかも高速に動作する必要があり、低消費
電力化がシステム設計上の重要な要因となる。したがっ
て、本実施例の場合、ゲート遅延時間の電源電圧バラツ
キが比較的小さく、かつなるべく低い電圧として、例え
ば電源電圧を４ｖ±１０％とする例が考えられる。

上記いずれかの電源電位を用いた場合の信号レベルの一
例を第６２図に示す、チップ内部は電源フルスイングの
信号を用い、出力回路に渡される。

出力回路はフルスイング信号をＥＣＬ信号に変換し、チ
ップ外部へと出力する。入力回路はＥＣＬ信号を受は取
りレベル変換を行って、フルスイング信号を出力し内部
回路を動作する。チップ内部でフルスイングの信号を用
いることにより、次段ゲートの漏れ電流をなくし低消費
電力化をはかることができる。特に、低電圧電源の場合
にはＭＯＳトランジスタのしきい値電圧を低くして電流
駆動力を上げる場合が多いので、入力信号をフルスイン
グ化してＭＯＳによる漏れ電流を小さくする必要がある
。また、チップ間ではＥＣＬの小さい振幅レベルを用い
ることにより、高速、低ノイズの信号伝搬を行う、この
ように、チップ内部では、電源電圧フルスイングの信号
を用い、チップ間ではＥＣＬ信号を用いることにより、
高速・低消費電力の低電圧電源システムを構成すること
ができる。

第８図は本発明′の一実施例であるインバータ回路であ
る。１２０はコレクタがＶｃｃ電源１６０に、エミッタ
が出力端子１６５に接続されるＮＰＮトランジスタ以下
ＮＰＮと略すであり、１２１はコレクタが出力端子１６
５に、エミッタがＧＮＤ端子１６１に接続されるＮＰＮ
トランジスタであり。

１００はソースがＶｃｃ電源１６０に、ドレインがＮＰ
Ｎ１２０のベースに、ゲートが入力端子に接続されるＰ
ＭＯＳトランジスタ（以下ＰＭＯ３と略す）、１１０は
ドレインが出方端子１６５に、ソースがＮＰＮ１２１の
ベースに、ゲートが入力端子１６２に接続されるＮＭＯ
Ｓトランジスタ（以下ＮＭＯ５と略す）、１０３はソー
スがＮＰＮ１２０のベース、ドレインが出力端子１６５
に接続されるＰＮＯＳ。

１１４はドレインがＮＰＮ１２１のベースに、ソースが
ＧＮＤ端子１６１に接続されるＮＨＯ８，１５０は入力
端子が出力端子１６５に、出力端子がＰＮＯＳ１０３　
トＮＭＯ５１１４（７）ゲートに接続されるＣＭＯＳイ
ンバータである。

次に動作を第１０図を用いて説明する。まず状態工では
入力電圧がＨｉｇｈなのでＰＭＯ３１００はオフ、ＮＨ
Ｏ２１１０はオンしている。このとき、出力１６５はＬ
ｏｗなのでインバータ１５０の出力２４２はＨｉｇｈと
なり、ＰＭＯ５１０３はオフ、ＮＭＯＳ１１４はオンし
ている。次に、入力電圧がＬｏｗに変化し、状態■にな
ると、ＮＭＯ５ＩＩＯはオフ、ＰＭＯ５１００はオンし
てベース電流を供給しＮＰＮ１２０がオンする。この時
、インバータの出力２４２はＨｉｇｈを維持シティるノ
テＰＭＯ５１０３はオフ、８ＭＯ３１１４はオンしてい
る。　ＮＰＮ１２１はオフである。領域■ではＮＰＮ１
２０によって、出力電圧Ｖ　ｏ　ｕ　ｔは、Ｖｏｕｔ＝
Ｖｃｃ−ＶＢＥまで上昇する。ここでＶｃｃは電源電圧
（以下Ｖｃｃと記す、）ＶＢＥはＮＰＨのベース・エミ
ッタ間電圧（以下Ｖ８Ｅと記す）である。状態■に入る
とインバータ１５０の出力２４２がＬｏｗに反転し、Ｎ
ＭＯＳ１１４がオフ、　ＰＭＯ５１０３がオンして出力
電圧Ｖ　ｏ　ｕ　ｔをＶｏｕｔ＝Ｖｃｃまで引き上げる
。

次に入力電圧がＬｏｗからＨｉｇｈに反転し状態■に入
ると、ＰＭＯ３１００はオフし、ＮＭＯＳ１１０がオン
してＮＰＮ１２１にベース電流を供給しＮＰＮ１２１が
オンする。

この時、インバータの出力２４２はＬｏｗを維持してい
るので、ＰＭＯ８はオン、ＮＭＯＳ１１４はオフのまま
である。出力電圧Ｖ　ｏ　ｕ　ｔはＶｏｕｔ＝ＶｃＮｏ
＋ＶＢＥまで下がる。ここでＶＧＮＤは接地電位であり
、以下ＶＯＮＤと記す。最後に、状態Ｖではインバータ
１５０の出力２４２がＨｉ　ｇｈに反転し、ＰＭＯ５１
０３がオフ、　８ＭＯ３１１４がオンし、出力電圧Ｖ　
ｏ　ｕ　ｔはＶｏｕｉ　＝　ＶＯＮＤまで下がる。

本実施例によれば、ＰＭＯ３１００がＮＰＮ１２０ニベ
ース電流を供給する時、ＰＭＯ５１０３がオフしている
のでＰＯＳｌ０Ｉのドレイン電流がもれなくＮＰＮ１２
０のベース電流として供給され、ＮＰＮ　１２０を高速
にオンする事ができる（状態■）。また、この状態でＭ
Ｏ３１１４がオンしており、ＮＰＮ１２１のベースをＧ
ＮＤに接地しているので、状態■、すなわち出力立上り
時にＮＰＮ１２１はあらかじめオフしており１貫通電流
は流れない。また、出力立下り時（状態■）では、ＮＭ
ＯＳ１１４がオフしているので、ＮＭＯＳのドレイン電
流がもれなく　ＮＰＮ１２１に供給され、ＮＰＮ１２１
を高速にオンする事ができる。この時、ＰＭＯ５１０３
はオンしているのでＮＰＮ１２０のベース・エミッタ間
を短絡しており、ＮＰＮ１２０はオフしている。よって
、貫通電流が流れない、この様に、本実施例においては
、ＮＰＮ１２０およびＮＰＮ１２１がオンする時に、そ
れぞれのベース電流引抜き素子として働＜　ＰＭＯＳ１
０３と８ＭＯ３１１４がオフしているので、ＮＰＮを理
想的な状態でオンする事ができる。ＮＰＮトーテムポー
ル接続の出力をＭＯＳで開動するタイプのＢｉ　−ＣＭ
Ｏ５回路では、ＮＰＮのベース電流をいかにすばやく引
抜き、ＮＰＮを高速にオフして貫通電流を小さくするか
が低消費電力化のきめ手となる。その為には、ＮＰＮの
ベース電流引抜き時のインピーダンスが小さくなる様設
計する必要があるが、そうすると逆にＮＰＮがオンする
時にベース電流が引抜き素子に逃げてしまう、したがっ
て、従来のＢｉ−ＣＭＯ８回路では、ベース電流引抜き
素子を高インピーダンスにして高速化設計すると消費電
力が増加し、逆に、ベース電流引抜き素子を低インピー
ダンスにして低消費電力化設計すると低速化するという
根本的な問題点があった。しかし、本実施例はこの問題
を解消している。すなわち、低消費電力化の為に、ベー
ス電流引抜き素子であるＰＭＯＳ１０３と８ＭＯ３１１
４のオン抵抗を充分小さく設計しておいても、ＮＰＮが
オンする時には、それぞれの引抜き素子１０３と１１４
はオフで高インピーダンス状態にある。したがって、高
速性を損う事なしに低消費電力化設計をする事ができる
。

第９図は、第８図のインバータと同様の考えを３人力Ｎ
ＡＮＤ＠路に展開した実施例である。第８図のインバー
タニ、ＰＯＳｌ０Ｉ、１０２を１００４．：、並列接続
り、、　ＮＭＯＳ１１１，１１２ヲ１１０ニ直列接続シ
テいル。動作はインバータの例から要易に理解されるの
でここでは省略する０本実施例の他に一般にに人力のＮ
ＡＮＤ回路が構成可能である。

第１１図は、第８図のインバータと同様の考え方を３人
力ＮＯＲ回路に展開した実施例である。

第８図ノインバータに、ＰＯＳｌ０Ｉ、１０２を１００
　ニ直列接続し、ＮＭＯＳＩＩＩ、　１１２を１１０に
並列接続している。

動作はインバータの例から要易に理解できるのでここで
は省略する０本実施の他に一般にに入力のＮＯＲ回路が
構成可能である。

第１２図は、第８図のインバータと同様の考えを３ステ
一トインバータ回路に展開した実施例である。第８図の
インバータに、ＰＩＩＯ５ＩＯＩを１００に直列に接続
し、ＮＭＯＳ　１１１を１１０に同列接続し、トランス
ファゲート２４０をＰＯＳｌ０Ｉと並列接続し、ＮＭＯ
Ｓ１１５を８ＭＯ３１１４と並列接続し、ＣＭＯＳイン
バータ１５３の入力をイネーブル端子１６６にその出力
をＰＭＯ３１１１とトランスファゲート２４０のＮＭＯ
Ｓゲートに接続し、イネーブル端子１６６をＮＭＯＳＩ
ＩＩとトランスファゲート２４０のＰＭＯＳゲートに接
続している。動作は、イネーブル端子１１６がＨｉ　ｇ
　ｈの時はＰＭＯ３ＩＯＩ、　ＮＭＯＳＩＩＩがオン、
トランスファゲート２４０　、　ＮＭＯＳ１１５がオフ
しており、入力１６２に入る信号に従って第８図のイン
バータと同じ動作をする。一方、イネーブル端子１１６
にＬｏｗ信号が入ると、ＰＭＯ３ＩＯＩ、　ＮＭＯＳＩ
ＩＩはオフ。

トランスファゲート２４０、ＮＭＯ５１１５がオンして
ＮＰＮ１２０．１２１がオフし、出力端子１６５はハイ
インピーダンス状態となる。

第１３図は１本実施例インバータを用いたラッチ回路構
成例である。トランスファゲート２４１とＣＮ０Ｓイン
バータ１５４、Ｂ１−ＣＭＣ０Ｓインバータ１５９が直
列接続され、トランスファゲート２４０が１５９の出力
と１５４の入力の間に接続され、ＣＭＯＳインバータ１
５３の入力端子がトランスファゲート２４１のＮＭＯＳ
ゲートに接続され、１５３の出力が２４１のｐｏｓゲー
トに接続され、トランスファゲート２４１の他の端子を
入力端子１６２に接続し、Ｂ　ｉ　−ＣＭＯＳインバー
タ１５９の出力を出力端子１６５に接続し、トランスフ
ァゲート２４１のＮＭＯＳゲートをラッチパルス端子１
６７に接続している。ラッチパルス端子１６７にＨｉｇ
ｈ信号が入るとデータが入力端子１６２から回路内に書
き込まれる。

ラッチパルス端子にＬｏｗが入ると書き込み禁止となり
、以前書き込まれたデータを保持する。

第１４図は本発明の他の実施例である。第８図のインバ
ータ回路に次の素子を追加した構成である。すなわち、
ＮＭＯ５１１３をＰＭＯＳ１０３に並列接続し、ＣＭＯ
Ｓ　イ：／バータ１５１の入力端子をＣＭＯＳインバー
タ１５０の出力端子２４２に接続し、その出力端子をＮ
ＭＯ５１１３のゲートに接続している。

その動作を第１６図に示す、第８図のインバータと異な
る点は、ＮＭＯＳ１１３が、ＰＭＯ５１０３と同じタイ
ミングでオン・オフしている点である。このＮＭＯ５１
１３を追加すると、ＮＰＮ１２０のベース電流引抜きが
強化される。すなわち、ＰＭＯ３１０３はソース電圧Ｖ
ｓが、Ｖｓ”Ｖａ＋Ｖｔｈｐとなるオフすル、　、：、
：　＋ｔｌＳ、ＶａはＰＭＯ８のゲート電圧、Ｖｔｈｐ
はＰＭＯ８のしきい値電圧である。ｖＧ＝０だからすな
わちＶｓ”Ｖｔｈｐとなり、ＮＰＮ１２０のベース電圧
はＶｔｈｐより以下には下がらない、そこでＮＭＯ５１
１３を追加する事によって、ＮＰＮ１２０のベース電圧
を出力電圧に等しいＧＮＤまで下げる事ができる。この
実施例の様にＮＭＯ５１１３を追加してベース引抜きを
強化すると、帝消費電力化が可能となる。また、ＮＰＮ
１２０がオンする時に、ＮＨＯ２１１３はオフしている
ので、１１３を追加しても、ＮＰＮは理想的な状態でオ
ンし、高速性は損われない。

第１５図は第１４図のインバータと同様の考えを、３人
力ＮＡＮＤ回路に展開した例である。展開の方法は第８
図のインバータを第９図の３　ＮＡＮＤに展開した時と
同様である。また、動作は第１４図のインバータの動作
から要易に理解される。

第１７図は、第１４図のインバータと同様の考えを、３
人力ＮＯＲ回路に展開した例である。展開の方法は第８
図のインバータを第１１図の３ＮＯＲに展開した時と同
様である。また、動作は第１４図のインバータの動作か
ら容易に理解される。

第１８図は、第１４図と同様の考えを３ステ一トインバ
ータ回路に展開した例である。展開の方法は、第８図の
インバータを第１２図の３ステートインバータに展開し
た時で同様である。また動作は第１２の３ステートイン
バータから要易に理解される。

第４８図は第１５図の回路のＮＰＮ１２０およびＮＰＮ
１２１のベース・エミッタ間に、それぞれ抵抗１４０゜
１４１を追加した回路である。この様にＮＰＮのベース
・エミッタ間に抵抗を挿入するのは、以下の理由による
。第１４図のインバータ回路の動作説明で明らかなよう
に、第１５図の３ＮＡＮＤ回路においては、ＰＭＯ５Ｉ
Ｏ０，１０１，１０２がオフで、かつＰＭＯ３１０３お
よびＮＩ’１Ｏ５１１３がオフとなる状態がある。

この時、ＮＰＮ　１２０のベースはフローティング状態
となっている。もし、ＰＭＯ３１００のゲートに接続し
ている入力端子１６４に、ノイズが入り、ＰＭＯ５１０
０が一瞬オンしたとすると、ＰＭＯ５１００を通して電
源１００よりＮＰＮ　１２０のベースに電流が流れる。

ＩＩＩＰＩＩ１１２０のベースはフローティング状態で
あるから、ペース電流の逃げ道はなく、したがってＮＰ
Ｎ１２０はオンし、ＮＰＮ１２０＋７）ｚミッタから、
　ＮＭＯ５ＩＩ０．１１１゜１１２、１１４を介してＧ
ＮＤ１６１に貫通電流が流れ、消費電力を増大したり、
最悪の場合回路が誤動作する。

第４８図の如く、抵抗１４０をＮＰＮ１２０のベース・
エミッタ間に挿入すれば、ノイズによってＰＭＯ５１０
０からＮＰＮ１２０のベースに流れようとする電流をバ
イパスし、ＮＰＮ１２０はオンすることはない。ここで
、もちろん抵抗１４０は、回路の立上り特性に悪影響を
持たない程度に十分高い抵抗値に設定しておく。同様に
、第１５図において、ＮＭＯ５ＩＩ０゜１１１はオンだ
が、ＮＭＯＳ１１２および１１４がオフとなり、ＮＰＮ
１２１のベースがブローティング状態となることがある
。この時、入力１６４にノイズが入り、ＮＭＯＳ１１２
が一瞬オンすると、出力１６５（ハイレベル）からＰＭ
Ｏ３ＩＩ０．１１１．１１２　を介してＮＰＮ１２１の
ベースに電流が流れ、　ＮＰＮ１２１がオンする。する
と、電流１６０からＰＭＯ３１００およびＰＭＯ３１０
３，ＮＭＯＳ１１３を介し、ＮＰＮ１２１のコレクタ電
流となって、接地１６１に貫通電流が流れ、消５！電力
を増大したり、最悪の場合、回路が誤動作する。第４８
図の如く、抵抗１４１をＮＰＮ１２１のベース・エミッ
タ間に接続すれば、ノイズによる電流をバイパスしてＮ
ＰＮ１２１はオンしない、ここで、抵抗１４１は抵抗１
４０と同様、回路特性を劣化させることがない程度に十
分高い抵抗値に設定する。以上の如く、ＮＰＮ１２０゜
１２１のベースエミッタ間の抵抗を接続することによっ
て、回路の信頼性を向上する事ができる。この方法は、
第１４図のインバータ回路、第１７図の３ＮＯＲ回路を
はじめ、同タイプの回路に応用できる。

第１９図は本発明の他の実施例である。第８図のインバ
ータ回路に次の素子を追加した構成である。すなわち、
ＮＭＯＳ１１５ノドレインをＮＰＮ１２０（７）ベース
ニ接続し、ＮＭＯＳ１１６　（７）ドレインをＮＭＯＳ
１１５　（７）ソースニ接続し、ＮＭＯＳ１１６　（７
）’／−スをＧＮＤｆｆｉ源に接続し、ＣＭＯＳインバ
ータ１５０の出方にＣＭＯＳインバータ１５１を接続し
、その出方をＮＭＯＳ１１５のゲートに接続する。動作
は第２１図に示す通りである。

本実施の特長は、第８図のインバータにベース電流引抜
き用ＮＭＯＳ１１５，１１６を介して、ベースをＧＮＤ
に接地する点である。　ＮＰＮ１２０のベース・エミッ
タ間の単に短絡するだけでなく、Ｇ’ＮＤに引抜く事に
よって、ＮＰＮ１２０をより高速にオフする事ができる
。

第２０図は本実施例の３ＮＡＮＤへの展開例、第２２図
は３ＮＯＲへの展開例、第２３図は３ステートインバー
タへの展開例である。展開方法および動作は前述実施例
から要易に理解される。

第２４図は本発明の他の実施例である。第１４図のイン
バータの実施例に次の素子を追加している。すなわち、
第１４図のＮＭＯＳＩＩＯのドレインと出力端子１６５
の間にＮＭＯＳ１１９を挿入し、１１９のドレインを出
力端子１６５に、ソースをＮＭＯＳ１１０のドレインに
、ゲートをＣＭＯＳインバータ２４３の出力に接続する
。本実施例の動作は第２６図に示す。本実施例の特長は
、出力立上り時（第２６図状態ｎ　）　ニＮＭＯ５１１
９がオフしており。

ＮＰＮ１２０ノエミッタ電流がＮＭＯＳ１１ｏカらＮＰ
Ｎ１２１（７）／＜−スヘ漏れる事を防いでいる点にあ
る。これによって、出力の立上りを高速化する事ができ
る。

第２５図は本実施例の３ＮＡＮＤへの展開例、第２７図
は３ＮＯＲへの展開例、第２８図はステートインバータ
への展開例である。展開方法および動作は前述実施例が
ら要易に理解される。

第２９図は本発明の他の実施例である。第８図の実施例
回路にＮＭＯＳ１１６を追加している。ＮＮＯ３１１６
のドレインをＮＰＮ１２０のベースに、ソースをＧＮＤ
に、ゲートを入力端子１６２に接続している。動作は第
３１図から要易に理解されるよう、本実施例が前述の実
施と異なるのは、出方立上り時に、ＮＰＮ１２０のベー
ス電流がＮＭＯＳ１１６を介して漏れてしまう事である
。この考え方は本発明の主旨に反している。しかしなが
ら、ＮＭＯＳ１１６はベース引抜きＰＭＯ５１０３の補
助として追加しているので、きわめて小さく、かつベー
ス電流の漏れもきわめて小さく設計する。更に出力立下
りに関しては第８図の実施例と同様である。したがって
、ベース電流のもれをなくするという本発明の主旨は生
かされている。むしろ、ＮＰＮ１２０のベース電流引抜
きをＮＭＯ５１１６で補助し、ＮＰＮ１２０を高速にオ
フすることで、低消費電力化の効果が大きい。

第３０図は本実施例の３ＮＡＮＤへの展開例、第３２図
は３ＮＯＲへの展開例、第３３図は３ステートインバー
タへの展開例である。展開方法および動作は前述実施例
から要易に理解される。

第３４図は第８図の実施例回路のＮＰＮ１２０のベース
・エミッタ間に抵抗１４０を追加接続したものである。

この抵抗を接続する理由は、ＮＰＮ１２０のベースがブ
ローティング状態とならないようにし、回路の信頼性を
向上するためと、ＮＰＮ１２０のベース電流引抜きＰＭ
Ｏ５１０３の補助の役割がある０例えば、入力１０２が
ハイ、出力１０５がロウであると、ＰＭＯＳｌｏｏおよ
び１０３はオフしている。したがってＮＰＮ１２０のベ
ースはフローティング状態にある。

この時、入力１０２にノイズが入り、ＰＭＯＳｌｏｏが
一部オンすると、ＮＰＮ１２０をオンし出力部に貫通電
流が流れる。抵抗１４０をＮＰＮ１２０のベースエミッ
タ間に接続することによって、ノイズによるＰＭＯＳｌ
ｏｏの電流をバイパスすることができ、ＮＰＮ１２０は
オンしない。抵抗の値は、回路の立上り特性を劣化しな
いように十分高い値に設定する事が重要である。

第３５図は本実施例の３ＮＡＮＤへの展開例。

第３６図は３ＮＯＲへの展開例、第３７図は３ステート
インバータへの展開例である。

第３８図は本発明の他の実施例である０本実施例は、前
述の実施例と異なり、ＮＰＮ１２０のベース・エミッタ
の間にＰＭＯＳがない、したがって出力のハイレベルは
Ｖｏｕｉ　＝　Ｖｃｃ　−ＶＢＥとなる。動作は第４０
図から理解される。第３９図は本実施例の３ＮＡＮＤへ
の展開、第４１図は３ＮＯＲへの展開、第４２図は３ス
テートインバータへの展開である。また、第４３図は、
第３９図とＮＭＯ５１１６〜１１８のゲート入力位置を
変えたものである。この入力位置の変化によって、使用
条件によっては高速化が計れる。

第４４図は、第３９図に抵抗１４１を追加接続したもの
である。抵抗を接続する理由は、第３４図でも説明した
ように、ＮＰＮ１２０のベースがフローティング状態に
なるのを防ぎ、ノイズによる回路誤動作を防止するため
である。

第４５図は、第４４図に示す回路をＳｉ基板上に形成し
た場合の断面構造を示している。Ｐ基板上にＰウェル、
Ｎウェル層を形成し、その上にそれぞれＮＭＯＳとＰＭ
ＯＳ、ＮＰＮおよび抵抗を形成する。それぞれの素子は
、微細な金属配線層によって互いに接続されるが、ここ
では簡単の為に実線にて接線関係を表わしている。金属
配線層は、−層とは限らず必要に応じて、互いに絶縁層
によって電気的に分離された第２層、第３層等の多層配
線層によって接続される。この様な構造のものが同一シ
リコン基板上に多数形成され、お互いを例えば第２層目
、第３層目の金属配線層によって接続し、一つのシステ
ムあるいはその一部を構成する。

第４６図は第４４図に示す回路の平面レイアウトパター
ン例である０本実施例では、ベース電流引抜き用ＭＯ８
および帰還インバータをセルの中央部に置き、その上下
にＮＰＮドライブ用のＰＭＯＳ　。

ＮＭＯＳ、更にその上下にＮＰＮをレイアウトしている
。このようなレイアウトは縦長のセルとなるので、セル
上を横方向に走る。異なる配線層のチャネルを数多く取
ることができるので９例えばゲートアレイなどに適した
レイアウトである。−方、第４７図に示すのは、同じく
第４４図の回路の平面レイアウトパターンの一例である
が、ＮＰＮドライブ用ＰＮＯ３，ＮＭＯＳの様に、ＮＰ
Ｎおよび引抜き用ＭＯ８、帰還インバータ等を配置して
いる。この形のセルは、ＣＭＯＳセルとセル高さをそろ
えることができるので９例えばＣＭＯＳセル数個の中に
Ｂ１−ＣＭＯＳセル１個を置くことができ、ＣＭＯＳセ
ルとＢ１−ＣＭＯＳセルの数の割合を自由に選ぶことが
できる。このようにして、必要な部分にのみＢ１−ＣＭ
ＯＳセルを配置し、より集積度の高い設計が可能となる
。したがって、本実施例のセルは例えばスタンダードセ
ル方式のＬＳＩなどに適している。

第４９図は本発明の一実施例であるインバータ回路であ
る０回路動作は第５１図に示す０本回路の特徴は、出力
の立下りをＰＮＰトランジスタで行うことにある。ＰＮ
Ｐトランジスタは、ベースの電位が、出力電位よりＶＢ
２（バイポーラトランジスタのベース・エミッタ間電圧
）低くなった時点でオンするので、出力立下りが高速で
ある。第５０図は本実施例を３ＮＡＮＤ回路に、第５２
図は３ＮＯＲ回路に、第５３図はトライステート回路に
展開応用した例である。

第５４図は前記実施例と同様に、出力立下りをＰＮＰ　
トランジスタで行うこ、とに特徴がある。ただし１本実
施例は帰還インバータを用いておらず、出力振幅のフル
スイングを抵抗によって行う０時に本実施例が高速であ
る理由は、　ＮＰＮ１２０とＰＮＰ１３０のベースが、
それぞれ異なるベータレシオによって駆動される点にあ
る。　ＮＰＮ１２０を駆動するＰＭＯＳｌｏｏとＮＭＯ
Ｓ１１５とによって構成する０Ｍ０８部のしきい値電圧
を高く設定し、逆にＰＮＰ１３０を駆動するＰＭＯ５１
０４とＮＭＯＳＩＩＯとによって構成するＣＭＯ５部の
しきい値電圧を低く設定する。このことによって、ＮＰ
Ｎ１２０とＰＮＰ１３０をそれぞれ高速にオンすること
が可能となる。第５５図は１本実施例インバータの３Ｎ
ＡＮＤ回路への展開例、第５７図は３ＮＯＲ回路への展
開例、第５８図はトライステート回路への展開例である
。なお、第５４図に示すインバータの動作タイミングを
第５６図に示す。

第５９図は第１４図に示す本発明Ｂ　ｉ　−ＣＭＯＳイ
ンバータとＣＭＯＳインバータとを直列接続して、好ま
しくは単一の半導体基板に集積化した例である１本発明
回路は出力がフルスイングするので次段のＣＭＯＳイン
バータ１５３には漏れ電流は流れない。

第６０図は本発明のＢ１−ＣＭＯＳインバータ同士を直
列接続して、好ましくは単一の半導体基板に集積化した
例である。この場合にも、本発明回路の出力がフルスイ
ングであるために１次段のＢ１−ＣＭＯＳゲートに漏れ
電流が流れることはない。

以上２つの実施例に示した如く、出力信号が電源フルス
イングする事は、次段ゲートの漏れ電流をなくすので低
消費電力化のために重要な特性である。特に、将来電源
の低電圧化が進むと、ＮＯ５のしきい値を低くする可能
性が高い、その理由はＭＯＳの電流駆動力を向上するた
めである。ＭＯＳのしきい値を低くした場合、ゲートの
出力信号振幅が電源電圧より小さいと、ＭＯＳがオンし
漏れ電流が流れ消費電力が増大したり、入出力信号のノ
イズマージンを小さくしたりする。したがって、電源電
圧を低下する場合、本発明回路の如く、出力信号が電源
レベルにフルスイングすることが重要な特性となる。

以下、本発明の他の実施例を図面により説明する。

第６７図は本発明の他の実施例となるインバータ回路で
ある。３１５はコレクタがＶｃｃ電源端子１８０に、エ
ミッタが出力端子３２６に接続されるＮＰＮ、３１６は
コレクタが出力端子３２６に。

エミッタがＧＮＤ電源端子１８１に接続されるＮＰＮ、
３１９はソースがＶｃｃ電源端子１８０に。

ドレインがＮＰＮ３１５のベースに、ゲートが入力端子
３２５に接続されるＰＭＯ８，３２０はドレインがＮＰ
Ｎ３１５のベースに、ソースがＧＮＤ電源端子１８１に
、ゲートが入力端子３２５に接続されるＮＭＯＳ、３１
７はドレインがＶｃｃ電源端子１８０に、ソースがＮＭ
ＯＳ３１８のドレインに、ゲートがＣＭＯＳインバータ
３２１の出力に接続されたＮＭＯＳ、３１８はドレイン
がＮＭＯＳ３１７のソースに、ソースがＮＰＮ３１６の
ベースに、ゲートが入力端子３２５に、接続されたＮＭ
ＯＳ、３２２と３２１は出力端子３２６と８ＭＯ５３１
７のゲートの間に挿入されているＣＭＯＳインバータ、
３２３と３２４は各々、ＮＰＮ３１５と３１６のベース
、エミッタ間に挿入された抵抗である。

次に動作について説明する。第６８図に動作タイミング
とＰＭＯ５３１９とＮＭＯＳ３２０．３１７．３１８の
オン・オフ状態を示す。■から■までの５つの領域に分
けて説明する。

領域■は、入力３２５がＩＩ　ＯＩｆレベルで、出力３
２６が“１”レベルに整定している状態である。

この時ＰＭＯ５３１９はオン、ＮＭＯＳ３２０はオフで
あるので、ＮＰＮ３１５のベースはＶｃｃ電位である。

出力３２６はＮＰＮ３１５の動きでＶｃｃ−ＶＢＥ電位
まで急速に上昇した後、抵抗３２３を介してＶｃｃ電位
になっている。

一方、ＮＭＯＳ３１７はオンであるが、ＮＭＯＳ３１８
はオフであるので、ＮＰＮ３１６のベース電流は遮断さ
れ、又、抵抗３２４を介してＮＰＮ３１６のベース電位
はＧＮＤ電位となり、　ＮＰＮ３１６はオフになってい
る。

領域■は、入力３２５が立上り、インバータ３２１の出
力が“１″レベルで、出力３２６が立下りつつある状態
である。この時、ＰＭＯ３３１９はオフでＮＭＯＳ３２
０がオンであるので、ＮＰＮ３１５にベース電流が供給
されずに、ベース電位がＧＮＤ電位に落ちるので、ＮＰ
Ｎ３１５はオフである。一方、ＮＭＯＳ３１７、３１８
はオンテあるので、ＮＰＮ３１６ニＶｃｃ電源１８０か
ら強力にベース電流が供給される。したがって、　ＮＰ
Ｎ３１６はオンとなり、出力３２６は、１４０７ルベル
となる０本実施例では、領域■から■へ移る時に、第１
０３図で説明した様な電荷の分配が起こる。つまり、Ｎ
ＭＯＳ３１７と３１８の接続部の寄生容量に充電されて
いた電荷が、ＮＭＯＳ３１８がオンになるために、ＮＰ
Ｎ３１６のベース電位を上昇するように分配される。し
かし、このタイミングではＮＰＮ３１６をオン状態にす
る時であるので、この現象はＮＰＮ３１６を、急速にオ
ンにする良い働きをする。

領域■は、入力３２５がＩＩ　Ｉ　ＩＩレベルで、出力
３２６が０”レベルになり、インバータ３２１の出力が
“０”レベルになっている状態である。

この時、ＰＭＯ３３１９はオフで、ＮＭＯＳ３２０はオ
ンであるので、ＮＰＮ３１５のベース電位はＧＮＤ電位
であり、ＮＰＮ３１５はオフである。一方ＮＭＯ５３１
７がオフとなるので、ＮＰＮ３１６へのベース電流の供
給は止まり、ＮＰＮ３１６はオフとなる。しかし、ＮＰ
Ｎ３１５もオフであるので出力３２６は“０”レベルを
保持する。

領域■は、入力３２５が立下り、インバータ３２１の出
力がＩｔ　Ｏ”レベルで、出力３２６が立上りつつある
状態である。この時、ＰＭＯ５３１９はオンで、ＮＭＯ
Ｓ３２０はオフとなるので、ＮＰＮ３１５にベース電流
が供給され、ＮＰＮ３１５はオンとなる。一方、ＮＭＯ
Ｓ３１７．３１８は共にオフであるので、ＮＰＮ３１６
はオフのままである。したがって、出力３２６は“１”
レベルになる。

領域Ｖは、領域工と同じである。

本実施例によれば、ＭＯ８電流でバイポーラのベース電
流を強力に供給し、バイポーラが働いた後はベース電流
の供給を止めるので高速、低消費電力特性を有するバイ
ポーラ・ＣＭＯＳ複合のインバータ回路を得ることもで
きる。又、従来問題のあった電荷の分配による悪影響を
取り除く構成としているので、より低消費電力で高速な
特性を得ている。なお、遅延用のＣＭＯＳインバータ３
２１と３２２を２個挿入しているが、これは、第１０５
図を見てわかるように、出力３２６が充分下がるまで、
ＮＭＯＳ３１７をオン状態にしておくために入れている
ものである。例えば、出力３２６が充分下がり切らない
うちにＮＭＯＳ３１７がオフすると、ＮＰＮ３１６への
ベース電流の供給が充分にならず、遅延時間の増大や、
出力レベルの不安定性の原因となる。したがって、デバ
イス定数によっては、遅延インバータの数をもっと増や
すことも必要であり、あるいは遅延インバータが不要な
場合もある。遅延インバータが必要な場合には、占有面
積を少なくするために、ＭＯＳのチャネル幅は小さくし
、チャネル長りはそのプロセスの最小値より大きくして
おくと有効である。

又、抵抗３２３は出力３２６のｉｔ　１１ｊレベルをＶ
ｃｃレベルまで持っていくのに挿入したもので、出力の
“１″レベルがＶ　ｃｃ　−Ｖ　ＢＨの良い場合には不
要である。又、抵抗３２３がある場合にはＮＭＯＳ３２
０を除去しても良い。抵抗３２４はＮＰＮ３１６がオフ
・状態の時にＮＰＮ３１６のベース電位をＧＮＤ電位に
するもので他の手段でも良い。例えば、ゲートが出力３
２６にあるいはＮＰＮ３１５のベースに接続され、ドレ
インがＮＰＮ３１６のベースに、ソースが、ＮＰＮ３１
６のエミッタに接続されたＮＭＯＳでも良い。

本実施例では、　ＮＰＮ３１６のベース電流の遮断用に
ＮＭＯＳ３１７を用いたが、ＰＭＯ５に置き換えること
も可能である。但し、その場合は出力３２６の反転信号
をＰＭＯ８のゲートに印加する必要がある。

以下の例でも同様である。

第６９図は第６７図に示したインバータ回路と同様の考
えにより、３人力ＮＡＮＤ回路に展開したものである。

同一部品は同一符号で示す。又、同じ機能を持つ部品は
第６７図の番号の後にＡ。

Ｂ、Ｃを付けている。第６７図のインバータ回路につい
て詳細に説明したので、０Ｍ０８回路を理解できる同業
者は容易に動作を理解できるであろう。なお本実施例で
は３人力ＮＡＮＤ回路を例にとって説明したが、２人力
、４人力等一般のに入力ＮＡＮＤ回路に本発明は適用で
きる。

第７０図は、第６７図に示したインバータ回路と同様な
考えにより、３人力ＮＯＲ回路に展開したものである。

同一部品は同一符号で示す。又、同じ機能をもつ部品は
第６７図の番号の後にＡ。

Ｂ、Ｃを付けている。第６７図のインバータ回路につい
て詳細に説明したので、０Ｍ０８回路を理解できる同業
者は容易に動作を理解できるであろう。なお、本実施例
では３人力ＮＯＲ回路を例にとって説明したが、２人力
、４人力等一般のに入力ＮＯＲ回路に本発明は適用でき
る。

第７１図は、第６７図に示したインバータ回路と同様な
考えにより、３ステ一トインバータ回路に展開したもの
である。同一部品は同一符号で示す。増えている素子は
、イネーブル端子３３５に接続されているＣＭＯＳイン
バータ３３０、ＮＭＯＳ３１７と３１８に直列に接続さ
れているＮＭＯＳ３３１゜ＰＭＯ５３１９と直列に接続
されているＰＭＯ５３３２，ＮＭＯＳ３２０と直列に接
続されているＮＭＯＳ３３３．ＮＰＮ３１Ｓのベース・
エミッタ間に接続されているトランスファゲート３３４
及び、ＮＰＮ３１６のベース・エミッタ間に接続されて
いるＮＭＯＳ３３６である。

次に、動作について説明する。

まず、イネーブル端子３３５が“１″レベルの場合には
、上記した増加素子のうち、電流経路に入っているＮＭ
ＯＳ３３１．　ＰＭＯ５３３２，ＮＭＯＳ３３３は全て
オンであり％ＮＰＮ３１５と３１６のベース・エミッタ
間に挿入されているトランスファゲート３３４　、ＮＭ
ＯＳ３３６はオフとなっている。したがって、電気的に
は第６７図のインバータと同じ回路図になり、インバー
タ回路として働く。

一方、イネーブル端子３３５がＩＩ　ＯＩＩレベルの場
合には、上記のオン・オフ状態が逆転する。したがって
、ＮＰＮ３１５と３１６のベース・エミッタ間は短絡さ
れ、ベース電流供給路も遮断されるので。

ＮＰＮ３１５と３１６はオフとなる。又、出力端子３２
６から、Ｖｃｃ端子１８０、あるいはＧＮＤ端子１８１
への経路も遮断されるので、ハイインピーダンス状懲と
なる。

本発明のインバータ回路を用いてラッチ回路を構成する
ことも可能である。即ち、第１３図にラッチ回路を示し
たが、Ｂ１−ＣＭＯＳインバータ回路に第６７図で示し
たインバータ回路を用いれば良い。

以上、インバータ回路、ＮＡＮＤ回路、ＭＯＲ回路、３
ステ一ト回路、ラッチ回路を例にとって説明したが、Ｎ
ＰＮはショットキーバリヤダイオード付ＮＰＮトランジ
スタでも良い、又１以上かかられかるように、ＣＭＯＳ
で構成できる回路全てに本発明は適用できる。又、帰還
インバータ３２１．３２２は速度を必要としないので、
通常のＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄ
ｒａｉｎ）構造のＭｏＳを使用し、その他のＭｏＳは非
対称ＬＤＤ構造のＭｏＳを使用することも可能である。

本発明の回路は０Ｍ０８回路と混在可能であり、高速、
低消費電力であるので大規模、高性能なゲートアレイＬ
ＳＩや、データ処理装置等へ応用できる。又、電源電圧
を下げてもスピードの低下が小さく、微細プロセス向き
の回路であるとも言える。

第７２図は、本発明のその他の実施例となるインバータ
回路である。上側のＮＰＮ３１５の制御は第１４図の回
路を用い、下側のＮＰＮ３１６の制御は第１０４図の回
路を用いたものである。

又、第７３図は、本発明のその他の実施例となるインバ
ータ回路である。上側のＮＰＮ３１５の制御は第３８図
の回路を用い、下側のＮＰＮ３１６の制御は第６７図の
回路を用いたものである。

上記の他にも、各種回路の組合せが可能であり、それら
も本発明の範ちゅうに入る。又、インバータ回路に限ら
ぬことは明白である。

更に、本発明中に示すベースバイアスを各種回路に付加
することも可能である。

以下１本発明の実施例を第２０５〜２０９図により説明
する。

第７６図は、前記第１４図に示した回路に次の素子を追
加したものである。すなわち、ＮＭＯＳ１１４のドレイ
ンをＮＰＮ１２０のベースに接続し、ソースをＶＯ２よ
り低くＧＮＤより高いある固定電位端子１６８に接続し
、ゲートを入力端子１６２に接続し、ＮＭＯＳ１１９の
ドレインをＮＰＮ１２１のベースに、ソースをＶＢＥよ
り低くＧＮＤより高いある固定電位端子１６９に、ゲー
トを出力端子１０５に接続する。

第７７図は上記一実施例によるインバータ論理ゲートの
動作タイムチャートを示す。

まず入力１６２　（ａ）がハイからロウレベルに変化す
る場合を考えると、出力１６５．初段の帰還インバータ
１５０．終段の帰還インバータ１５２は第７７図（ｂ）
、（ｃ）、（ｄ）のような出力が得られる。ここでドラ
イバＰＭＯ３１００は（ｅ）に示すように入力１６２の
立下りによりＯＦＦからＯＮへのドライバＮＭＯ５ＩＩ
Ｏは（ｆ）に示すようにＯＮからＯＦＦへと状態が変化
する。

この遷移期間において、　ＰＭＯ５１０３とＮＭＯＳ１
１７は（ｇ）、（ｉ）に示すように少なくとも出力１６
５が十分ハイレベルになるまでオフしており、　ＮＭＯ
Ｓ１１４は入力に同期してオフとなるため、バイポーラ
トランジスタ１２０のベース電流の漏れは小さく抑えら
れる。またベースエミッタ電圧ＶＢＥを超えないように
設定したベースバイアス電圧（例えば０．４　　Ｖ）が
、あらかじめＮＭＯＳ１１４　を介してＮＰＮ１２０の
ベースに与えられるため、ベース周りの寄生容量をあら
かじめ０．４　ｖまで充電しており。

ベース電位がＶＢＨに達する時間は速められる。

一方、バイポーラＮＰＮトランジスタ１２１については
、ＮＭＯＳ１１８が前もってオンしているためベースの
蓄積電荷を放電できる状態にあり、ＮＭＯＳ１１９はオ
フであるのベースバイアス電圧は印加されず、バイポー
ラトランジスタ１２１はカットオフされる。

次に入力１６２がロウからハイレベルに変化する場合ハ
トライバＮＭＯＳＩＩＯはＯＦＦからＯＮへ、ドライバ
ＰＭＯＳ１００はＯＮからＯＦＦへと変化する。

この遷移期間において、ＮＭＯＳ１１８は前もってオフ
しており、また、ＮＭＯＳ１１９は前もってオンしてお
り、ＮＰＮ１２１のベースはあらかじめ０．４　　Ｖと
なっている。したがってＮＰＮ１２１は高速にオンする
事ができる。バイポーラトランジスタ１２０については
ＰＭＯ３１０３及びＮＭＯＳ１１７は前もってオンして
おり、少なくとも出力１６５が十分ロウレベルになるま
でオン状態が維持される。　ＮＭＯＳ１１４は入力１６
２に同期してオンとなる。ベースの蓄積電荷やベース周
りの寄生容量に蓄えられた電荷はＮＭＯＳ１０３゜１１
７を介して放電される。　ＮＭＯＳ１１４はオンとなっ
てもベースバイアス電圧はＶＢＥを超えないのでパイポ
ートランジスタ１２０はオンすることはない。

第７８図は本発明の他の一実施例で、多入力論理ゲート
への展開の一例として３人力ＮＡＮＤゲー１−について
示したものである。前記第７６図の実施例との相違はド
ライバＰＭＯ３ＩＯＩ、　１０２を並列に。

ドライバＮＭＯＳＩＩＩ、　１１２及びスイッチＮＭＯ
５１１５，１１６を直列に追加した点である。

第７９図は本発明の他の実施例で多入力論理ゲートへの
展開の一例のうち、他の論理機能への展開の例として３
人力ＮＯＨについて示したものである。前記第７６図の
実施例との相違点はドライバＰＭＯ５ＩＯ０，１０１，
１０２を直列にし、ドライバＮＭＯ５１１０、１１１，
１１２及びスイッチＮＭＯ５１１４，１１５，１１６を
並列に接続した点である。

第８０図は本発明の他の一実施例で、他の論理機能への
展開のうち、クロックドインバータ（スリーステートイ
ンバータ）について示したものである。

構成は前記第７６図の実施例（インバータ）にクロック
エネーブル入力１６６、エネーブル入力反転用インバー
タ１５３　、　ＮＭＯＳ３００．　ＮＭＯＳ３０１゜Ｐ
ＭＯ３１０７，ＮＭＯＳ３０２．　トランスファゲート
２４０を追加したものである。イネーブル入力１６６を
ハイレベルにすると本回路は第７６図のインバータと同
じ動作を行う、一方、イネーブル入力１６６をロウレベ
ルにすると、トランスファゲート２４０およびＮＭＯＳ
３０２がオンしＮＰＮ１２０および１２１がオフする。

また、ＮＭＯＳ３００がオフし、結局、出力１６５がハ
イインピーダンスとなる。

〔発明の効果〕

本発明によれば、回路に印加される電圧が低いので素子
の耐圧条件が満足される。また、消費電力がおよそ電圧
の２乗に比例して低くなるので。

従来に比較して数倍の回路をワンチップ上に集積化する
事ができる。その結果、信号のチップ間渡りによる遅延
が低減されシステムの高速化が可能となる。また、消費
電力が小さいので、発熱量が小さく、冷却設備が簡単化
され低コスト化が可能となる。この他、高集積化に伴う
あらゆるメリットが生かされる。

また１本発明によれば、出力段バイポーラがオンする時
に、ベース電流引抜き素子がオフしており、高インピー
ダンス状態にあるので、ベース電流の漏れがなく、高速
にバイポーラをオンする事ができる。したがって、ベー
ス電流引抜き素子を充分大きく設計し、低消費電力化を
計っても高速性が損われる事はない、また、引抜き素子
を介して、出力電圧を高速に電源フル振巾する事ができ
る。　また、本発明によれば、電界効果トランジスタ及
びバイポーラトランジスタから成る高速。

低消費電力、大規模の半導体集積回路装置を得ることが
できる。

また、本発明によればバイポーラトランジスタのベース
電位があらかじめ、ベース・エミッタ間電圧ＶＩＢより
は低く、ＧＮＤ電位よりは高いある固定電圧（例えば０
．４　　Ｖ）にバイアスされているので、バイポーラ・
トランジスタを高速にオンする事が可能となる。

【図面の簡単な説明】

第１図は本発明回路図、第２図は動作タイミング図、第
３図は従来回路図、第４図は動作タイミング図、第５図
は性能グラフ、第６図及び第７図は第一発明の実施例、
第８図から第４４図は実施例の回路図および動作タイミ
ング図、第４５図は実施例の縦構造断面図、第４６図及
び第４７図は実施例の平面図、第４８図から第６２図は
本発明の詳細な説明する図、第６３図、第６４図は従来
のＢ１ＣＭＯＳインバータ回路、第６５図、第６６図は
その動作説明図、第６７図は本発明の実施例のインバー
タ回路図、第６８図はその動作説明図、第６９図、第７
０図、第７１図は、各々、本発明の実施例の３人力ＮＡ
ＮＤ回路、３人力ＮＯＲ回路、３ステ一トインバータ回
路を示す図、第７２図、第７３図は本発明の他の実施例
のインバータ回路、第７４図は本発明の実施例の回路図
。 第７５図は動作タイミング図、第７６図から第７９図は
本発明の実施例を示す回路図、第８０図は動作タイミン
グ図である。 １００〜１０９・・・ＰＭＯ３，１１１〜１１９゜３１
７．３１８−ＮＭＯＳ，１２０，１２１゜３１５．３１
６・・・ＮＰＮトランジスタ、１４０゜１４１・・・抵
抗、１５０〜１５４．３”２１，３２２・ＣＭ　ＯＳ　
イ？、／バータ、ｌ５９−Ｂ１ＣＭＯＳインバータ、１
６０−　Ｖｃｃ電源、１６１−ＧＮＤ電源、１６２〜１
６４・・・久方端子、１６５・・・出力端子、１６６・
・・イネーブル端子、１６７・・・ラッチパルス端子、
１９０，１９１・・・電流バイパス素子、１。２５．１
９３・・・バイポーラトランジスタ、１９４〜１９６・
ＦＥＴ、　２００・・・第１層金属配線、２０１・・・
第２層金属配線、２０４・・・第１ゲート、２４０，２
４１・・・トランスファゲート。 第　ｌ　　口 第　２　図 第　３　口 第　４　口 第　、５　口 嘴免ｔｊＪ〜　　− 第　６　口 第　７　口 第　８　図 第　。２５ 第　ｌＯ密 第　／Ｉ　　１７１ 茅　１３ｒＸＪ 孕　７４　口 第　／Ｓ２ 第　７６　回 第　７７　　口 第１８　口 第　１９　　回 ’＄　　２（：）　　の 第　２１　　口 第　２４　　口 ｗ−２５回 第　２６　回 第　２７　口 第　２７り 第　３０　　の 第　３１　　目 第　３２　口 第　３４　リ ￥’ｙ　　３ｓ　。 ′／６１ 泪３６図 第３ｇ圀 第（４）ｏｒＸ１ 第４１０ 卒４３０ ＠４４０ ＄１ゴロ 第４ｇ口 第５１０ 唱ｓ２国 １４図 染ＳＳの めＳ６の ≠ＳｒＴ　囚 箒５Ｓ図 第５１図 第６０圀 第６１　　の ｖ５京電圧　　Ｖｃこ　（Ｖ） 第ｂ３　［！１ ＃７６Ｓの ｌｔａ め６６の 第６９圀 ””ｚｍ 事６ｇ国 第Ｔ４０ 第ｒｒｓ口 墳シ　１ら　区 羊’ｔｇ図 寥’ｒ’ｔ　。 ’１−ｒｑｃ２１ 囁ｇｏ囚

Claims (1)

1. 【特許請求の範囲】 １、複数の論理回路が単一の半導体基板に集積化された
   ものにおいて、上記複数の論理回路の内少なくとも一つ
   は、 電位の差の絶対値が実質的に５Ｖ未満の第１及び第２の
   電源端子と、 少なくとも一つの入力端子と、 出力端子と、 ベースを有し、コレクタ・エミッタ電流路が上記第１の
   電源端子と上記出力端子との間に接続されるバイポーラ
   トランジスタと、 ゲートが上記入力端子に印加される入力信号に応答し、
   ソース・ドレイン電流路が上記第１の電源端子と上記バ
   イポーラトランジスタのベースとの間に接続される少な
   くとも一つの電界効果トランジスタと、 上記入力端子に印加される入力信号に応答して、上記バ
   イポーラトランジスタのオン・オフ動作とは相補的なオ
   ン・オフ動作をし、一対の主端子間の電流路が上記出力
   端子と上記第２の電源端子との間に接続される半導体ス
   イッチ素子と、 一対の主端子間の電流路が上記第１の電源端子と上記出
   力端子との間に設けられ、かつ、上記バイポーラトラン
   ジスタがオンのときに、上記バイポーラトランジスタの
   ベース・エミッタ順方向電圧に基づいて存在する上記第
   １の電源端子と上記出力端子との電位差を減少させる電
   位差減少素子とから構成されることを特徴とする半導体
   集積回路装置。 ２、複数の論理回路が単一の半導体基板に集積化された
   ものにおいて、上記複数の論理回路の内少なくとも一つ
   は、 電位の差の絶対値が実質的に５Ｖ未満の第１及び第２の
   電源端子と、 少なくとも一つの入力端子と、 出力端子と、 ベースを有し、コレクタ・エミッタ電流路が上記出力端
   子と上記第２の電源端子との間に接続されるバイポーラ
   トランジスタと、 ゲートが上記入力端子に印加される入力信号に応答し、
   ソース・ドレイン電流路が上記出力端子と上記バイポー
   ラトランジスタのベースとの間に接続される少なくとも
   一つの電界効果トランジスタと、 上記入力端子に印加される入力信号に応答して、上記バ
   イポーラトランジスタのオン・オフ動作とは相補的なオ
   ン・オフ動作をし、一対の主端子間の電流路が上記第１
   の電源端子と上記出力端子との間に接続される半導体ス
   イッチ素子と、 一対の主端子間の電流路が上記出力端子と上記第２の電
   源端子との間に設けられ、かつ、上記バイポーラトラン
   ジスタがオンのときに、上記バイポーラトランジスタの
   ベース・エミッタ順方向電圧に基づいて存在する上記出
   力端子と上記第２の電源端子との電位差を減少させる電
   位差減少素子とから構成されることを特徴とする半導体
   集積回路装置。 ３、複数の論理回路が単一の半導体基板に集積化された
   ものにおいて、上記複数の論理回路の内少なくとも一つ
   は、 電位の差の絶対値が実質的に５Ｖ未満の第１及び第２の
   電源端子と、 少なくとも一つの入力端子と、 出力端子と、 ベースを有し、コレクタ・エミッタ電流路が上記第１の
   電源端子と上記出力端子との間に接続される第１のバイ
   ポーラトランジスタと、ゲートが上記入力端子に印加さ
   れる入力信号に応答し、ソース・ドレイン電流路が上記
   第１の電源端子と上記第１のバイポーラトランジスタの
   ベースとの間に接続される少なくとも一つの第１の電界
   効果トランジスタと、 ベースを有し、コレクタ・エミッタ電流路が上記出力端
   子と上記第２の電源端子との間に接続される第２のバイ
   ポーラトランジスタと、ゲートが上記入力端子に印加さ
   れる入力信号に応答し、上記第２のバイポーラトランジ
   スタを上記第１のバイポーラトランジスタのオン・オフ
   動作は相補的なオン・オフ動作させるためのソース・ド
   レイン電流路が上記出力端子と上記第２のバイポーラト
   ランジスタのベースとの間に接続される少なくとも一つ
   の第２の電界効果トランジスタと、 一対の主端子間の電流路が上記第１の電源端子と上記出
   力端子との間に設けられ、かつ、上記第１バイポーラト
   ランジスタがオンのときに、上記第１のバイポーラトラ
   ンジスタのベース・エミッタ順方向電圧に基づいて存在
   する上記第１の電源端子と上記出力端子との電位差を減
   少させる第１の電位差減少素子と、 一対の主端子間の電流路が上記出力端子と上記第２の電
   源端子との間に設けられ、かつ、上記第２のバイポーラ
   トランジスタがオンのときに、上記第２のバイポーラト
   ランジスタのベース・エミッタ順方向電圧に基づいて存
   在する上記出力端子と上記第２の電源端子との電位差を
   減少させる電位差減少素子とから構成されることを特徴
   とする半導体集積回路装置。 ４、上記第１の電源端子と上記第２の電源端子との電位
   の差の絶対値が３．３Ｖ±０．３Ｖを実質的に満足する
   第１項、第２項、または第３項記載の半導体集積回路装
   置。 ５、上記第１の電源端子と上記第２の電源端子との電位
   の差の絶対値が４．５Ｖ±１０％を実質的に満足する第
   １項、第２項、または第３項記載の半導体集積回路装置
   。 ６、上記第１の電源端子と上記第２の電源端子との電位
   の差の絶対値が２．０Ｖ±１０％を実質的に満足する第
   １項、第２項、または第３項記載の半導体集積回路装置
   。 ７、上記第１の電源端子と上記第２の電源端子との電位
   の差の絶対値が１．５Ｖ±１０％を実質的に満足する第
   １項、第２項、または第３項記載の半導体集積回路装置
   。 ８、上記第１の電源端子と上記第２の電源端子との電位
   の差の絶対値が３．０Ｖ±１０％を実質的に満足する第
   １項、第２項、または第３項記載の半導体集積回路装置
   。 ９、上記第１の電源端子と上記第２の電源端子との電位
   の差の絶対値が４．５Ｖ±１０％を実質的に満足する第
   １項、第２項、または第３項記載の半導体集積回路装置
   。 １０、上記第１の電源端子と上記第２の電源端子との電
   位の差の絶対値が４．０Ｖ±１０％を実質的に満足する
   第１項、第２項、または第３項記載の半導体集積回路装
   置。 １１、上記第１の電源端子と上記第２の電源端子との電
   位の差の絶対値が４．０Ｖ以上５．０Ｖ未満を実質的に
   満足する第１項、第２項、または第３項記載の半導体集
   積回路装置。 １２、バスと、上記バスに接続される中央処理装置と、
   上記バスに接続され、上記中央処理装置に入力されるデ
   ータ及び／又は上記中央処理装置から出力されるデータ
   を記憶する記憶装置とを有する情報処理装置において、
   上記バスに接続される中央処理装置の出力回路は、 電位の差の絶対値が実質的に５Ｖ未満の第１及び第２の
   電源端子と、 少なくとも一つの入力端子と、 上記バスに接続される出力端子と、 ベースを有し、コレクタ・エミッタ電流路が上記第１の
   電源端子と上記出力端子との間に接続されるバイポーラ
   トランジスタと、 ゲートが上記入力端子に印加される入力信号に応答し、
   ソース・ドレイン電流路が上記第１の電源端子と上記バ
   イポーラトランジスタのベースとの間に接続される少な
   くとも一つの電界効果トランジスタと、 上記入力端子に印加される入力信号に応答して、上記バ
   イポーラトランジスタのオン・オフ動作とは相補的なオ
   ン・オフ動作をし、一対の主端子間の電流路が上記出力
   端子と上記第２の電源端子との間に接続される半導体ス
   イッチ素子とから構成されることを特徴とする情報処理
   装置。 １３、上記バス、上記中央処理装置、及び上記記憶装置
   は、単一の半導体基板に集積化されている第１２項記載
   の情報処理装置。 １４、ＦＥＴトランジスタとバイポーラトランジスタを
   同一半導体基板上に複合集積形成した半導体集積回路装
   置において、出力端子と第１の電源とに接続され、第１
   の電源電位からバイポーラトランジスタのベース・エミ
   ッタ間電圧の整数倍低い電位よりは高く、第１の電源電
   位以下に出力電位を設定する第１の電流経路と、入力電
   圧に応答して出力電位を第１の電源電位からバイポーラ
   トランジスタのベース・エミッタ間電圧の整数倍低い電
   位に設定するコレクタ・エミッタ電流経路を有する第１
   のバイポーラトランジスタと、ソース・ドレイン電流経
   路が第１の電源と該第１のバイポーラトランジスタのベ
   ースとに接続される第１のＦＥＴトランジスタと、出力
   端子と第２の電源とに接続されるスイッチを有する半導
   体集積回路装置。 １５、特許請求の範囲第１４項において、第１の電源電
   位と第２の電源電位の差の絶対値が５Ｖ未満となる事を
   特徴とする半導体集積回路装置。 １６、ＦＥＴトランジスタとバイポーラトランジスタを
   同一半導体基板上に複合集積形成した半導体集積回路装
   置において、出力端子と第１の電源とに接続され、第１
   の電源電位よりバイポーラトランジスタのベース・エミ
   ッタ間電圧の整数倍高い電位よりは低く、第１の電源電
   位以上に出力電位を設定する第１の電流経路と、入力電
   圧に応答して出力電位を第２の電源電位よりバイポーラ
   トランジスタのベース・エミッタ間電圧の整数倍高い電
   位に設定するコレクタ・エミッタ電流経路を有する第１
   のバイポーラトランジスタと、ソース・ドレイン電流経
   路が該第１のバイポーラトランジスタのベースに接続さ
   れる第１のＦＥＴトランジスタと、出力端子と第２の電
   源とに接続されるスイッチを有する半導体集積回路装置
   。 １７、特許請求の範囲第１６項において、第１の電源電
   位と第２の電源電位の差の絶対値が５Ｖ未満となる事を
   特徴とする半導体集積回路装置。 １８、ＦＥＴトランジスタとバイポーラトランジスタを
   同一半導体基板上に複合集積形成した半導体集積回路装
   置において、コレクタ・エミッタ電流経路が第１の電源
   と出力端子との間に接続される第１のバイポーラトラン
   ジスタと、ソース・ドレイン電流経路が第２の電源と該
   第１のバイポーラトランジスタのベースとに接続される
   第１のＦＥＴトランジスタと、該第１のバイポーラトラ
   ンジスタのベースに接続される第１の電流経路と、ソー
   ス・ドレイン電流経路が該第１の電流経路と第３の電源
   とに接続される第２のＦＥＴトランジスタと、該第１Ｆ
   ＥＴトランジスタのゲートと該第２のＦＥＴトランジス
   タのゲートが入力端子に接続され、出力端子と第４の電
   源とに接続されるスイッチを有し、第１の電流経路は、
   出力電位が、第１の電源電位よりバイポーラトランジス
   タのベース・エミッタ間電圧の整数倍低い電位以上にな
   るまでオフしていることを特徴とする半導体集積回路装
   置。 １９、ＦＥＴトランジスタとバイポーラトランジスタを
   同一半導体基板上に複合集積形成した半導体集積回路装
   置において、コレクタ・エミッタ電流経路が第１の電源
   と出力端子との間に接続される第１のバイポーラトラン
   ジスタと、ソース・ドレイン電流経路が第２の電源と該
   第１のバイポーラトランジスタのベースとに接続される
   第１のＦＥＴトランジスタと、第１のバイポーラトラン
   ジスタのベースと第３の電源に接続される第１の電流経
   路と、出力と第４の電源とに接続されるスイッチとを有
   し、第１のＦＥＴトランジスタのゲートが入力端子に接
   続され、第１の電流経路は、出力電位が、第１の電源電
   位よりバイポーラトランジスタのベース・エミッタ間電
   圧の整数倍高い電位以下になるまでオフしていることを
   特徴とする半導体集積回路装置。 ２０、特許請求の範囲第１８項において、上記第１の電
   流経路を、上記回路の出力電圧によつて制御することを
   特徴とする半導体集積回路装置。 ２１、特許請求の範囲第１９項において、上記第１の電
   流経路を、上記回路の出力電圧によつて制御することを
   特徴とする半導体集積回路装置。 ２２、特許請求の範囲第１８項において、第１のＦＥＴ
   トランジスタはＰＭＯＳ、第１の電流経路はＰＭＯＳ、
   第２のＦＥＴトランジスタはＮＭＯＳで構成することを
   特徴とする半導体集積回路装置。 ２３、特許請求の範囲第１９項において、第１のＦＥＴ
   トランジスタはＮＭＯＳ、第１の電流経路はＮＭＯＳで
   構成することを特徴とする半導体集積回路装置。 ２４、ＭＯＳトランジスタとバイポーラトランジスタを
   同一半導体基板上に複合集積形成した半導体集積回路装
   置において、コレクタが第１の電源に接続され、エミッ
   タが出力端子に接続される第１のＮＰＮトランジスタと
   、ソースが第１の電源に接続されドレインが第１のＮＰ
   Ｎトランジスタのベースに接続される第１のＰＭＯＳト
   ランジスタと、ソースが第１のＮＰＮトランジスタのベ
   ースに接続され、ドレインが出力端子に接続される第２
   のＰＭＯＳトランジスタと、コレクタが出力端子に接続
   されエミッタが第２の電源に接続される第２のＮＰＮト
   ランジスタと、ドレインが出力端子に接続されソースが
   第２のＮＰＮトランジスタのベースに接続される第１の
   ＮＭＯＳトランジスタと、ドレインが第２のＮＰＮトラ
   ンジスタのベースに接続されソースが第２の電源に接続
   される第２のＮＭＯＳトランジスタと、入力が該出力端
   子に接続され、出力が該第２のＰＭＯＳトランジスタと
   第２のＮＭＯＳトランジスタのゲートに接続される第１
   のＣＭＯＳインバータを有し、第１のＰＭＯＳトランジ
   スタのゲートと第１のＮＭＯＳトランジスタのゲートを
   入力端子に接続した構成を特徴とする半導体集積回路装
   置。 ２５、特許請求の範囲第２４項において、ドレインを第
   １のＮＰＮトランジスタのベースに接続し、ソースを出
   力端子に接続した第３のＮＭＯＳトランジスタと、入力
   を上記第１のＣＭＯＳインバータに接続し、出力を該第
   ３のＮＭＯＳのゲートに接続した第２のＣＭＯＳインバ
   ーとを追加接続したことを特徴とする半導体集積回路装
   置。 ２６、特許請求の範囲第２４項において、ドレインを該
   第１のＮＰＮトランジスタのベースに接続した第３のＮ
   ＭＯＳトランジスタと、ドレインを該第３のＮＭＯＳト
   ランジスタのソースに接続し、ソースを第２の電源に接
   続し、ゲートを入力端子に接続した第４のＮＭＯＳトラ
   ンジスタと、入力を第１のＣＭＯＳインバータの出力に
   接続し、出力を該第３のＮＭＯＳのゲートに接続した第
   ２のＣＭＯＳインバータとを追加接続したことを特徴と
   する半導体集積回路装置。 ２７、特許請求の範囲第２５項において、第１のＮＭＯ
   Ｓトランジスタのドレインと出力端子の間に第４のＮＭ
   ＯＳトランジスタを追加挿入し、該第４のＮＭＯＳトラ
   ンジスタのドレインを出力端子に接続し、ソースを第１
   のＮＭＯＳトランジスタのドレインに接続し、ゲートを
   第２のＣＭＯＳインバータの出力に接続したことを特徴
   とする半導体集積回路装置。 ２８、特許請求の範囲第２４項において、ドレインを第
   １のＮＰＮトランジスタのベースに接続し、ソースを第
   ２の電源に接続し、ゲートを入力端子に接続した第３の
   ＮＭＯＳトランジスタを追加接続したことを特徴とする
   半導体集積回路装置。 ２９、特許請求の範囲第２４項において、第１のＮＰＮ
   トランジスタのベース・エミッタ間に第１の抵抗を接続
   したことを特徴とする半導体集積回路装置。 ３０、ＭＯＳトランジスタとバイポーラトランジスタを
   同一半導体基板上に複合集積形成した半導体集積回路装
   置において、コレクタが第１の電源に接続され、エミッ
   タが出力端子に接続される第１のＮＰＮトランジスタと
   、ソースが第１の電源に接続されドレインが第１のＮＰ
   Ｎトランジスタのベースに接続される第１のＰＭＯＳト
   ランジスタと、ソースが第１のＮＰＮトランジスタのベ
   ースに接続され、ドレインが出力端子に接続される第２
   のＰＭＯＳトランジスタと、コレクタが第２の電源に接
   続され、エミッタが出力端子に接続される第１のＰＮＰ
   トランジスタと、ドレインが出力端子に接続されソース
   が第１のＰＮＰトランジスタのベースに接続される第１
   のＮＭＯＳトランジスタと、ドレインが第１のＰＮＰト
   ランジスタのベースに接続され、ソースが第２の電源に
   接続される第２のＮＭＯＳトランジスタと、入力が上記
   出力端子に接続され出力が上記第２ＰＭＯＳトランジス
   タのゲートと第１のＮＭＯＳトランジスタのゲートに接
   続される第１のＣＭＯＳインバータとを有し、第１のＰ
   ＭＯＳトランジスタのゲートと第２のＮＭＯＳトランジ
   スタのゲートを入力端子に接続したことを特徴とする半
   導体集積回路装置。 ３１、特許請求の範囲第２４項、第２５項、第２６項、
   第２７項または第１５項において、第１のＮＰＮトラン
   ジスタのベース・エミッタ間に第１の抵抗を接続し、第
   ２のＮＰＮトランジスタのベース・エミッタ間に第２の
   抵抗を接続したことを特徴とする半導体集積回路装置。 ３２、特許請求の範囲第３０項において、第１のＮＰＮ
   トランジスタのベース、エミッタ間に第１の抵抗を接続
   し、第２のＰＮＰトランジスタのベース・エミッタ間に
   第２の抵抗を接続したことを特徴とする半導体集積回路
   装置。 ３３、特許請求の範囲第２６項において、第２のＰＭＯ
   Ｓトランジスタと第２のＮＭＯＳトランジスタを削除し
   、第２のＮＰＮトランジスタのベース・エミッタ間に第
   １の抵抗を接続したことを特徴とする半導体集積回路装
   置。 ３４、特許請求の範囲第３３項において、第１のＮＰＮ
   トランジスタのベース・エミッタ間に第２の抵抗を接続
   したことを特徴とする半導体集積回路装置。 ３５、特許請求の範囲第２５項において、ドレインを第
   １のＮＰＮトランジスタのベースに接続し、ソースを第
   １および第２の電源電位とは異なる第３の固定電位端子
   に接続し、ゲートを入力端子に接続した第４のＮＭＯＳ
   トランジスタと、ドレインを第２のＮＰＮトランジスタ
   のベースに接続し、ソースを該第３の固定電位端子に接
   続し、ゲートを出力端子に接続した第５のＮＭＯＳトラ
   ンジスタとを追加接続したことを特徴とする半導体集積
   回路装置。 ３６、半導体基板上に、回路素子より成り回路動作を行
   う複数個の内部回路と、外部からの入力信号を入力し、
   前記内部回路へ出力する複数個の入力回路と、前記内部
   回路の出力信号を入力し、外部へ出力する複数個の出力
   回路とから成る半導体集積回路装置に於いて、 前記回路として、コレクタが電源端子に、エミッタが出
   力端子にそれぞれ接続される第１のＮＰＮバイポーラト
   ランジスタと、コレクタが前記出力端子に、エミッタが
   固定電位端子に接続される第２のＮＰＮバイポーラトラ
   ンジスタと、入力端子と、各ゲートが各々異なる前記入
   力端子に、各ソース及び各ドレインが前記第１のＮＰＮ
   バイポーラトランジスタのコレクタとベースとの間に並
   列あるいは直列に接続される第１のＰ型電界効果トラン
   ジスタと、前記第２のＮＰＮバイポーラトランジスタの
   ベース電流供給手段として、電源端子にドレインあるい
   はソースを接続し、ゲートを前記出力端子の電位によつ
   て制御する第１の電界効果トランジスタと、前記第１の
   電界効果トランジスタと前記第２のＮＰＮバイポーラト
   ランジスタのベースとの間に接続した第２の電界効果ト
   ランジスタを具備することを特徴とする半導体集積回路
   装置。 ３７、ＭＯＳトランジスタとバイポーラトランジスタを
   同一半導体基板上に複合集積形成した半導体集積回路装
   置において、コレクタを第１の電源に接続し、エミッタ
   を出力に接続した第１のＮＰＮトランジスタと、エミッ
   タを出力に接続し、コレクタを第２の電源に接続した第
   １のＰＮＰトランジスタと、ソースを第１の電源に接続
   し、ドレインを第１のＮＰＮトランジスタのベースに接
   続した第１のＰＭＯＳトランジスタと、ソースを第１の
   電源に接続し、ドレインを第１のＰＮＰトランジスタの
   ベースに接続した第２のＰＭＯＳトランジスタと、ドレ
   インを第１のＮＰＮトランジスタのベースに、ソースを
   第２の電源に接続した第１のＮＭＯＳトランジスタと、
   ドレインを第２のＰＮＰトランジスタのベースに接続し
   、ソースを第２の電源に接続した第２のＮＭＯＳトラン
   ジスタと、第１のＮＰＮトランジスタのベース・エミッ
   タ間に第１の抵抗を接続し、第１のＰＮＰトランジスタ
   のベース・エミッタ間に第２の抵抗を接続し、第１、第
   ２のＰＭＯＳトランジスタのゲートと第１、第２のＮＭ
   ＯＳトランジスタのゲートを入力端子に接続したことを
   特徴とする半導体集積回路装置。