JPH03293813A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH03293813A JPH03293813A JP2095128A JP9512890A JPH03293813A JP H03293813 A JPH03293813 A JP H03293813A JP 2095128 A JP2095128 A JP 2095128A JP 9512890 A JP9512890 A JP 9512890A JP H03293813 A JPH03293813 A JP H03293813A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- circuit
- voltage
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 239000003990 capacitor Substances 0.000 claims description 12
- 230000000295 complement effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000002253 acid Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は半導体集積回路に関し、
特に出力信号のたち上り時及びたち下り時における遅延
時間を短縮することを目的とし負荷駆動部が相補型エミ
タホロワ回路で構成されており、該エミッタホロワ回路
を構成する双方のトランジスタの制御端子間を容量で接
続するように構成する。
時間を短縮することを目的とし負荷駆動部が相補型エミ
タホロワ回路で構成されており、該エミッタホロワ回路
を構成する双方のトランジスタの制御端子間を容量で接
続するように構成する。
本発明は半導体集積回路装置に関するものであリバッフ
ァー、インバーター、或は論理回路等において出力がた
ち上る場合及びたち下る場合における配線負荷に起因す
る遅延時間を短縮せしめる半導体集積回路装置に関する
ものである。
ァー、インバーター、或は論理回路等において出力がた
ち上る場合及びたち下る場合における配線負荷に起因す
る遅延時間を短縮せしめる半導体集積回路装置に関する
ものである。
半導体集積回路の主な用途である半導体集積論理回路の
なかで特に超高速性を有するものとしてECLがある。
なかで特に超高速性を有するものとしてECLがある。
処でECL論理回路は、その高速性から大型計算機、ワ
ークステーション、計測器等、高性能システムに多く使
われており、システムの性能向上の為に、該論理回路の
高集積化半導体素子の高速化が図られてきた。その結果
、ECL論理ICでは、致方ゲート規模のVLSLが実
現されつつある。
ークステーション、計測器等、高性能システムに多く使
われており、システムの性能向上の為に、該論理回路の
高集積化半導体素子の高速化が図られてきた。その結果
、ECL論理ICでは、致方ゲート規模のVLSLが実
現されつつある。
この様な大規模のICにおいては、ある論理回路と論理
回路を結ぶ信号線が非常に長くなりそのために大きな寄
生容量がつくことになる。この寄生容量は、論理回路に
とっては負荷となり論理回路の高速性を損なう。特に、
現在のICでは素子自身の速度が速くなっており従って
信号線が長いとそれによって演算速度の低下が生じIC
の性能を劣化することになるため、重負荷に強いECL
型の論理回路を用意する必要があった。つまり回路の基
本遅延時間及び配線による遅延時間を短縮することが要
求されていた。
回路を結ぶ信号線が非常に長くなりそのために大きな寄
生容量がつくことになる。この寄生容量は、論理回路に
とっては負荷となり論理回路の高速性を損なう。特に、
現在のICでは素子自身の速度が速くなっており従って
信号線が長いとそれによって演算速度の低下が生じIC
の性能を劣化することになるため、重負荷に強いECL
型の論理回路を用意する必要があった。つまり回路の基
本遅延時間及び配線による遅延時間を短縮することが要
求されていた。
従来においては第4図(A)、 (B) 、に示すよう
にプルダウン抵抗を有するECL (エミッターカップ
ルドロジック)回路(第4図(A))、定電流回路を有
するECL回路(第4図(B))が用いられていた。と
ころがこれ等の回路に配線負荷がある場合は、特に出力
信号の立ち下り時に定電流或はPt1LL −DOWN
抵抗で該負荷に充電された電荷を放電するため、遅延時
間が長くかかってしまっていた。
にプルダウン抵抗を有するECL (エミッターカップ
ルドロジック)回路(第4図(A))、定電流回路を有
するECL回路(第4図(B))が用いられていた。と
ころがこれ等の回路に配線負荷がある場合は、特に出力
信号の立ち下り時に定電流或はPt1LL −DOWN
抵抗で該負荷に充電された電荷を放電するため、遅延時
間が長くかかってしまっていた。
本発胡者等はかかる問題点を改良するために第6図に示
すような負荷駆動回路を既に提案している。
すような負荷駆動回路を既に提案している。
第6図に示す半導体集積回路は
相補型プッシュプル機能をもつ負荷駆動出力を有する負
荷駆動回路部2と2個のエミッターフォロワー回路から
なり論理回路の出力を共通にベースに受け、互いに異な
るタイプからなる第1及び第2のエミッタフォロワート
ランジスタQ4’とQ5’ とから構成される電流切換
部1とから構成されているものであり、該電流切換部1
を構成する2つのエミッターフォロワー回路の一方のエ
ミッターフォロワー回路はNPN型バイポーラトランジ
スタQ4’を有し、又他方のエミッターフォロワー回路
はPNP型バイポーラトランジスタQ%’を有し、かつ
両トランジスタのベースは共通の入力を有するとともに
更にトランジスタQ4’のエミッターを負荷駆動回路部
2のPNP型トランジスタQ2のベースに接続させ、他
方酸トランジスタQS’のエミッターを負荷駆動回路部
2のNPN型トランジスタQ1 のベースに接続させて
いる。
荷駆動回路部2と2個のエミッターフォロワー回路から
なり論理回路の出力を共通にベースに受け、互いに異な
るタイプからなる第1及び第2のエミッタフォロワート
ランジスタQ4’とQ5’ とから構成される電流切換
部1とから構成されているものであり、該電流切換部1
を構成する2つのエミッターフォロワー回路の一方のエ
ミッターフォロワー回路はNPN型バイポーラトランジ
スタQ4’を有し、又他方のエミッターフォロワー回路
はPNP型バイポーラトランジスタQ%’を有し、かつ
両トランジスタのベースは共通の入力を有するとともに
更にトランジスタQ4’のエミッターを負荷駆動回路部
2のPNP型トランジスタQ2のベースに接続させ、他
方酸トランジスタQS’のエミッターを負荷駆動回路部
2のNPN型トランジスタQ1 のベースに接続させて
いる。
然しながら第6図に示す回路においても入力信号のたち
上り、及びたち下りにあける出力信号のたち上り、たち
下りの応答時間を顕著には改善しえないことが判った。
上り、及びたち下りにあける出力信号のたち上り、たち
下りの応答時間を顕著には改善しえないことが判った。
かかる原因を検討した結果、第6図において抵抗R1と
R2が存在しており、該抵抗の抵抗値が比較的大きい場
合には、出力信号のたち上りもたち下りも遅くなるが、
それは、まず入力信号がたち上る時を考えると、トラン
ジスタQS’はオフしトランジスタQ、はオンしようと
するがベース電流I、がRIを通してトランジスタQI
のベースに向けて流れるのでトランジスタQ、のベース
電圧はr、R,だけ電圧降下が発生する。従ってR3が
大きいとトランジスタQ、 はオンしようとするがこの
電圧降下のためベース電圧はなかなか上昇しないことに
なる。従ってトランジスタQ、はなかなかオンしないこ
とになる。逆に入力信号がたち下る時には上記とは逆に
トランジスタQ4′がオフするためトランジスタQ2の
ベースから電流I、が抵抗R2を通って流れることによ
りトランジスタQ、はオンしようとするが、同様に抵抗
R3が存在するため抵抗Rが大きいとトランジスタQ2
のベース電圧は下らないのでトランジスタQ2はなかな
かオンとならないという問題があった。
R2が存在しており、該抵抗の抵抗値が比較的大きい場
合には、出力信号のたち上りもたち下りも遅くなるが、
それは、まず入力信号がたち上る時を考えると、トラン
ジスタQS’はオフしトランジスタQ、はオンしようと
するがベース電流I、がRIを通してトランジスタQI
のベースに向けて流れるのでトランジスタQ、のベース
電圧はr、R,だけ電圧降下が発生する。従ってR3が
大きいとトランジスタQ、 はオンしようとするがこの
電圧降下のためベース電圧はなかなか上昇しないことに
なる。従ってトランジスタQ、はなかなかオンしないこ
とになる。逆に入力信号がたち下る時には上記とは逆に
トランジスタQ4′がオフするためトランジスタQ2の
ベースから電流I、が抵抗R2を通って流れることによ
りトランジスタQ、はオンしようとするが、同様に抵抗
R3が存在するため抵抗Rが大きいとトランジスタQ2
のベース電圧は下らないのでトランジスタQ2はなかな
かオンとならないという問題があった。
本発明は上記従来技術の欠点を改良し、信号の立ち上り
時及び立ち下り時における遅延時間を短縮するとともに
低消費電力で駆動能力を向上することの出来る半導体集
積回路装置を提供しようとするものである。
時及び立ち下り時における遅延時間を短縮するとともに
低消費電力で駆動能力を向上することの出来る半導体集
積回路装置を提供しようとするものである。
本発明は上記の目的を達成するため、半導体集積回路装
置は 負荷駆動部が相補型エミタホロワ回路で構成されており
、該エミッタホロワ回路を構成する双方のトランジスタ
の制御端子間を容量で接続した半導体集積回路である。
置は 負荷駆動部が相補型エミタホロワ回路で構成されており
、該エミッタホロワ回路を構成する双方のトランジスタ
の制御端子間を容量で接続した半導体集積回路である。
本発明においては上記のように構成することによって相
補型エミッタフォロワー回路の双方のトランシスターの
制御端子に同相の入力信号が入力した場合、種回路構成
にもよるが磐一般にオフする側のトランジスターの制御
端子の電圧はオンする側のトランジスターの制御端子電
圧よりも電圧変化が早いことが多いので、面制御端子間
に設けた容量が両端子間の電圧差を同一になるよう作用
することから両端子間の電圧差が補償されることになり
、従って、該トランジスタの制御端子電圧の上昇又は下
降の速度を加速することにより負荷駆動速度を向上する
ものである。
補型エミッタフォロワー回路の双方のトランシスターの
制御端子に同相の入力信号が入力した場合、種回路構成
にもよるが磐一般にオフする側のトランジスターの制御
端子の電圧はオンする側のトランジスターの制御端子電
圧よりも電圧変化が早いことが多いので、面制御端子間
に設けた容量が両端子間の電圧差を同一になるよう作用
することから両端子間の電圧差が補償されることになり
、従って、該トランジスタの制御端子電圧の上昇又は下
降の速度を加速することにより負荷駆動速度を向上する
ものである。
以下に本発明の具体例を図面により説明する。
まず本発明の原理を第1図により説明すると、第1図は
本発明に係る半導体集積回路における負荷駆動部20部
分のみを取り出して説明しているものであって、NPN
PN型バイポーラトランジスタQベース10とPNP型
バイポーラトランジスタQ2のベース11との間に容量
Cを接続したものであって、仮に入力信号が立ち上る場
合、オンしようとする側のトランジスタQ1のベース電
圧は上述したように抵抗の影響で上昇する速度が遅く、
一方オフする側のトランジスタQ2のベース電圧はこれ
に比べて早く上昇する。従ってベース10と11との間
に電位差が生ずることになるが、容量Cが両ベース間に
存在しておりその容量が両端子間の電圧差を同一にしよ
うとする機能を発揮するた前述したような、Q、がオン
しようとするときに流れるQlのベース電流11をQ4
のエミッタから容量Cを通して供給することにより、抵
抗R1による電圧降下をおさえる形になり、トランジス
タQ1のベース電圧はその分速く所定のしきい値レベル
迄到達することになる。一方これとは逆に人力信号がた
ち下る場合には、トランジスタQ2はオンしようとし、
又トランジスタQ1はオフしようとすることからトラン
ジスタQ2のベース11の電位は降下速度が遅く、一方
トランジスタQ2のベース10の電位は早く降下して両
者のベース電圧間に電位差が生ずるが、この電位差を容
量Cが補償することによってトランジスタQ2のベース
11の電位の低下が促進される。
本発明に係る半導体集積回路における負荷駆動部20部
分のみを取り出して説明しているものであって、NPN
PN型バイポーラトランジスタQベース10とPNP型
バイポーラトランジスタQ2のベース11との間に容量
Cを接続したものであって、仮に入力信号が立ち上る場
合、オンしようとする側のトランジスタQ1のベース電
圧は上述したように抵抗の影響で上昇する速度が遅く、
一方オフする側のトランジスタQ2のベース電圧はこれ
に比べて早く上昇する。従ってベース10と11との間
に電位差が生ずることになるが、容量Cが両ベース間に
存在しておりその容量が両端子間の電圧差を同一にしよ
うとする機能を発揮するた前述したような、Q、がオン
しようとするときに流れるQlのベース電流11をQ4
のエミッタから容量Cを通して供給することにより、抵
抗R1による電圧降下をおさえる形になり、トランジス
タQ1のベース電圧はその分速く所定のしきい値レベル
迄到達することになる。一方これとは逆に人力信号がた
ち下る場合には、トランジスタQ2はオンしようとし、
又トランジスタQ1はオフしようとすることからトラン
ジスタQ2のベース11の電位は降下速度が遅く、一方
トランジスタQ2のベース10の電位は早く降下して両
者のベース電圧間に電位差が生ずるが、この電位差を容
量Cが補償することによってトランジスタQ2のベース
11の電位の低下が促進される。
以上のことから入力信号に対する負荷駆動回路の応答時
間が短縮化されるため、従来におけるような遅延現象が
回避しえるのである。本発明に係る半導体集積回路装置
はバッファー、インバータ、等であってもよく或は適宜
の論理を出力する論理回路を構成するものであってもよ
い。
間が短縮化されるため、従来におけるような遅延現象が
回避しえるのである。本発明に係る半導体集積回路装置
はバッファー、インバータ、等であってもよく或は適宜
の論理を出力する論理回路を構成するものであってもよ
い。
又特にはECL論理回路に適用されるものである。
本発明における集積回路に使用されるトランジスタはバ
イポーラ型トランジスタであってもよく、又FET型ト
ランジスタであってもよい。従って本発明において使用
されるトランジスタの制御端子とは前者の場合にあって
はベース端子であり、後者の場合にあってはゲート端子
を指すものである。
イポーラ型トランジスタであってもよく、又FET型ト
ランジスタであってもよい。従って本発明において使用
されるトランジスタの制御端子とは前者の場合にあって
はベース端子であり、後者の場合にあってはゲート端子
を指すものである。
又本発明に使用される容量はコンデンサーが好ましくは
使用され、その容量は例えば0.1pFのオーダーのも
のが使用しろる。
使用され、その容量は例えば0.1pFのオーダーのも
のが使用しろる。
第2図に本発明に係る半導体集積回路装置の1具体例が
示されている。
示されている。
該具体例では第1のトランジスタであるNPNPN型バ
イポーラトランジスタQと第2のトランジスタであるP
NP型バイポーラトランジスタQ2とが相補型プッシュ
プル機能を発揮するように接続された負荷駆動回路部2
が設けられ、両トランジスタの接続INに出力部OUT
が設けられている。又電流切換部1はエミッターフォロ
ワー回路から構成され一方のエミッタフォロワー回路は
NPN型バイポーラトランジスタQ、を有し又他方のエ
ミッタフォロワー回路はPNP型バイポーラトランジス
タQ5を有しかつ両トランジスタのベースには共通の入
力信号が印加され更にトランジスタQ、のエミッターを
負荷駆動回路部2のPNP型トランジスタQ2のベース
に接続させ、他方酸トランジスタQ5のエミッターを負
荷駆動回路部2のNPN型トランジスタQ1のベースに
接続させたものであり、更に該負荷駆動部2の双方のト
ランジスタQ、 、 Q2のベース10.11の間に
コンデンサーCを接続したものである。尚、本具体例に
おいて、入力信号端INには例えば差動増幅回路から構
成されたECL論理回路の出力が入力されるものである
。かかる具体例においては高電位電源(Vcc) と
トランジスタQ、のエミッタとの間に抵抗R1が設けら
れ又トランジスタQ、のエミッタと低電位電源(VEE
)との間に抵抗R2が設けられている。従ってこの抵抗
R1lR2上述したように該抵抗を流れる電流I、、I
2による電圧降下によって、オンしようとするトランジ
スタのベース電圧の上昇が遅くなるが、この遅れをコン
デンサC等の容量によって補償され、出力信号の立ち上
り、立ち下り時間の遅れをなくすことが出来るのであり
、これによって相補型エミッタホロワ回路の負荷駆動能
力が向上出来る。
イポーラトランジスタQと第2のトランジスタであるP
NP型バイポーラトランジスタQ2とが相補型プッシュ
プル機能を発揮するように接続された負荷駆動回路部2
が設けられ、両トランジスタの接続INに出力部OUT
が設けられている。又電流切換部1はエミッターフォロ
ワー回路から構成され一方のエミッタフォロワー回路は
NPN型バイポーラトランジスタQ、を有し又他方のエ
ミッタフォロワー回路はPNP型バイポーラトランジス
タQ5を有しかつ両トランジスタのベースには共通の入
力信号が印加され更にトランジスタQ、のエミッターを
負荷駆動回路部2のPNP型トランジスタQ2のベース
に接続させ、他方酸トランジスタQ5のエミッターを負
荷駆動回路部2のNPN型トランジスタQ1のベースに
接続させたものであり、更に該負荷駆動部2の双方のト
ランジスタQ、 、 Q2のベース10.11の間に
コンデンサーCを接続したものである。尚、本具体例に
おいて、入力信号端INには例えば差動増幅回路から構
成されたECL論理回路の出力が入力されるものである
。かかる具体例においては高電位電源(Vcc) と
トランジスタQ、のエミッタとの間に抵抗R1が設けら
れ又トランジスタQ、のエミッタと低電位電源(VEE
)との間に抵抗R2が設けられている。従ってこの抵抗
R1lR2上述したように該抵抗を流れる電流I、、I
2による電圧降下によって、オンしようとするトランジ
スタのベース電圧の上昇が遅くなるが、この遅れをコン
デンサC等の容量によって補償され、出力信号の立ち上
り、立ち下り時間の遅れをなくすことが出来るのであり
、これによって相補型エミッタホロワ回路の負荷駆動能
力が向上出来る。
第3図−1は本発明に係る半導体集積回路の他の具体例
を示したものである。
を示したものである。
即ち第3図−1においてECL論理回路部3はNPN型
トランジスタQe 、 Qlが差動回路を構成し、両ト
ランジスタの共通エミッタがNPN型トランジスタQ3
を介して接地されている。そしてトランジスタQ6のベ
ースに入力信号を、又トランジスタQ7のベースに基準
信号(ref)が印加される。−ガク換部1はNPN型
トランジスタQac!ZPNP型トランジスタQ、とか
ら構成されており、該トランジスタQ、のベースは該ト
ランジスタQ、のコレクタに接続されそのエミッタはト
ランジスタQ、のベースに接続され又そのコレクタは高
電位電源(Vcc)に接続されている。又トランジスタ
Q4のエミッタはダイオードD及び抵抗R+を介して接
地されており、又トランジスタQ、のエミッタは抵抗R
2を介して高電位電源(VCC) に接続されている。
トランジスタQe 、 Qlが差動回路を構成し、両ト
ランジスタの共通エミッタがNPN型トランジスタQ3
を介して接地されている。そしてトランジスタQ6のベ
ースに入力信号を、又トランジスタQ7のベースに基準
信号(ref)が印加される。−ガク換部1はNPN型
トランジスタQac!ZPNP型トランジスタQ、とか
ら構成されており、該トランジスタQ、のベースは該ト
ランジスタQ、のコレクタに接続されそのエミッタはト
ランジスタQ、のベースに接続され又そのコレクタは高
電位電源(Vcc)に接続されている。又トランジスタ
Q4のエミッタはダイオードD及び抵抗R+を介して接
地されており、又トランジスタQ、のエミッタは抵抗R
2を介して高電位電源(VCC) に接続されている。
次に本具体例の負荷駆動部2はNPN型トランジスタQ
I とPNP型トランジスタQ2が相補的に接続された
ものであって該トランジスタQ、のベースは該トランジ
スタQ5のコレクターに又トランジスタQ2のベースは
該ダイオードDと抵抗R1との間に接続されている。更
に該トランジスタQ1 とQ2のベースとの間にコンデ
ンサCが設けられている。本具体例におけるコンデンサ
Cの機能は上記具体例と全く同様である。
I とPNP型トランジスタQ2が相補的に接続された
ものであって該トランジスタQ、のベースは該トランジ
スタQ5のコレクターに又トランジスタQ2のベースは
該ダイオードDと抵抗R1との間に接続されている。更
に該トランジスタQ1 とQ2のベースとの間にコンデ
ンサCが設けられている。本具体例におけるコンデンサ
Cの機能は上記具体例と全く同様である。
更に第3図−2に本発明の別の具体例を示す。
第3図−2に示す具体例は第2図に示す具体例の入力部
INにECL論理回路3を付加したものであって、作動
は第2図の具体例と同様であるが、使用される各素子の
具体例を示したものである。
INにECL論理回路3を付加したものであって、作動
は第2図の具体例と同様であるが、使用される各素子の
具体例を示したものである。
即ちECL論理回路における入力信号レベルは−1,O
V〜−1,6Vとし、基準電圧レベルV r * fを
−1,3Vとした。又トランジスタQ4とQ5の大きさ
はエミッタ長で表わしてそれぞれ2μm1抵抗R1,R
2はそれぞれIOKΩ、トランジスタQ、 とQ2の大
きさはエミッタ長で表わしてそれぞれ4μmとした。又
、コンデンサCの容量は0.1pFとし、負荷駆動回路
の電源電圧を−2,6としたものである。
V〜−1,6Vとし、基準電圧レベルV r * fを
−1,3Vとした。又トランジスタQ4とQ5の大きさ
はエミッタ長で表わしてそれぞれ2μm1抵抗R1,R
2はそれぞれIOKΩ、トランジスタQ、 とQ2の大
きさはエミッタ長で表わしてそれぞれ4μmとした。又
、コンデンサCの容量は0.1pFとし、負荷駆動回路
の電源電圧を−2,6としたものである。
本発明は上記の如き構成を採用したことによって、半導
体集積装置における負荷駆動回路における入力信号に対
する出力信号のたち上り、及び立ち下りの遅延を解消出
来るので低消費電力で高い配線負荷駆動能力が得られる
ため、配線遅延時間の短縮が出来、バイポーラ論理回路
の高集積、高速化に寄与するところが大きい。
体集積装置における負荷駆動回路における入力信号に対
する出力信号のたち上り、及び立ち下りの遅延を解消出
来るので低消費電力で高い配線負荷駆動能力が得られる
ため、配線遅延時間の短縮が出来、バイポーラ論理回路
の高集積、高速化に寄与するところが大きい。
第1図は本発明に係る半導体装置の原理を説明する図で
ある。 第2図は本発明に係る半導体装置の1具体例を示す回路
図である。 第3図−1及び第3図−2は本発明の他の具体例を示す
図である。 第4図乃至第6図は従来における半導体集積装置の例を
示す図である。 1・・・電流切換部、 2・・・負荷駆動回路部、
3・・・ECL回路、 4・・・半導体集積回路装置、 10、11・・・ベース。 本発明の原理説明図 第1図 本発明の1具体例を示す図 第 図 本発明の他の具体例を示す図 第3図−1 本発明の他の具体例を示す図 第3図−2 pu l l−down抵抗型ECL回路(A) °定電元型ECL回路 (6) 従来のEC1回路の例を示す図 第4図 \1 従来のECL論理回路の例を示す図 案5 図 本発明の他の具体例を示す図 第 図
ある。 第2図は本発明に係る半導体装置の1具体例を示す回路
図である。 第3図−1及び第3図−2は本発明の他の具体例を示す
図である。 第4図乃至第6図は従来における半導体集積装置の例を
示す図である。 1・・・電流切換部、 2・・・負荷駆動回路部、
3・・・ECL回路、 4・・・半導体集積回路装置、 10、11・・・ベース。 本発明の原理説明図 第1図 本発明の1具体例を示す図 第 図 本発明の他の具体例を示す図 第3図−1 本発明の他の具体例を示す図 第3図−2 pu l l−down抵抗型ECL回路(A) °定電元型ECL回路 (6) 従来のEC1回路の例を示す図 第4図 \1 従来のECL論理回路の例を示す図 案5 図 本発明の他の具体例を示す図 第 図
Claims (1)
- 負荷駆動部が相補型エミタホロワ回路で構成されており
、該エミッタホロワ回路を構成する双方のトランジスタ
の制御端子間を容量で接続したことを特徴とする半導体
集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2095128A JPH03293813A (ja) | 1990-04-12 | 1990-04-12 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2095128A JPH03293813A (ja) | 1990-04-12 | 1990-04-12 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03293813A true JPH03293813A (ja) | 1991-12-25 |
Family
ID=14129188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2095128A Pending JPH03293813A (ja) | 1990-04-12 | 1990-04-12 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03293813A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2004042691A1 (ja) * | 2002-11-06 | 2004-05-21 | Mitsubishi Denki Kabushiki Kaisha | サンプルホールド回路およびそれを用いた画像表示装置 |
DE10307320B4 (de) * | 2002-02-20 | 2008-09-11 | Mitsubishi Denki K.K. | Treiberschaltung |
-
1990
- 1990-04-12 JP JP2095128A patent/JPH03293813A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10307320B4 (de) * | 2002-02-20 | 2008-09-11 | Mitsubishi Denki K.K. | Treiberschaltung |
WO2004042691A1 (ja) * | 2002-11-06 | 2004-05-21 | Mitsubishi Denki Kabushiki Kaisha | サンプルホールド回路およびそれを用いた画像表示装置 |
KR100698952B1 (ko) * | 2002-11-06 | 2007-03-23 | 미쓰비시덴키 가부시키가이샤 | 샘플홀드회로 및 그것을 사용한 화상표시장치 |
CN100375144C (zh) * | 2002-11-06 | 2008-03-12 | 三菱电机株式会社 | 采样保持电路以及使用它的图像显示装置 |
US7573451B2 (en) | 2002-11-06 | 2009-08-11 | Mitsubishi Denki Kabushiki Kaisha | Sample hold circuit and image display device using the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS59108426A (ja) | 結合用中間回路 | |
JPS63302621A (ja) | 半導体集積回路 | |
US3900746A (en) | Voltage level conversion circuit | |
US4687953A (en) | Dynamic ECL line driver circuit | |
JPH04229714A (ja) | バッファを有する集積回路 | |
US5600283A (en) | DC isolated differential oscillator having floating capacitor | |
JP3647474B2 (ja) | 制御型スルーレート出力バッファ | |
EP0219937A2 (en) | ECL slave reference generators | |
JPH0666678B2 (ja) | Ecl回路 | |
JP3950120B2 (ja) | ドライバ回路及びドライバ回路を有するシステム | |
JPS61127226A (ja) | エミツタ結合ロジツク回路 | |
JPH03293813A (ja) | 半導体集積回路 | |
JPS61293022A (ja) | Ecl−ttl変換出力回路 | |
US5334886A (en) | Direct-coupled PNP transistor pull-up ECL circuits and direct-coupled complementary push-pull ECL circuits | |
JP3086754B2 (ja) | 半導体論理集積回路 | |
US5495099A (en) | High speed super push-pull logic (SPL) circuit using bipolar technology | |
JPH0720059B2 (ja) | トランジスタ回路 | |
JP2853280B2 (ja) | 出力回路 | |
US5065051A (en) | Ecl-ttl level converting circuit | |
US5773992A (en) | Output buffer circuit capable of supressing ringing | |
JP3464864B2 (ja) | Ecl論理回路 | |
JPH03228425A (ja) | 半導体集積回路装置 | |
JPS63305615A (ja) | バッファ回路 | |
JPH04208713A (ja) | エミッタ・カップルド・ロジック回路 | |
JP2827743B2 (ja) | 半導体集積回路装置 |