JPH01284114A - バイポーラｃｍｏｓレベル変換回路 - Google Patents
バイポーラｃｍｏｓレベル変換回路Info
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- JPH01284114A JPH01284114A JP63114200A JP11420088A JPH01284114A JP H01284114 A JPH01284114 A JP H01284114A JP 63114200 A JP63114200 A JP 63114200A JP 11420088 A JP11420088 A JP 11420088A JP H01284114 A JPH01284114 A JP H01284114A
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 95
- 239000000284 extract Substances 0.000 claims description 2
- 210000003127 knee Anatomy 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 230000015654 memory Effects 0.000 description 5
- 239000002131 composite material Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタと電界効果トランジ
スタのＣＭＯ８回路との複合回路で構成したバイポーラ
ＣＭＯＳデバイスのレベル変換回路に関し、特に、大規
模集積回路をバイポーラＣＭＯＳデバイスで構成した場
合のデバイス内部回路のＭＯＳレベルの論理信号をＥＣ
Ｌレベル（高しベ／Ｌ／ニー０．９Ｖ、低レベ／Ｌ／ニ
ー１，８Ｖ） ＪＣ高速に変換して、外部回路に出力す
るバイポーラＣＭＯＳレベル変換回路に関するものであ
る。
スタのＣＭＯ８回路との複合回路で構成したバイポーラ
ＣＭＯＳデバイスのレベル変換回路に関し、特に、大規
模集積回路をバイポーラＣＭＯＳデバイスで構成した場
合のデバイス内部回路のＭＯＳレベルの論理信号をＥＣ
Ｌレベル（高しベ／Ｌ／ニー０．９Ｖ、低レベ／Ｌ／ニ
ー１，８Ｖ） ＪＣ高速に変換して、外部回路に出力す
るバイポーラＣＭＯＳレベル変換回路に関するものであ
る。
このようなバイポーラＣＭＯＳレベル変換回路は、デバ
イス内部回路における異なるＭＯＳレベルの論理信号、
例えば、第１のＭＯＳレベル論理信号（高しベＡ／ ：
Ｏ，ＯＶ 、低レベルニー５．２Ｖ）、第２のＭＯＳ
レベル論理信号（高レベル：Ｏ，ＯＶ、低レベルニー３
．ＯＶ）、第３のＭＯＳレベル論理信号（高レベルニー
２．２Ｖ、低レベルニー５．２Ｖ）等の論理信号をＥＣ
Ｌレベルに変換するＥＣＬレベル出力インタフェイス回
路として用いられる。
イス内部回路における異なるＭＯＳレベルの論理信号、
例えば、第１のＭＯＳレベル論理信号（高しベＡ／ ：
Ｏ，ＯＶ 、低レベルニー５．２Ｖ）、第２のＭＯＳ
レベル論理信号（高レベル：Ｏ，ＯＶ、低レベルニー３
．ＯＶ）、第３のＭＯＳレベル論理信号（高レベルニー
２．２Ｖ、低レベルニー５．２Ｖ）等の論理信号をＥＣ
Ｌレベルに変換するＥＣＬレベル出力インタフェイス回
路として用いられる。
従来、最大アドレス・アクセス時間がバイポーラＥＣＬ
メモリなみの速度と、ＭＯＳメモリなみの低消費電力を
併せ持つ大容量ＲＡＭとして、バイポーラ素子と０ＭＯ
８素子とを同一シリコンチップに集積したバイポーラＣ
ＭＯＳデバイスによるメモリが開発されている。このよ
うなバイポーラＣＭＯＳメモリは、例えば、日経エレク
トロニクス、 １９ｇ６．３．１０ （ｎｏ、３９０）
、 ｐｐ１９９〜２０８に「高速高集積メモリに台頭
するバイポーラＣＭＯ８ＲＡＭＪと題する論文において
論じられている。
メモリなみの速度と、ＭＯＳメモリなみの低消費電力を
併せ持つ大容量ＲＡＭとして、バイポーラ素子と０ＭＯ
８素子とを同一シリコンチップに集積したバイポーラＣ
ＭＯＳデバイスによるメモリが開発されている。このよ
うなバイポーラＣＭＯＳメモリは、例えば、日経エレク
トロニクス、 １９ｇ６．３．１０ （ｎｏ、３９０）
、 ｐｐ１９９〜２０８に「高速高集積メモリに台頭
するバイポーラＣＭＯ８ＲＡＭＪと題する論文において
論じられている。
この種のバイポーラ素子と０ＭＯ８素子の複合回路にお
いては、バイポーラ素子による回路とＣＭＯ５Ｉ子によ
る回路との間の信号レベルの整合をとるため、レベルシ
フト回路が多用される。すなわち、バイポーラ素子によ
る回路の論理レベルであるＥＣＬレベル（高レベルニー
０．８Ｖｔ 低レベルニー１．６Ｖ）の論理信号と、０
ＭＯ８素子による回路の論理レベルであるＭＯＳレベル
（例えば、高レベルニー０．ＯＶ、低レベルニー５．２
Ｖ）の論理信号との間の信号のレベル変換を行うレベル
シフト回路が多用され、または、装置を構成する回路中
にレベルシフト回路を含んだ回路の回路構成が用いられ
る。
いては、バイポーラ素子による回路とＣＭＯ５Ｉ子によ
る回路との間の信号レベルの整合をとるため、レベルシ
フト回路が多用される。すなわち、バイポーラ素子によ
る回路の論理レベルであるＥＣＬレベル（高レベルニー
０．８Ｖｔ 低レベルニー１．６Ｖ）の論理信号と、０
ＭＯ８素子による回路の論理レベルであるＭＯＳレベル
（例えば、高レベルニー０．ＯＶ、低レベルニー５．２
Ｖ）の論理信号との間の信号のレベル変換を行うレベル
シフト回路が多用され、または、装置を構成する回路中
にレベルシフト回路を含んだ回路の回路構成が用いられ
る。
この種の回路として、第６図に示すような１Ｍ○ＳＭＯ
Ｓレベル信号ＶＺ−（高レベル：Ｏ，ＯＶ、低レベルニ
ー５．２Ｖ）をレベル変換してＥＣＬレベルの論理信号
Ｖ。ｕｔ （高レベルニー０．９Ｖ、低レベルニー１．
８Ｖ）に変換するＥＣＬ出力インタフェイス回路がある
（例えば、特願昭６０−９５２５７号公報参照）。
Ｓレベル信号ＶＺ−（高レベル：Ｏ，ＯＶ、低レベルニ
ー５．２Ｖ）をレベル変換してＥＣＬレベルの論理信号
Ｖ。ｕｔ （高レベルニー０．９Ｖ、低レベルニー１．
８Ｖ）に変換するＥＣＬ出力インタフェイス回路がある
（例えば、特願昭６０−９５２５７号公報参照）。
第６図に示したＥＣＬレベルの出力インタフェイス回路
６０は、ＰＭＯＳトランジスタＴ２とｎＭＯＳトランジ
スタＴ１の各ドレイン間に直列接続のダイオードＤ、、
Ｄ、、・・・ｔ Ｄｉを挿入したＣＭＯＳインバータか
らなる第１のレベル変換回路１と。
６０は、ＰＭＯＳトランジスタＴ２とｎＭＯＳトランジ
スタＴ１の各ドレイン間に直列接続のダイオードＤ、、
Ｄ、、・・・ｔ Ｄｉを挿入したＣＭＯＳインバータか
らなる第１のレベル変換回路１と。
バイポーラトランジスタＱ、のコレクタ・エミッタ間に
直列接続のダイオードＤ ｓ ＝ Ｄ ｔに接続したレ
ベル変換回路２とから構成されているレベル変換回路で
ある。この出力インタフェイス回路６０は、ＭＯＳレベ
ルの論理信号を第１のレベル変換回路１により高レベル
側の小振幅信号にレベル変換し、高レベル側にレベル変
換した小振幅信号を更に第２のレベル変換回路２により
ＥＣＬレベルに変換して出力する。
直列接続のダイオードＤ ｓ ＝ Ｄ ｔに接続したレ
ベル変換回路２とから構成されているレベル変換回路で
ある。この出力インタフェイス回路６０は、ＭＯＳレベ
ルの論理信号を第１のレベル変換回路１により高レベル
側の小振幅信号にレベル変換し、高レベル側にレベル変
換した小振幅信号を更に第２のレベル変換回路２により
ＥＣＬレベルに変換して出力する。
ところで、大規模集積回路（ＬＳＩ）を構成する上で回
路要素のＭＯＳトランジスタとして、外部電源電圧より
も小さい電圧で動作させるような高性能な微細構造のＭ
ＯＳトランジスタを用いる場合、上記のような出力イン
タフェイス回路６０を、高レベル側が−２，２ｖ、低レ
ベル側が−５，２ｖであるＭＯＳレベルの論理信号で動
作する出力インタフェイス回路とすることが所望される
。この場合、レベル変換回路１の出力の論理信号の高レ
ベル側は−２，２ｖとなるため、後段のレベル変換回路
２ではＥＣＬレベルの論理信号出力は発生できない。
路要素のＭＯＳトランジスタとして、外部電源電圧より
も小さい電圧で動作させるような高性能な微細構造のＭ
ＯＳトランジスタを用いる場合、上記のような出力イン
タフェイス回路６０を、高レベル側が−２，２ｖ、低レ
ベル側が−５，２ｖであるＭＯＳレベルの論理信号で動
作する出力インタフェイス回路とすることが所望される
。この場合、レベル変換回路１の出力の論理信号の高レ
ベル側は−２，２ｖとなるため、後段のレベル変換回路
２ではＥＣＬレベルの論理信号出力は発生できない。
このため、特に、ＭＯＳトランジスタを外部電源電圧よ
りも小さい電圧で動作させるような高性能な微細構造の
ＭＯＳトランジスタを用いるデバイスでは、ＥＣＬレベ
ルの出力を得る回路として、第６図の出力インタフェイ
ス回路は適用できないという問題がある。
りも小さい電圧で動作させるような高性能な微細構造の
ＭＯＳトランジスタを用いるデバイスでは、ＥＣＬレベ
ルの出力を得る回路として、第６図の出力インタフェイ
ス回路は適用できないという問題がある。
本発明は、前記問題点を解決するためになされたもので
ある。
ある。
本発明の目的は、ＭＯＳトランジスタを外部電源電圧よ
りも小さい電圧で動作させるような高性能な微細構造の
ＭＯＳトランジスタを用いるデバイスにおけるＥＣＬレ
ベル出力を得る出力インタフェイス回路を提供すること
にある。
りも小さい電圧で動作させるような高性能な微細構造の
ＭＯＳトランジスタを用いるデバイスにおけるＥＣＬレ
ベル出力を得る出力インタフェイス回路を提供すること
にある。
本発明の他の目的は、ＭＯＳトランジスタのオンオフ動
作によって、バイポーラトランジスタのスイッチングを
行うことにより、高速にレベルのレベル変換を行い、Ｅ
ＣＬレベルが発生できるレベル変換回路を提供すること
にある。
作によって、バイポーラトランジスタのスイッチングを
行うことにより、高速にレベルのレベル変換を行い、Ｅ
ＣＬレベルが発生できるレベル変換回路を提供すること
にある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
上記の目的を達成するため１本発明においては。
バイポーラＣＭＯＳレベル変換回路が、入力信号がゲー
トから入力されるＭＯＳトランジスタと、基準電圧を発
生する基準電源と、前記基準電圧がベースに供給され前
記ＭＯＳトランジスタに直列に接続されたバイポーラト
ランジスタとを有し、前記バイポーラトランジスタのコ
レクタから出力信号を取り出すレベル変換回路を含むこ
とを特徴とする。
トから入力されるＭＯＳトランジスタと、基準電圧を発
生する基準電源と、前記基準電圧がベースに供給され前
記ＭＯＳトランジスタに直列に接続されたバイポーラト
ランジスタとを有し、前記バイポーラトランジスタのコ
レクタから出力信号を取り出すレベル変換回路を含むこ
とを特徴とする。
前記手段によれば、レベル変換回路は、入力信号がゲー
トから入力されるＭＯＳトランジスタに直列にバイポー
ラトランジスタを接続し、該バイポーラトランジスタの
ベースに基準電圧を供給し。
トから入力されるＭＯＳトランジスタに直列にバイポー
ラトランジスタを接続し、該バイポーラトランジスタの
ベースに基準電圧を供給し。
該バイポーラトランジスタのコレクタを出力とした構成
の回路とされる。このように構成されたレベル変換回路
では、入力信号がゲートから入力されるＭｏ３）−ラン
ジスタのオン・オフにより、バイポーラトランジスタの
スイッチングが行われる。
の回路とされる。このように構成されたレベル変換回路
では、入力信号がゲートから入力されるＭｏ３）−ラン
ジスタのオン・オフにより、バイポーラトランジスタの
スイッチングが行われる。
バイポーラトランジスタのベースには基準電圧が供給さ
れており、基準電圧として与える電圧値より、バイポー
ラトランジスタのコレクタから得られる出力は、適切に
出力電圧レベルが規定された論理信号出力となっている
。この論理信号出力がＭＯＳトランジスタのオン・オフ
によるバイポーラトランジスタのスイッチング動作で得
られるため、レベル変換回路は高速に動作し、レベル変
換した論理信号を出力する。
れており、基準電圧として与える電圧値より、バイポー
ラトランジスタのコレクタから得られる出力は、適切に
出力電圧レベルが規定された論理信号出力となっている
。この論理信号出力がＭＯＳトランジスタのオン・オフ
によるバイポーラトランジスタのスイッチング動作で得
られるため、レベル変換回路は高速に動作し、レベル変
換した論理信号を出力する。
また、集積回路内部の論理信号をＥＣＬレベルに変換す
る回路が、上記のレベル変換回路を第１のレベル変換回
路とし、更にバイポーラトランジスタから構成される第
２のレベル変換回路を加えて構成される。
る回路が、上記のレベル変換回路を第１のレベル変換回
路とし、更にバイポーラトランジスタから構成される第
２のレベル変換回路を加えて構成される。
すなわち、第１のレベル変換回路は、第１の抵抗、第１
のバイポーラトランジスタ、および第１のＭＯＳトラン
ジスタの直列接続の回路で構成し、前記第１のバイポー
ラトランジスタのベースに基準電圧を供給し、前記第１
のＭＯＳトランジスタのゲートを集積回路内部の論理信
号の入力端子とし、第１のバイポーラトランジスタのコ
レクタを出力として構成される。第２のレベル変換回路
は、コレクタが外部電源に接続された第２のバイポーラ
トランジスタで構成し、この第２のバイポーラトランジ
スタのベースに第１のレベル変換回路の出力を接続し、
第２のバイポーラトランジスタの該エミッタを出力端子
とした構成とされる。これにより、第１のレベル変換回
路が第１のＭＯＳトランジスタのオン・オフにより、第
１のバイポーラトランジスタがスイッチングされ、これ
により第２のバイポーラトランジスタのスイッチングが
行われ、論理信号出力が高速に得られる。論理信号出力
の出力電圧レベルは、高レベル側が第２のバイポーラト
ランジスタのコレクタに接続された外部電源の電圧値に
より定まり、低レベル側が第１のバイポーラトランジス
タのベースに接続された基準電圧の電圧値により定まる
。
のバイポーラトランジスタ、および第１のＭＯＳトラン
ジスタの直列接続の回路で構成し、前記第１のバイポー
ラトランジスタのベースに基準電圧を供給し、前記第１
のＭＯＳトランジスタのゲートを集積回路内部の論理信
号の入力端子とし、第１のバイポーラトランジスタのコ
レクタを出力として構成される。第２のレベル変換回路
は、コレクタが外部電源に接続された第２のバイポーラ
トランジスタで構成し、この第２のバイポーラトランジ
スタのベースに第１のレベル変換回路の出力を接続し、
第２のバイポーラトランジスタの該エミッタを出力端子
とした構成とされる。これにより、第１のレベル変換回
路が第１のＭＯＳトランジスタのオン・オフにより、第
１のバイポーラトランジスタがスイッチングされ、これ
により第２のバイポーラトランジスタのスイッチングが
行われ、論理信号出力が高速に得られる。論理信号出力
の出力電圧レベルは、高レベル側が第２のバイポーラト
ランジスタのコレクタに接続された外部電源の電圧値に
より定まり、低レベル側が第１のバイポーラトランジス
タのベースに接続された基準電圧の電圧値により定まる
。
これより、基準電圧および外部電源の電圧値により、出
力信号の論理信号の電圧レベルが規定されて、レベル変
換された出力が高速に得られる。
力信号の論理信号の電圧レベルが規定されて、レベル変
換された出力が高速に得られる。
以下、本発明の一実施例を図面を用いて具体的に説明す
る。
る。
第１図は１本発明の第１の実施例にかかるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図である。第１
図のバイポーラＣＭＯＳレベル変換回路１０の主な回路
要素は、第１のレベル変換回路３および第２のレベル変
換回路４である。
ＭＯＳレベル変換回路の構成を示す回路図である。第１
図のバイポーラＣＭＯＳレベル変換回路１０の主な回路
要素は、第１のレベル変換回路３および第２のレベル変
換回路４である。
第１のレベル変換回路３は、抵抗Ｒ１，バイポーラトラ
ンジスタＱ２およびＭＯＳトランジスタＴ□が直列に接
続された回路である。抵抗Ｒ１は外部電源の高電位電源
Ｖ、：ｃ（ＯＶ）とバイポーラトランジスタＱ２のコレ
クタとの間に接続される。バイポーラトランジスタＱ２
のベースには、基準電圧ｖｌｌＥ、、（−Ｚ、ＯＶ）が
供給され、エミッタにはＭＯＳトランジスタＴ３ のド
レインが接続されている。ＭＯＳトランジスタＴ３のソ
ースは外部電源の低電位電源Ｖ ＊ ＊ （−ｓ 、
２ Ｖ ）に接続される。また。
ンジスタＱ２およびＭＯＳトランジスタＴ□が直列に接
続された回路である。抵抗Ｒ１は外部電源の高電位電源
Ｖ、：ｃ（ＯＶ）とバイポーラトランジスタＱ２のコレ
クタとの間に接続される。バイポーラトランジスタＱ２
のベースには、基準電圧ｖｌｌＥ、、（−Ｚ、ＯＶ）が
供給され、エミッタにはＭＯＳトランジスタＴ３ のド
レインが接続されている。ＭＯＳトランジスタＴ３のソ
ースは外部電源の低電位電源Ｖ ＊ ＊ （−ｓ 、
２ Ｖ ）に接続される。また。
ＭＯＳトランジスタ′ｒ□のゲートには９ＭＯ８レベル
の入力信号ＶＩＮが印加され、バイポーラトランジスタ
Ｑ２のコレクタより、出力Ｖ工を発生する。
の入力信号ＶＩＮが印加され、バイポーラトランジスタ
Ｑ２のコレクタより、出力Ｖ工を発生する。
第２のレベル変換回路４は、バイポーラトランジスタＱ
、で構成される。このバイポーラトランジスタＱ、のコ
レクタは、外部電源の高電位電源ｖｃｃ（Ｏｖ）に接続
さ九、ベースには第１のレベル変換回路３からの出力Ｖ
□が接続される。バイポーラトランジスタＱ、のエミッ
タには、外部負荷抵抗Ｒ（５０Ω）と外部負荷抵抗Ｃ，
，（３０ｐＦ）が接続されており、エミッタからＥＣＬ
レベル出力の論理信号Ｖ。ｕ７が出力される。
、で構成される。このバイポーラトランジスタＱ、のコ
レクタは、外部電源の高電位電源ｖｃｃ（Ｏｖ）に接続
さ九、ベースには第１のレベル変換回路３からの出力Ｖ
□が接続される。バイポーラトランジスタＱ、のエミッ
タには、外部負荷抵抗Ｒ（５０Ω）と外部負荷抵抗Ｃ，
，（３０ｐＦ）が接続されており、エミッタからＥＣＬ
レベル出力の論理信号Ｖ。ｕ７が出力される。
次に、このように構成されたバイポーラＣＭＯＳレベル
変換回路の回路動作を説明する。
変換回路の回路動作を説明する。
まず、入力のＭＯＳレベルの信号Ｖ□おが低レベル（−
５，２Ｖ）の場合、第１のレベル変換回路３におイテは
ｌＭｏ５トランジスタ（ｎＭＯ３）Ｔ、が非導通となり
、抵抗Ｒ工に電流が流れないため、バイポーラトランジ
スタＱ２のコレクタからの出力ｖ１は、外部電源の高電
位電源ｖｃｅのレベルとなる。第２のレベル変換回路４
はｖａｃレベルの出力Ｖ□により、ＥＣＬレベルの高レ
ベル（−０，８Ｖ）出力の論理信号Ｖ。Ｕ？を発生する
。
５，２Ｖ）の場合、第１のレベル変換回路３におイテは
ｌＭｏ５トランジスタ（ｎＭＯ３）Ｔ、が非導通となり
、抵抗Ｒ工に電流が流れないため、バイポーラトランジ
スタＱ２のコレクタからの出力ｖ１は、外部電源の高電
位電源ｖｃｅのレベルとなる。第２のレベル変換回路４
はｖａｃレベルの出力Ｖ□により、ＥＣＬレベルの高レ
ベル（−０，８Ｖ）出力の論理信号Ｖ。Ｕ？を発生する
。
入力のＭＯＳレベルの信号ｖ１ｏが高レベル（−２，２
Ｖ）の場合、第１のレベル変換回路３においては、ＭＯ
ＳトランジスタＴ、が導通し、抵抗Ｒ１に電流が流れる
。このため、バイポーラトランジスタＱ２のコレクタの
出力ｖ１は低電位側に下降する。
Ｖ）の場合、第１のレベル変換回路３においては、ＭＯ
ＳトランジスタＴ、が導通し、抵抗Ｒ１に電流が流れる
。このため、バイポーラトランジスタＱ２のコレクタの
出力ｖ１は低電位側に下降する。
このとき、バイポーラトランジスタＱ２のベースは基準
電圧ｖｌＩｇ、、□（−２，ＯＶ）に固定されているた
め、バイポーラトランジスタＱ２およびＭＯＳトランジ
スタＴ３は定電流源となる。したがって。
電圧ｖｌＩｇ、、□（−２，ＯＶ）に固定されているた
め、バイポーラトランジスタＱ２およびＭＯＳトランジ
スタＴ３は定電流源となる。したがって。
抵抗Ｒ□の抵抗値を所定値に１１４節しておけば、バイ
ポーラトランジスタＱ２のコレクタにおける出力ｖ１は
−０，８ｖに設定できる。これより、第２のレベル変換
回路４（バイポーラトランジスタＱ、）からは、出力の
論理信号Ｖ。ｕ７として、ＥＣＬレベルの低レベル（−
ｘｆｓｖ）の信号が発生できる。
ポーラトランジスタＱ２のコレクタにおける出力ｖ１は
−０，８ｖに設定できる。これより、第２のレベル変換
回路４（バイポーラトランジスタＱ、）からは、出力の
論理信号Ｖ。ｕ７として、ＥＣＬレベルの低レベル（−
ｘｆｓｖ）の信号が発生できる。
なお、ここでのＭＯＳレベルの論理信号は、高レベルが
−２，２Ｖ、低レベルが−５，２ｖである場合を説明し
たが、論理信号の高レベルがＯｖであり、低レベルが−
５，２ｖであるＭＯＳレベルの論理信号の場合に対して
も、同様なレベル変換回路とすることができる。
−２，２Ｖ、低レベルが−５，２ｖである場合を説明し
たが、論理信号の高レベルがＯｖであり、低レベルが−
５，２ｖであるＭＯＳレベルの論理信号の場合に対して
も、同様なレベル変換回路とすることができる。
第２図は１本発明の第２の実施例にかかるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図である。第２
図に示した第２の実施例のレベル変換回路２０は、高レ
ベルがＯｖであり、低レベルが−３，ＯｖであるＭＯＳ
レベルの内部の論理信号をＥＣＬレベルの論理信号に変
換するレベル変換動作を行う回路である。このレベル変
換回路２０は、第１図に示したレベル変換回路１０と同
様な構成の回路となっているが、ここでは、第１のレベ
ル変換回路５のＭＯＳトランジスタＴ４のソースを内部
電源の低電位電源Ｖ、、（−３，ＯＶ）に接続し、バイ
ポーラトランジスタＱ４のベースに接続する基準電圧Ｖ
、。の電圧値は−１，４ｖに設定する。
ＭＯＳレベル変換回路の構成を示す回路図である。第２
図に示した第２の実施例のレベル変換回路２０は、高レ
ベルがＯｖであり、低レベルが−３，ＯｖであるＭＯＳ
レベルの内部の論理信号をＥＣＬレベルの論理信号に変
換するレベル変換動作を行う回路である。このレベル変
換回路２０は、第１図に示したレベル変換回路１０と同
様な構成の回路となっているが、ここでは、第１のレベ
ル変換回路５のＭＯＳトランジスタＴ４のソースを内部
電源の低電位電源Ｖ、、（−３，ＯＶ）に接続し、バイ
ポーラトランジスタＱ４のベースに接続する基準電圧Ｖ
、。の電圧値は−１，４ｖに設定する。
これにより、内部論理のＭＯＳレベルの論理信号をＥＣ
Ｌレベルの論理信号に変換するレベル変換が可能となる
。
Ｌレベルの論理信号に変換するレベル変換が可能となる
。
第３図は、第１のレベル変換回路における基準電圧を発
生する基＄電圧発生回路の一例を示す回路図である。基
準電圧発生回路３０は、例えば、第１のレベル変換回路
３（第１図）におけるバイポーラトランジスタＱ２ の
ベースに接続される基準電圧Ｖ ＩＩ ｅ Ｆ□を発生
する回路として用いられる。基＄電圧発生回路３０は、
抵抗Ｒ□および直列接続のダイオードＤ、、Ｄ、、Ｄ！
、、Ｄ１１が直列に接続されて構成されており、抵抗Ｒ
５とダイオードＤ１のアノード端子との接続点より、基
準電圧Ｖ□Ｆ１を発生させる。この基準電圧発生回路３
０の回路構成において、外部電源の低電位電源Ｖｓ：ｇ
（−５，２Ｖ）が変動した場合、直列接続のダイオード
Ｄお〜Ｄ、１を通して、その変動分だけ基準電圧■ｌＩ
ｌ！Ｐ１の出力の電圧値が変動するため、基準電圧■＊
Ｅ□の出力と外部電源の低電位電源ｖ０との電圧差は一
定となる。このため、第１のレベル変換回路３のバイポ
ーラトランジスタＱ、（第１図）には一定の電流を流す
ことが可能となる。第３図の基準電圧発生回路３０にお
いて、直列接続のダイオードの個数を２個とし、外部電
源の低電位電源ｖｇｌ！に接続する端子を内部電源の低
電位電源Ｖ、、（−３，ＯＶ）に接続する構成とすれば
、この基準電圧発生回路３ｏは。
生する基＄電圧発生回路の一例を示す回路図である。基
準電圧発生回路３０は、例えば、第１のレベル変換回路
３（第１図）におけるバイポーラトランジスタＱ２ の
ベースに接続される基準電圧Ｖ ＩＩ ｅ Ｆ□を発生
する回路として用いられる。基＄電圧発生回路３０は、
抵抗Ｒ□および直列接続のダイオードＤ、、Ｄ、、Ｄ！
、、Ｄ１１が直列に接続されて構成されており、抵抗Ｒ
５とダイオードＤ１のアノード端子との接続点より、基
準電圧Ｖ□Ｆ１を発生させる。この基準電圧発生回路３
０の回路構成において、外部電源の低電位電源Ｖｓ：ｇ
（−５，２Ｖ）が変動した場合、直列接続のダイオード
Ｄお〜Ｄ、１を通して、その変動分だけ基準電圧■ｌＩ
ｌ！Ｐ１の出力の電圧値が変動するため、基準電圧■＊
Ｅ□の出力と外部電源の低電位電源ｖ０との電圧差は一
定となる。このため、第１のレベル変換回路３のバイポ
ーラトランジスタＱ、（第１図）には一定の電流を流す
ことが可能となる。第３図の基準電圧発生回路３０にお
いて、直列接続のダイオードの個数を２個とし、外部電
源の低電位電源ｖｇｌ！に接続する端子を内部電源の低
電位電源Ｖ、、（−３，ＯＶ）に接続する構成とすれば
、この基準電圧発生回路３ｏは。
第１のレベル変換回路５（第２図）におけるバイポーラ
トランジスタＱ、のベースに接続される基準電圧Ｖ＊ｇ
ｐｚ （−１−４Ｖ）を発生する回路となる。
トランジスタＱ、のベースに接続される基準電圧Ｖ＊ｇ
ｐｚ （−１−４Ｖ）を発生する回路となる。
第４図は１本発明の第３の実施例にかかるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図である。第３
の実施例のレベル変換回路４ｏは、第１のレベル変換回
路７に定電流源６を接続した構成の回路である。ここで
の第１のレベル変換回路７は、例えば、第１のレベル変
換回路３（第１図）または第１のレベル変換回路５（第
２図）と同様な回路である。このように第１のレベル変
換回路７に定電流源６を接続する回路構成とすることに
より、ＭＯＳトランジスタのしきい値のばらつきによる
出力レベルの変動をおさえたレベル変換回路となってい
る。ここでの定電流源６は、ｎＭｏ５トランジスタＴ、
、Ｔ、によるカレントミラー回路で構成される。ｎＭＯ
ｓＭＯＳトランジスタＴＧインは定電流源Ｉ０に接続さ
れ、ｎＭＯｓＭＯＳトランジスタＴ５インは第１のレベ
ル変換回路７のＭＯＳトランジスタのソース（図示せず
）に接続されている。第１のレベル変換回路７内のＭＯ
Ｓトランジスタのしきい値が変動しても、カレントミラ
ー回路によりｎＭＯＳトランジスタＴ、には一定の電流
が流れるため、第１のレベル変換回路７の出力ｖ１は変
動しない。
ＭＯＳレベル変換回路の構成を示す回路図である。第３
の実施例のレベル変換回路４ｏは、第１のレベル変換回
路７に定電流源６を接続した構成の回路である。ここで
の第１のレベル変換回路７は、例えば、第１のレベル変
換回路３（第１図）または第１のレベル変換回路５（第
２図）と同様な回路である。このように第１のレベル変
換回路７に定電流源６を接続する回路構成とすることに
より、ＭＯＳトランジスタのしきい値のばらつきによる
出力レベルの変動をおさえたレベル変換回路となってい
る。ここでの定電流源６は、ｎＭｏ５トランジスタＴ、
、Ｔ、によるカレントミラー回路で構成される。ｎＭＯ
ｓＭＯＳトランジスタＴＧインは定電流源Ｉ０に接続さ
れ、ｎＭＯｓＭＯＳトランジスタＴ５インは第１のレベ
ル変換回路７のＭＯＳトランジスタのソース（図示せず
）に接続されている。第１のレベル変換回路７内のＭＯ
Ｓトランジスタのしきい値が変動しても、カレントミラ
ー回路によりｎＭＯＳトランジスタＴ、には一定の電流
が流れるため、第１のレベル変換回路７の出力ｖ１は変
動しない。
第５図は、本発明の第４の実施例にががるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図である。第４
の実施例のレベル変換回路５ｏは、論理信号の出力レベ
ルを低電位側にレベルシフトする回路である。このレベ
ル変換回路５ｏは、抵抗Ｒ４，バイポーラトランジスタ
Ｑ、およびＭＯＳトランジスタＴ７が直列に接続されて
構成された回路である。このレベル変換回路５０におい
ては、バイポーラトランジスタＱ、に、ｐｎｐトランジ
スタが用いられる。このためｐＭＯＳＭＯＳトランジス
タＴフ・オフの動作により、レベル変換回路５０の出力
ｖ１の論理信号の出力レベルは、高レベル側がバイポー
ラトランジスタＱ、のベースに供給される基準電圧Ｖ
ＲＩＥ ｔ ３の電圧値となり、また、低レベル側は外
部電源の低電位電源■Ｅ６の電圧値である−５．２ｖと
なる。
ＭＯＳレベル変換回路の構成を示す回路図である。第４
の実施例のレベル変換回路５ｏは、論理信号の出力レベ
ルを低電位側にレベルシフトする回路である。このレベ
ル変換回路５ｏは、抵抗Ｒ４，バイポーラトランジスタ
Ｑ、およびＭＯＳトランジスタＴ７が直列に接続されて
構成された回路である。このレベル変換回路５０におい
ては、バイポーラトランジスタＱ、に、ｐｎｐトランジ
スタが用いられる。このためｐＭＯＳＭＯＳトランジス
タＴフ・オフの動作により、レベル変換回路５０の出力
ｖ１の論理信号の出力レベルは、高レベル側がバイポー
ラトランジスタＱ、のベースに供給される基準電圧Ｖ
ＲＩＥ ｔ ３の電圧値となり、また、低レベル側は外
部電源の低電位電源■Ｅ６の電圧値である−５．２ｖと
なる。
以上１本発明を実施例にもとづき具体的に説明したが１
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。
以上、説明したように、本発明によれば、バイポーラＣ
ＭＯＳレベル変換回路が、ＭＯＳトランジスタのオン・
オフによるバイポーラトランジスタのスイッチングよっ
て動作するレベル変換回路の構成とすることができるた
め、高速にレベル変換が可能になると共に、適宜に出方
の論理信号のレベルを設定した論理出力を得られる。
ＭＯＳレベル変換回路が、ＭＯＳトランジスタのオン・
オフによるバイポーラトランジスタのスイッチングよっ
て動作するレベル変換回路の構成とすることができるた
め、高速にレベル変換が可能になると共に、適宜に出方
の論理信号のレベルを設定した論理出力を得られる。
第１図は１本発明の第１の実施例にががるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図。 第２図は、本発明の第２の実施例にががるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図、 第３図は、第１のレベル変換回路における基や電圧を発
生する基準電圧発生回路の一例を示す回路図、 第４図は、本発明の第３の実施例にかかるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図、 第５図は、本発明の第４の実施例にかかるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図、 第６図は、従来の出力インタフェイス回路の一例を示し
た回路図である。 図中、１，３，５．７・・・第１のレベル変換回路、２
．４・・・第２のレベル変換回路、６・・・定電流源、
１０、２０．４０．５０・・・レベル変換回路、３０・
・・基準電圧発生回路、６０・・・出力インタフェイス
回路。
ＭＯＳレベル変換回路の構成を示す回路図。 第２図は、本発明の第２の実施例にががるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図、 第３図は、第１のレベル変換回路における基や電圧を発
生する基準電圧発生回路の一例を示す回路図、 第４図は、本発明の第３の実施例にかかるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図、 第５図は、本発明の第４の実施例にかかるバイポーラＣ
ＭＯＳレベル変換回路の構成を示す回路図、 第６図は、従来の出力インタフェイス回路の一例を示し
た回路図である。 図中、１，３，５．７・・・第１のレベル変換回路、２
．４・・・第２のレベル変換回路、６・・・定電流源、
１０、２０．４０．５０・・・レベル変換回路、３０・
・・基準電圧発生回路、６０・・・出力インタフェイス
回路。
Claims (3)
- （１）入力信号がゲートから入力されるＭＯＳトランジ
スタと、基準電圧を発生する基準電源と、前記基準電圧
がベースに供給され前記ＭＯＳトランジスタに直列に接
続されたバイポーラトランジスタとを有し、前記バイポ
ーラトランジスタのコレクタから出力信号を取り出すレ
ベル変換回路を含むことを特徴とするバイポーラＣＭＯ
Ｓレベル変換回路。 - （２）入力信号がゲートから入力されるＭＯＳトランジ
スタと、基準電圧を発生する基準電源と、前記基準電圧
がベースに供給され前記ＭＯＳトランジスタに直列に接
続されたバイポーラトランジスタとを有し、前記バイポ
ーラトランジスタのコレクタから出力信号を取り出す第
１のレベル変換回路と、第１のレベル変換回路からの出
力信号を受けるバイポーラトランジスタのエミッタホロ
ワ回路から構成される第２のレベル変換回路とを有する
ことを特徴とするバイポーラＣＭＯＳレベル変換回路。 - （３）集積回路内部のＭＯＳレベルの論理信号をＥＣＬ
レベルの論理信号に変換する回路が、第１のレベル変換
回路および第２のレベル変換回路で構成されるバイポー
ラＣＭＯＳレベル変換回路であって、前記第１のレベル
変換回路が、第１の抵抗、第１のバイポーラトランジス
タ、および第１のＭＯＳトランジスタを直列接続した回
路で構成され、前記第１のバイポーラトランジスタのベ
ースに基準電圧を供給し、前記第１のＭＯＳトランジス
タのゲートを集積回路内部の論理信号の入力端子とし、
第１のバイポーラトランジスタのコレクタを第１のレベ
ル変換回路の出力とし、第２のレベル変換回路が、コレ
クタが外部電源に接続された第２のバイポーラトランジ
スタで構成され、前記第２のバイポーラトランジスタの
ベースに第１のレベル変換回路の出力を接続し、該第２
のバイポーラトランジスタのエミッタを出力端子に接続
したことを特徴とするバイポーラＣＭＯＳレベル変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114200A JP2580250B2 (ja) | 1988-05-11 | 1988-05-11 | バイポーラｃｍｏｓレベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114200A JP2580250B2 (ja) | 1988-05-11 | 1988-05-11 | バイポーラｃｍｏｓレベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01284114A true JPH01284114A (ja) | 1989-11-15 |
| JP2580250B2 JP2580250B2 (ja) | 1997-02-12 |
Family
ID=14631713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114200A Expired - Lifetime JP2580250B2 (ja) | 1988-05-11 | 1988-05-11 | バイポーラｃｍｏｓレベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580250B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0400372A2 (de) * | 1989-05-30 | 1990-12-05 | Siemens Aktiengesellschaft | CMOS-ECL-Wandler |
| EP0416323A2 (de) * | 1989-09-04 | 1991-03-13 | Siemens Aktiengesellschaft | Signalpegelwandler |
| JPH0818012A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Electric Corp | 半導体装置 |
-
1988
- 1988-05-11 JP JP63114200A patent/JP2580250B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0400372A2 (de) * | 1989-05-30 | 1990-12-05 | Siemens Aktiengesellschaft | CMOS-ECL-Wandler |
| EP0416323A2 (de) * | 1989-09-04 | 1991-03-13 | Siemens Aktiengesellschaft | Signalpegelwandler |
| US5122689A (en) * | 1989-09-04 | 1992-06-16 | Siemens Aktiengesellschaft | Cmos to ecl/cml level converter |
| JPH0818012A (ja) * | 1994-06-30 | 1996-01-19 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2580250B2 (ja) | 1997-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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