JP2580250B2 - バイポーラｃｍｏｓレベル変換回路 - Google Patents
バイポーラｃｍｏｓレベル変換回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタと電界効果トラン
ジスタのCMOS回路との複合回路で構成したバイポーラCM
OSデバイスのレベル変換回路に関し、特に、大規模集積
回路をバイポーラCMOSデバイスで構成した場合のデバイ
ス内部回路のMOSレベルの論理信号をECLレベル（高レベ
ル：−0.9V,低レベル：−1.8V）に高速に変換して、外
部回路に出力するバイポーラCMOSレベル変換回路に関す
るものである。
ジスタのCMOS回路との複合回路で構成したバイポーラCM
OSデバイスのレベル変換回路に関し、特に、大規模集積
回路をバイポーラCMOSデバイスで構成した場合のデバイ
ス内部回路のMOSレベルの論理信号をECLレベル（高レベ
ル：−0.9V,低レベル：−1.8V）に高速に変換して、外
部回路に出力するバイポーラCMOSレベル変換回路に関す
るものである。
このようなバイポーラCMOSレベル変換回路は、デバイ
ス内部回路における異なるMOSレベルの論理信号、例え
ば、第１のMOSレベル論理信号（高レベル:0.0V,低レベ
ル：−5.2V），第２のMOSレベル論理信号（高レベル:0.
0V,低レベル：−3.0V），第３のMOSレベル論理信号（高
レベル：−2.2V,低レベル：−5.2V）等の論理信号をECL
レベルに変換するECLレベル出力インタフェイス回路と
して用いられる。
ス内部回路における異なるMOSレベルの論理信号、例え
ば、第１のMOSレベル論理信号（高レベル:0.0V,低レベ
ル：−5.2V），第２のMOSレベル論理信号（高レベル:0.
0V,低レベル：−3.0V），第３のMOSレベル論理信号（高
レベル：−2.2V,低レベル：−5.2V）等の論理信号をECL
レベルに変換するECLレベル出力インタフェイス回路と
して用いられる。
従来、最大アドレス・アクセス時間がバイポーラECL
メモリなみの速度と、MOSメモリなみの低消費電力を併
せ持つ大容量RAMとして、バイポーラ素子とCMOS素子と
を同一シリコンチップに集積したバイポーラCMOSデバイ
スによるメモリが開発されている。このようなバイポー
ラCMOSメモリは、例えば、日経エレクトロニクス,1986.
3.10（no.390）,pp199〜208に「高速高集積メモリに台
頭するバイポーラCMOS RAM」と題する論文において論
じられている。
メモリなみの速度と、MOSメモリなみの低消費電力を併
せ持つ大容量RAMとして、バイポーラ素子とCMOS素子と
を同一シリコンチップに集積したバイポーラCMOSデバイ
スによるメモリが開発されている。このようなバイポー
ラCMOSメモリは、例えば、日経エレクトロニクス,1986.
3.10（no.390）,pp199〜208に「高速高集積メモリに台
頭するバイポーラCMOS RAM」と題する論文において論
じられている。
この種のバイポーラ素子とCMOS素子の複合回路におい
ては、バイポーラ素子による回路とCMOS素子による回路
との間の信号レベルの整合をとるため、レベルシフト回
路が多用される。すなわち、バイポーラ素子による回路
の論理レベルであるECLレベル（高レベル：−0.8V,低レ
ベル：−1.6V）の論理信号と、CMOS素子による回路の論
理レベルであるMOSレベル（例えば、高レベル：−0.0V,
低レベル：−5.2V）の論理信号との間の信号のレベル変
換を行うレベルシフト回路が多用され、または、装置を
構成する回路中にレベルシフト回路を含んだ回路の回路
構成が用いられる。
ては、バイポーラ素子による回路とCMOS素子による回路
との間の信号レベルの整合をとるため、レベルシフト回
路が多用される。すなわち、バイポーラ素子による回路
の論理レベルであるECLレベル（高レベル：−0.8V,低レ
ベル：−1.6V）の論理信号と、CMOS素子による回路の論
理レベルであるMOSレベル（例えば、高レベル：−0.0V,
低レベル：−5.2V）の論理信号との間の信号のレベル変
換を行うレベルシフト回路が多用され、または、装置を
構成する回路中にレベルシフト回路を含んだ回路の回路
構成が用いられる。
この種の回路として、第６図に示すような、MOSレベ
ルの論理信号VIN（高レベル:0.0V,低レベル：−5.2V）
をレベル変換してECLレベルの論理信号VOUT（高レベ
ル：−0.9V,低レベル：−1.8V）に変換するECL出力イン
タフェイス回路がある（例えば、特願昭60−95257号公
報参照）。
ルの論理信号VIN（高レベル:0.0V,低レベル：−5.2V）
をレベル変換してECLレベルの論理信号VOUT（高レベ
ル：−0.9V,低レベル：−1.8V）に変換するECL出力イン
タフェイス回路がある（例えば、特願昭60−95257号公
報参照）。
第６図に示したECLレベルの出力インタフェイス回路6
0は、pMOSトランジスタT2とnMOSトランジスタT1の各ド
レイン間に直列接続のダイオードD1,D2,…,D5を挿入し
たCMOSインバータからなる第１のレベル変換回路１と、
バイポーラトランジスタQ1のコレクタ・エミッタ間に直
列接続のダイオードD6,D7に接続したレベル変換回路２
とから構成されているレベル変換回路である。この出力
インタフェイス回路60は、MOSレベルの論理信号を第１
のレベル変換回路１により高レベル側の小振幅信号にレ
ベル変換し、高レベル側にレベル変換した小振幅信号を
更に第２のレベル変換回路２によりECLレベルに変換し
て出力する。
0は、pMOSトランジスタT2とnMOSトランジスタT1の各ド
レイン間に直列接続のダイオードD1,D2,…,D5を挿入し
たCMOSインバータからなる第１のレベル変換回路１と、
バイポーラトランジスタQ1のコレクタ・エミッタ間に直
列接続のダイオードD6,D7に接続したレベル変換回路２
とから構成されているレベル変換回路である。この出力
インタフェイス回路60は、MOSレベルの論理信号を第１
のレベル変換回路１により高レベル側の小振幅信号にレ
ベル変換し、高レベル側にレベル変換した小振幅信号を
更に第２のレベル変換回路２によりECLレベルに変換し
て出力する。
ところで、大規模集積回路（LSI）を構成する上で回
路要素のMOSトランジスタとして、外部電源電圧よりも
小さい電圧で動作させるような高性能な微細構造のMOS
トランジスタを用いる場合、上記のような出力インタフ
ェイス回路60を、高レベル側が−2.2V、低レベル側が−
5.2VであるMOSレベルの論理信号で動作する出力インタ
フェイス回路とすることが所望される。この場合、レベ
ル変換回路１の出力の論理信号の高レベル側は−2.2Vと
なるため、後段のレベル変換回路２ではECLレベルの論
理信号出力は発生できない。このため、特に、MOSトラ
ンジスタを外部電源電圧よりも小さい電圧で動作させる
ような高性能な微細構造のMOSトランジスタを用いるデ
バイスでは、ECLレベルの出力を得る回路として、第６
図の出力インタフェイス回路は適用できないという問題
がある。
路要素のMOSトランジスタとして、外部電源電圧よりも
小さい電圧で動作させるような高性能な微細構造のMOS
トランジスタを用いる場合、上記のような出力インタフ
ェイス回路60を、高レベル側が−2.2V、低レベル側が−
5.2VであるMOSレベルの論理信号で動作する出力インタ
フェイス回路とすることが所望される。この場合、レベ
ル変換回路１の出力の論理信号の高レベル側は−2.2Vと
なるため、後段のレベル変換回路２ではECLレベルの論
理信号出力は発生できない。このため、特に、MOSトラ
ンジスタを外部電源電圧よりも小さい電圧で動作させる
ような高性能な微細構造のMOSトランジスタを用いるデ
バイスでは、ECLレベルの出力を得る回路として、第６
図の出力インタフェイス回路は適用できないという問題
がある。
本発明は、前記問題点を解決するためになされたもの
である。
である。
本発明の目的は、MOSトランジスタを外部電源電圧よ
りも小さい電圧で動作させるような高性能な微細構造の
MOSトランジスタを用いるデバイスにおけるECLレベル出
力を得る出力インタフェイス回路を提供することにあ
る。
りも小さい電圧で動作させるような高性能な微細構造の
MOSトランジスタを用いるデバイスにおけるECLレベル出
力を得る出力インタフェイス回路を提供することにあ
る。
本発明の他の目的は、MOSトランジスタのオンオフ動
作によって、バイポーラトランジスタのスイッチングを
行うことにより、高速にレベルのレベル変換を行い、EC
Lレベルが発生できるレベル変換回路を提供することに
ある。
作によって、バイポーラトランジスタのスイッチングを
行うことにより、高速にレベルのレベル変換を行い、EC
Lレベルが発生できるレベル変換回路を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
上記の目的を達成するため、本発明においては、バイ
ポーラCMOSレベル変換回路が、入力信号がゲートから入
力されるMOSトランジスタと、基準電圧を発生する基準
電源と、前記基準電圧がベースに供給され前記MOSトラ
ンジスタに直列に接続されたバイポーラトランジスタと
を有し、前記バイポーラトランジスタのコレクタから出
力信号を取り出すレベル変換回路を含むことを特徴とす
る。
ポーラCMOSレベル変換回路が、入力信号がゲートから入
力されるMOSトランジスタと、基準電圧を発生する基準
電源と、前記基準電圧がベースに供給され前記MOSトラ
ンジスタに直列に接続されたバイポーラトランジスタと
を有し、前記バイポーラトランジスタのコレクタから出
力信号を取り出すレベル変換回路を含むことを特徴とす
る。
前記手段によれば、レベル変換回路は、入力信号がゲ
ートから入力されるMOSトランジスタに直列にバイポー
ラトランジスタを接続し、該バイポーラトランジスタの
ベースに基準電圧を供給し、該バイポーラトランジスタ
のコレクタを出力とした構成の回路とされる。このよう
に構成されたレベル変換回路では、入力信号がゲートか
ら入力されるMOSトランジスタのオン・オフにより、バ
イポーラトランジスタのスイッチングが行われる。バイ
ポーラトランジスタのベースには基準電圧が供給されて
おり、基準電圧として与える電圧値より、バイポーラト
ランジスタのコレクタから得られる出力は、適切に出力
電圧レベルが規定された論理信号出力となっている。こ
の論理信号出力がMOSトランジスタのオン・オフによる
バイポーラトランジスタのスイッチング動作で得られる
ため、レベル変換回路は高速に動作し、レベル変換した
論理信号を出力する。
ートから入力されるMOSトランジスタに直列にバイポー
ラトランジスタを接続し、該バイポーラトランジスタの
ベースに基準電圧を供給し、該バイポーラトランジスタ
のコレクタを出力とした構成の回路とされる。このよう
に構成されたレベル変換回路では、入力信号がゲートか
ら入力されるMOSトランジスタのオン・オフにより、バ
イポーラトランジスタのスイッチングが行われる。バイ
ポーラトランジスタのベースには基準電圧が供給されて
おり、基準電圧として与える電圧値より、バイポーラト
ランジスタのコレクタから得られる出力は、適切に出力
電圧レベルが規定された論理信号出力となっている。こ
の論理信号出力がMOSトランジスタのオン・オフによる
バイポーラトランジスタのスイッチング動作で得られる
ため、レベル変換回路は高速に動作し、レベル変換した
論理信号を出力する。
また、集積回路内部の論理信号をECLレベルに変換す
る回路が、上記のレベル変換回路を第１のレベル変換回
路とし、更にバイポーラトランジスタから構成される第
２のレベル変換回路を加えて構成される。
る回路が、上記のレベル変換回路を第１のレベル変換回
路とし、更にバイポーラトランジスタから構成される第
２のレベル変換回路を加えて構成される。
すなわち、第１のレベル変換回路は、第１の抵抗，第
１のバイポーラトランジスタ，および第１のMOSトラン
ジスタの直列接続の回路で構成し、前記第１のバイポー
ラトランジスタのベースに基準電圧を供給し、前記第１
のMOSトランジスタのゲートを集積回路内部の論理信号
の入力端子とし、第１のバイポーラトランジスタのコレ
クタを出力として構成される。第２のレベル変換回路
は、コレクタが外部電源に接続された第２のバイポーラ
トランジスタで構成し、この第２のバイポーラトランジ
スタのベースに第１のレベル変換回路の出力を接続し、
第２のバイポーラトランジスタの該エミッタを出力端子
とした構成とされる。これにより、第１のレベル変換回
路が第１のMOSトランジスタのオン・オフにより、第１
のバイポーラトランジスタがスイッチングされ、これに
より第２のバイポーラトランジスタのスイッチングが行
われ、論理信号出力が高速に得られる。論理信号出力の
出力電圧レベルは、高レベル側が第２のバイポーラトラ
ンジスタのコレクタに接続された外部電源の電圧値によ
り定まり、低レベル側が第１のバイポーラトランジスタ
のベースに接続された基準電圧の電圧値により定まる。
１のバイポーラトランジスタ，および第１のMOSトラン
ジスタの直列接続の回路で構成し、前記第１のバイポー
ラトランジスタのベースに基準電圧を供給し、前記第１
のMOSトランジスタのゲートを集積回路内部の論理信号
の入力端子とし、第１のバイポーラトランジスタのコレ
クタを出力として構成される。第２のレベル変換回路
は、コレクタが外部電源に接続された第２のバイポーラ
トランジスタで構成し、この第２のバイポーラトランジ
スタのベースに第１のレベル変換回路の出力を接続し、
第２のバイポーラトランジスタの該エミッタを出力端子
とした構成とされる。これにより、第１のレベル変換回
路が第１のMOSトランジスタのオン・オフにより、第１
のバイポーラトランジスタがスイッチングされ、これに
より第２のバイポーラトランジスタのスイッチングが行
われ、論理信号出力が高速に得られる。論理信号出力の
出力電圧レベルは、高レベル側が第２のバイポーラトラ
ンジスタのコレクタに接続された外部電源の電圧値によ
り定まり、低レベル側が第１のバイポーラトランジスタ
のベースに接続された基準電圧の電圧値により定まる。
これより、基準電圧および外部電源の電圧値により、
出力信号の論理信号の電圧レベルが規定されて、レベル
変換された出力が高速に得られる。
出力信号の論理信号の電圧レベルが規定されて、レベル
変換された出力が高速に得られる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
第１図は、本発明の第１の実施例にかかるバイポーラ
CMOSレベル変換回路の構成を示す回路図である。第１図
のバイポーラCMOSレベル変換回路10の主な回路要素は、
第１のレベル変換回路３および第２のレベル変換回路４
である。
CMOSレベル変換回路の構成を示す回路図である。第１図
のバイポーラCMOSレベル変換回路10の主な回路要素は、
第１のレベル変換回路３および第２のレベル変換回路４
である。
第１のレベル変換回路３は、抵抗R1,バイポーラトラ
ンジスタQ2およびMOSトランジスタT3が直列に接続され
た回路である。抵抗R1は外部電源の高電位電源VCC（0
V）とバイポーラトランジスタQ2のコレクタとの間に接
続される。バイポーラトランジスタQ2のベースには、基
準電圧VREF1（−2.0V）が供給され、エミッタにはMOSト
ランジスタT3のドレインが接続されている。MOSトラン
ジスタT3のソースは外部電源の低電位電源VEE（−5.2
V）に接続される。また、MOSトランジスタT3のゲートに
は、MOSレベルの入力信号VINが印加され、バイポーラト
ランジスタQ2のコレクタより、出力V1を発生する。
ンジスタQ2およびMOSトランジスタT3が直列に接続され
た回路である。抵抗R1は外部電源の高電位電源VCC（0
V）とバイポーラトランジスタQ2のコレクタとの間に接
続される。バイポーラトランジスタQ2のベースには、基
準電圧VREF1（−2.0V）が供給され、エミッタにはMOSト
ランジスタT3のドレインが接続されている。MOSトラン
ジスタT3のソースは外部電源の低電位電源VEE（−5.2
V）に接続される。また、MOSトランジスタT3のゲートに
は、MOSレベルの入力信号VINが印加され、バイポーラト
ランジスタQ2のコレクタより、出力V1を発生する。
第２のレベル変換回路４は、バイポーラトランジスタ
Q3で構成される。このバイポーラトランジスタQ3のコレ
クタは、外部電源の高電位電源VCC（0V）に接続され、
ベースには第１のレベル変換回路３からの出力V1が接続
される。バイポーラトランジスタQ3のエミッタには、外
部負荷抵抗Ｒ（50Ω）と外部負荷抵抗CL（30pF）が接続
されており、エミッタからECLレベル出力の論理信号V
OUTが出力される。
Q3で構成される。このバイポーラトランジスタQ3のコレ
クタは、外部電源の高電位電源VCC（0V）に接続され、
ベースには第１のレベル変換回路３からの出力V1が接続
される。バイポーラトランジスタQ3のエミッタには、外
部負荷抵抗Ｒ（50Ω）と外部負荷抵抗CL（30pF）が接続
されており、エミッタからECLレベル出力の論理信号V
OUTが出力される。
次に、このように構成されたバイポーラCMOSレベル変
換回路の回路動作を説明する。
換回路の回路動作を説明する。
まず、入力のMOSレベルの信号VINが低レベル（−5.2
V）の場合、第１のレベル変換回路３においては、MOSト
ランジスタ（nMOS）T3が非導通となり、抵抗R1に電流が
流れないため、バイポーラトランジスタQ2のコレクタか
らの出力V1は、外部電源の高電位電源VCCのレベルとな
る。第２のレベル変換回路４はVCCレベルの出力V1によ
り、ECLレベルの高レベル（−0.8V）出力の論理信号V
OUTを発生する。
V）の場合、第１のレベル変換回路３においては、MOSト
ランジスタ（nMOS）T3が非導通となり、抵抗R1に電流が
流れないため、バイポーラトランジスタQ2のコレクタか
らの出力V1は、外部電源の高電位電源VCCのレベルとな
る。第２のレベル変換回路４はVCCレベルの出力V1によ
り、ECLレベルの高レベル（−0.8V）出力の論理信号V
OUTを発生する。
入力のMOSレベルの信号VINが高レベル（−2.2V）の場
合、第１のレベル変換回路３においては、MOSトランジ
スタT3が導通し、抵抗R1に電流が流れる。このため、バ
イポーラトランジスタQ2のコレクタの出力V1は低電位側
に下降する。このとき、バイポーラトランジスタQ2のベ
ースは基準電圧VREF1（−2.0V）に固定されているた
め、バイポーラトランジスタQ2およびMOSトランジスタT
3は定電流源となる。したがって、抵抗R1の抵抗値を所
定値に調節しておけば、バイポーラトランジスタQ2のコ
レクタにおける出力V1は−0.8Vに設定できる。これよ
り、第２のレベル変換回路４（バイポーラトランジスタ
Q3）からは、出力の論理信号VOUTとして、ECLレベルの
低レベル（−1.6V）の信号が発生できる。
合、第１のレベル変換回路３においては、MOSトランジ
スタT3が導通し、抵抗R1に電流が流れる。このため、バ
イポーラトランジスタQ2のコレクタの出力V1は低電位側
に下降する。このとき、バイポーラトランジスタQ2のベ
ースは基準電圧VREF1（−2.0V）に固定されているた
め、バイポーラトランジスタQ2およびMOSトランジスタT
3は定電流源となる。したがって、抵抗R1の抵抗値を所
定値に調節しておけば、バイポーラトランジスタQ2のコ
レクタにおける出力V1は−0.8Vに設定できる。これよ
り、第２のレベル変換回路４（バイポーラトランジスタ
Q3）からは、出力の論理信号VOUTとして、ECLレベルの
低レベル（−1.6V）の信号が発生できる。
なお、ここでのMOSレベルの論理信号は、高レベルが
−2.2V、低レベルが−5.2Vである場合を説明したが、論
理信号の高レベルが0Vであり、低レベルが−5.2Vである
MOSレベルの論理信号の場合に対しても、同様なレベル
変換回路とすることができる。
−2.2V、低レベルが−5.2Vである場合を説明したが、論
理信号の高レベルが0Vであり、低レベルが−5.2Vである
MOSレベルの論理信号の場合に対しても、同様なレベル
変換回路とすることができる。
第２図は、本発明の第２の実施例にかかるバイポーラ
CMOSレベル変換回路の構成を示す回路図である。第２図
に示した第２の実施例のレベル変換回路20は、高レベル
が0Vであり、低レベルが−3.0VであるMOSレベルの内部
の論理信号をECLレベルの論理信号に変換するレベル変
換動作を行う回路である。このレベル変換回路20は、第
１図に示したレベル変換回路10と同様な構成の回路とな
っているが、ここでは、第１のレベル変換回路５のMOS
トランジスタT4のソースを内部電源の低電位電源V
SS（−3.0V）に接続し、バイポーラトランジスタQ4のベ
ースに接続する基準電圧VREF2の電圧値は−1.4Vに設定
する。これにより、内部論理のMOSレベルの論理信号をE
CLレベルの論理信号に変換するレベル変換が可能とな
る。
CMOSレベル変換回路の構成を示す回路図である。第２図
に示した第２の実施例のレベル変換回路20は、高レベル
が0Vであり、低レベルが−3.0VであるMOSレベルの内部
の論理信号をECLレベルの論理信号に変換するレベル変
換動作を行う回路である。このレベル変換回路20は、第
１図に示したレベル変換回路10と同様な構成の回路とな
っているが、ここでは、第１のレベル変換回路５のMOS
トランジスタT4のソースを内部電源の低電位電源V
SS（−3.0V）に接続し、バイポーラトランジスタQ4のベ
ースに接続する基準電圧VREF2の電圧値は−1.4Vに設定
する。これにより、内部論理のMOSレベルの論理信号をE
CLレベルの論理信号に変換するレベル変換が可能とな
る。
第３図は、第１のレベル変換回路における基準電圧を
発生する基準電圧発生回路の一例を示す回路図である。
基準電圧発生回路30は、例えば、第１のレベル変換回路
３（第１図）におけるバイポーラトランジスタQ2のベー
スに接続される基準電圧VREF1を発生する回路として用
いられる。基準電圧発生回路30は、抵抗R3および直列接
続のダイオードD8,D9,D10,D11が直列に接続されて構成
されており、抵抗R3とダイオードD8のアノード端子との
接続点より、基準電圧VREF1を発生させる。この基準電
圧発生回路30の回路構成において、外部電源の低電位電
源VEE（−5.2V）が変動した場合、直列接続のダイオー
ドD8〜D11を通して、その変動分だけ基準電圧VREF1の出
力の電圧値が変動するため、基準電圧VREF1の出力と外
部電源の低電位電源VEEとの電圧差は一定となる。この
ため、第１のレベル変換回路３のバイポーラトランジス
タQ2（第１図）には一定の電流を流すことが可能とな
る。第３図の基準電圧発生回路30において、直列接続の
ダイオードの個数を２個とし、外部電源の低電位電源V
EEに接続する端子を内部電源の低電位電源VSS（−3.0
V）に接続する構成とすれば、この基準電圧発生回路30
は、第１のレベル変換回路５（第２図）におけるバイポ
ーラトランジスタQ4のベースに接続される基準電圧V
REF2（−1.4V）を発生する回路となる。
発生する基準電圧発生回路の一例を示す回路図である。
基準電圧発生回路30は、例えば、第１のレベル変換回路
３（第１図）におけるバイポーラトランジスタQ2のベー
スに接続される基準電圧VREF1を発生する回路として用
いられる。基準電圧発生回路30は、抵抗R3および直列接
続のダイオードD8,D9,D10,D11が直列に接続されて構成
されており、抵抗R3とダイオードD8のアノード端子との
接続点より、基準電圧VREF1を発生させる。この基準電
圧発生回路30の回路構成において、外部電源の低電位電
源VEE（−5.2V）が変動した場合、直列接続のダイオー
ドD8〜D11を通して、その変動分だけ基準電圧VREF1の出
力の電圧値が変動するため、基準電圧VREF1の出力と外
部電源の低電位電源VEEとの電圧差は一定となる。この
ため、第１のレベル変換回路３のバイポーラトランジス
タQ2（第１図）には一定の電流を流すことが可能とな
る。第３図の基準電圧発生回路30において、直列接続の
ダイオードの個数を２個とし、外部電源の低電位電源V
EEに接続する端子を内部電源の低電位電源VSS（−3.0
V）に接続する構成とすれば、この基準電圧発生回路30
は、第１のレベル変換回路５（第２図）におけるバイポ
ーラトランジスタQ4のベースに接続される基準電圧V
REF2（−1.4V）を発生する回路となる。
第４図は、本発明の第３の実施例にかかるバイポーラ
CMOSレベル変換回路の構成を示す回路図である。第３の
実施例のレベル変換回路40は、第１のレベル変換回路７
に定電流源６を接続した構成の回路である。ここでの第
１のレベル変換回路７は、例えば、第１のレベル変換回
路３（第１図）または第１のレベル変換回路５（第２
図）と同様な回路である。このように第１のレベル変換
回路７に定電流原６を接続する回路構成とすることによ
り、MOSトランジスタのしきい値のばらつきによる出力
レベルの変動をおさえたレベル変換回路となっている。
ここでの定電流源６は、nMOSトランジスタT5,T6による
カレントミラー回路で構成される。nMOSトランジスタT6
のドレインは定電流源I0に接続され、nMOSトランジスタ
T5のドレインは第１のレベル変換回路７のMOSトランジ
スタのソース（図示せず）に接続されている。第１のレ
ベル変換回路７内のMOSトランジスタのしきい値が変動
しても、カレントミラー回路によりnMOSトランジスタT5
には一定の電流が流れるため、第１のレベル変換回路７
の出力V1は変動しない。
CMOSレベル変換回路の構成を示す回路図である。第３の
実施例のレベル変換回路40は、第１のレベル変換回路７
に定電流源６を接続した構成の回路である。ここでの第
１のレベル変換回路７は、例えば、第１のレベル変換回
路３（第１図）または第１のレベル変換回路５（第２
図）と同様な回路である。このように第１のレベル変換
回路７に定電流原６を接続する回路構成とすることによ
り、MOSトランジスタのしきい値のばらつきによる出力
レベルの変動をおさえたレベル変換回路となっている。
ここでの定電流源６は、nMOSトランジスタT5,T6による
カレントミラー回路で構成される。nMOSトランジスタT6
のドレインは定電流源I0に接続され、nMOSトランジスタ
T5のドレインは第１のレベル変換回路７のMOSトランジ
スタのソース（図示せず）に接続されている。第１のレ
ベル変換回路７内のMOSトランジスタのしきい値が変動
しても、カレントミラー回路によりnMOSトランジスタT5
には一定の電流が流れるため、第１のレベル変換回路７
の出力V1は変動しない。
第５図は、本発明の第４の実施例にかかるバイポーラ
CMOSレベル変換回路の構成を示す回路図である。第４の
実施例のレベル変換回路50は、論理信号の出力レベルを
低電位側にレベルシフトする回路である。このレベル変
換回路50は、抵抗R4,バイポーラトランジスタQ5およびM
OSトランジスタT7が直列に接続されて構成された回路で
ある。このレベル変換回路50においては、バイポーラト
ランジスタQ5に、pnpトランジスタが用いられる。この
ためpMOSトランジスタT7のオン・オフの動作により、レ
ベル変換回路50の出力V1の論理信号の出力レベルは、高
レベル側がバイポーラトランジスタQ5のベースに供給さ
れる基準電圧VREF3の電圧値となり、また、低レベル側
は外部電源の低電位電源VEEの電圧値である−5.2Vとな
る。
CMOSレベル変換回路の構成を示す回路図である。第４の
実施例のレベル変換回路50は、論理信号の出力レベルを
低電位側にレベルシフトする回路である。このレベル変
換回路50は、抵抗R4,バイポーラトランジスタQ5およびM
OSトランジスタT7が直列に接続されて構成された回路で
ある。このレベル変換回路50においては、バイポーラト
ランジスタQ5に、pnpトランジスタが用いられる。この
ためpMOSトランジスタT7のオン・オフの動作により、レ
ベル変換回路50の出力V1の論理信号の出力レベルは、高
レベル側がバイポーラトランジスタQ5のベースに供給さ
れる基準電圧VREF3の電圧値となり、また、低レベル側
は外部電源の低電位電源VEEの電圧値である−5.2Vとな
る。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
以上、説明したように、本発明によれば、バイポーラ
CMOSレベル変換回路が、MOSトランジスタのオン・オフ
によるバイポーラトランジスタのスイッチングよって動
作するレベル変換回路の構成とすることができるため、
高速にレベル変換が可能になると共に、適宜に出力の論
理信号のレベルを設定した論理出力を得られる。
CMOSレベル変換回路が、MOSトランジスタのオン・オフ
によるバイポーラトランジスタのスイッチングよって動
作するレベル変換回路の構成とすることができるため、
高速にレベル変換が可能になると共に、適宜に出力の論
理信号のレベルを設定した論理出力を得られる。
第１図は、本発明の第１の実施例にかかるバイポーラCM
OSレベル変換回路の構成を示す回路図、 第２図は、本発明の第２の実施例にかかるバイポーラCM
OSレベル変換回路の構成を示す回路図、 第３図は、第１のレベル変換回路における基準電圧を発
生する基準電圧発生回路の一例を示す回路図、 第４図は、本発明の第３の実施例にかかるバイポーラCM
OSレベル変換回路の構成を示す回路図、 第５図は、本発明の第４の実施例にかかるバイポーラCM
OSレベル変換回路の構成を示す回路図、 第６図は、従来の出力インタフェイス回路の一例を示し
た回路図である。 図中、1,3,5,7……第１のレベル変換回路、2,4……第２
のレベル変換回路、６……定電流源、10,20,40,50……
レベル変換回路、30……基準電圧発生回路、60……出力
インタフェイス回路。
OSレベル変換回路の構成を示す回路図、 第２図は、本発明の第２の実施例にかかるバイポーラCM
OSレベル変換回路の構成を示す回路図、 第３図は、第１のレベル変換回路における基準電圧を発
生する基準電圧発生回路の一例を示す回路図、 第４図は、本発明の第３の実施例にかかるバイポーラCM
OSレベル変換回路の構成を示す回路図、 第５図は、本発明の第４の実施例にかかるバイポーラCM
OSレベル変換回路の構成を示す回路図、 第６図は、従来の出力インタフェイス回路の一例を示し
た回路図である。 図中、1,3,5,7……第１のレベル変換回路、2,4……第２
のレベル変換回路、６……定電流源、10,20,40,50……
レベル変換回路、30……基準電圧発生回路、60……出力
インタフェイス回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 5/02
Claims (3)
- 【請求項１】入力信号がゲートから入力されるMOSトラ
ンジスタと、基準電圧を発生する基準電源と、前記基準
電圧がベースに供給され前記MOSトランジスタに直列に
接続されたバイポーラトランジスタとを有し、前記バイ
ポーラトランジスタのコレクタから出力信号を取り出す
レベル変換回路を含むことを特徴とするバイポーラCMOS
レベル変換回路。 - 【請求項２】入力信号がゲートから入力されるMOSトラ
ンジスタと、基準電圧を発生する基準電源と、前記基準
電圧がベースに供給され前記MOSトランジスタに直列に
接続されたバイポーラトランジスタとを有し、前記バイ
ポーラトランジスタのコレクタから出力信号を取り出す
第１のレベル変換回路と、第１のレベル変換回路からの
出力信号を受けるバイポーラトランジスタのエミッタホ
ロワ回路から構成される第２のレベル変換回路とを有す
ることを特徴とするバイポーラCMOSレベル変換回路。 - 【請求項３】集積回路内部のMOSレベルの論理信号をECL
レベルの論理信号に変換する回路が、第１のレベル変換
回路および第２のレベル変換回路で構成されるバイポー
ラCMOSレベル変換回路であって、前記第１のレベル変換
回路が、第１の抵抗，第１のバイポーラトランジスタ，
および第１のMOSトランジスタを直列接続した回路で構
成され、前記第１のバイポーラトランジスタのベースに
基準電圧を供給し、前記第１のMOSトランジスタのゲー
トを集積回路内部の論理信号の入力端子とし、第１のバ
イポーラトランジスタのコレクタを第１のレベル変換回
路の出力とし、第２のレベル変換回路が、コレクタが外
部電源に接続された第２のバイポーラトランジスタで構
成され、前記第２のバイポーラトランジスタのベースに
第１のレベル変換回路の出力を接続し、該第２のバイポ
ーラトランジスタのエミッタを出力端子に接続したこと
を特徴とするバイポーラCMOSレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114200A JP2580250B2 (ja) | 1988-05-11 | 1988-05-11 | バイポーラｃｍｏｓレベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63114200A JP2580250B2 (ja) | 1988-05-11 | 1988-05-11 | バイポーラｃｍｏｓレベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01284114A JPH01284114A (ja) | 1989-11-15 |
| JP2580250B2 true JP2580250B2 (ja) | 1997-02-12 |
Family
ID=14631713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63114200A Expired - Lifetime JP2580250B2 (ja) | 1988-05-11 | 1988-05-11 | バイポーラｃｍｏｓレベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580250B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE59009460D1 (de) * | 1989-05-30 | 1995-09-07 | Siemens Ag | CMOS-ECL-Wandler. |
| DE3929351C1 (ja) * | 1989-09-04 | 1990-10-11 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | |
| JP3495787B2 (ja) * | 1994-06-30 | 2004-02-09 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1988
- 1988-05-11 JP JP63114200A patent/JP2580250B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01284114A (ja) | 1989-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 11 |
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