JP2551586B2

JP2551586B2 - インタフエ−ス回路

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Publication number: JP2551586B2
Application number: JP62138759A
Authority: JP
Inventors: 洋二西尾; 文夫村林; 正一古徳; 保男神長
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-06-02
Filing date: 1987-06-02
Publication date: 1996-11-06
Anticipated expiration: 2011-11-06
Also published as: JPS63302622A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、LSIチツプ間の信号を高速に伝達する入出
力インタフエース回路に関する。

〔従来の技術〕

従来、入出力インタフエースがECL（Emitter Coupled
Logic）レベルであるバイポーラCMOS複合LSIの入出力
回路として、日経エレクトロニクスNo.390のpp209〜pp2
10に記載のような回路が知られている。

第11図はこの従来回路の要部の構成を示すもので、第
１のLSI1から第２のLSI2へ信号が伝播する場合を考える
ものとすると、信号を出力するLSI1の出力回路７は、LS
I1の電源電位にほぼ等しい論理レベルを持つ“1"レベル
あるいは“0"レベルの信号36が入力される前段部９と、
コレクタを電圧V1の電源10に接続したエミツタフオロワ
のNPNトランジスタ８とから構成されている。一方、信
号を受けるLSI2の入力回路11は、差動入力段3,レベルシ
フト段4,シングルエンドのゲイン段５、及びバイポーラ
CMOS複合回路６とから成つている。この場合、差動入力
段３とレベルシフト段４はその接続位置を入れ換えるこ
とも可能である。

動作について次に説明する。まず信号36の論理レベル
に対応してNPNトランジスタ８のエミツタから出力され
るLSI1の出力信号22がLSI2の差動入力段３に入力され
る。出力信号22のレベルは電源10のレベルを接地電位と
すると、“1"レベルは約−0.96V,“0"レベルは約−1.7V
である。このようなレベルの信号22を受けて差動入力段
３は相補出力23,24を出力する。レベルシフト段４は、
相補出力23,24のレベルをそれぞれ0.7V下げた相補出力2
5,26を出力する。その相補出力25,26を受けてシングル
エンドのゲイン段５は信号25,26の信号レベルに応じてL
SI2の電源電位にほぼ等しい論理レベルを持つ“1"レベ
ル出力あるいは“0"レベルの出力27を出力する。バイポ
ーラCMOS複合回路６は信号27を受けてLSI2の電源電位に
ほぼ等しい論理レベルを持つ“1"レベル出力あるいは
“0"レベル出力28を出力する。入力回路11が反転接続さ
れていれば、信号28と信号22は反転レベル関係となり、
非反転接続されていれば信号28と信号22は同レベル関係
となる。但し、電位的には信号22はECLレベルであり、
信号28は電源電位レベルである。

〔発明が解決しようとする課題〕

ところが、上記の構成のインタフエース回路では、特
に入力回路11の信号通過段数が多く、この入力回路11で
の遅れが大きく、信号の高速伝達を行うことができない
という問題があった。なお、特開昭60−136417号公報に
記載されているように、ECLレベルの信号を２段の差動
増幅回路とバッファ回路でMOSレベルの信号に変換して
も、信号を伝送するための段数が多いので、高速化を図
ることはできない。また、特開昭62−57319号公報に記
載されているように、入力信号からECLレベルの相補信
号を生成したり、特開昭59−139727号公報に記載されて
いるように、ECLレベルの信号をMOSトランジスタ回路で
MOSレベルの信号に変換したりする構成を採用すること
も考えられるが、これらの構成を単に採用しても、回路
素子が増加したり、負荷容量の影響を受けて遅延時間が
長くなったりする。

本発明の目的は、回路素子を少なくしても、単一の入
力信号をECLレベルの信号に変換すると共にECLレベルの
信号をMOSレベルの信号に変換して高速に出力すること
ができるインタフェース回路を提供することにある。

〔課題を解決するための手段〕

前記目的を達成するために、本発明は、一つの入力信
号の２値論理レベルを判定して前記入力信号を互いに相
補関係にあり且つECLレベルの一対の相補信号に変換し
て出力する出力回路と、前記出力回路から出力された一
対の相補信号を前記ECLレベルとはレベルの異なるMOSレ
ベルの単一の信号に変換して出力する入力回路とを備
え、前記入力回路は、導電型の相異なる複数のMOSトラン
ジスタで構成されて前記出力回路からの信号のうち一方
の信号のみを選択し選択した信号のレベルをMOSレベル
に変換して出力する複数のゲイン部と、前記複数のゲイ
ン部のうち一方のゲイン部からの信号に応答して互いに
相補動作する第１のバイポーラトランジスタ及びMOSト
ランジスタと、前記MOSトランジスタの出力信号に応答
して前記第１のバイポーラトランジスタと相補動作する
第２のバイポーラトランジスタとから構成され、前記第
１のバイポーラトランジスタと前記第２のバイポーラト
ランジスタがトーテムポール接続され、このトーテムポ
ールによる接続点を出力として、前記トーテムポールに
よる接続点と前記複数のゲイン部のうち他方のゲイン部
の出力とがワイヤードオア接続されているインタフェー
ス回路を構成したものである。

また、本発明は、一つの入力信号の２値論理レベルを
判定して前記入力信号を互いに相補関係にあり且つECL
レベルの一対の相補信号に変換して出力する出力回路
と、前記出力回路から出力された一対の相補信号を前記
ECLレベルとはレベルの異なるMOSレベルの単一の信号で
且つ互いに相補関係にある信号に変換して出力する複数
の入力回路とを備え、前記各入力回路は、導電型の相異なる複数のMOSトラ
ンジスタで構成されて前記出力回路からの信号のうち一
方の信号のみを選択し選択した信号のレベルをMOSレベ
ルに変換して出力するゲイン部と、前記ゲイン部からの
信号を基に互いに相補動作する一対のバイポーラトラン
ジスタ及び前記一対のバイポーラトランジスタのうち少
なくとも一方のバイポーラトランジスタの動作を前記ゲ
イン部からの信号に従って制御するMOSトランジスタを
含む複合ゲートから構成され、前記一対のバイポーラト
ランジスタがトーテムポール接続されているインタフェ
ース回路を構成したものである。

〔作用〕

前記した手段によれば、入力回路の出力をMOS出力と
バイポーラ出力との論理和としているので、負荷容量が
小さいときには、MOSトランジスタで構成されたゲイン
部の出力を選択して出力し、負荷容量が大きいときには
トーテムポール接続されたバイポーラトランジスタの出
力を選択して出力することができ、全ての負荷容量領域
で遅延時間の小さい方の特性を得ることができ、全ての
負荷容量領域で高速化を図ることができる。

さらに、一対の相補信号を生成するために、入力回路
を複数の入力回路とし、各入力回路を同一の構成として
いるので、各入力回路から出力されるMOSレベルの信号
を高速度で伝送することができると共に、MOSレベルの
信号を互いに位相差のない相補信号とすることができ
る。

〔実施例〕

以下、本発明を図示する実施例に従つて説明する。

第１図は本発明の一実施例を示すブロツク図であり、
LSI1の出力をLSI2へ入力する場合を示している。信号を
出力するLSI1の出力回路29は、前段部９と、コレクタを
電圧V1の電源10に接続したエミツタフオロワのNPNトラ
ンジスタ８および12から構成されている。一方、信号を
受けるLSI2の入力回路30はシングルエンドのゲイン段
５、及びバイポーラCMOS複合回路６から成つている。

次に動作について説明する。出力回路29の前段部９に
は、SLI1の電源電位にほぼ等しい論理レベルを持つ“1"
レベルあるいは“0"レベル信号36が入力され、前段部９
はその論理レベルに応じて相補出力31,32を出力する。N
PNトランジスタ８と12のベースには、前段部９から出力
される相補出力31,32が入力される。この場合、相補出
力を出す方法はいくつか考えられるが、例えば、前段部
９に差動部が含まれていれば、容易に取り出せる。

NPNトランジスタ８と12は相補信号31,32に応じて約0.
7Vだけレベルシフトした相補出力信号22,33を各エミツ
タから出力する。出力信号22,33のレベルは電源10のレ
ベルを接地電位とすると、各々“1"レベルは約−0.96V,
“0"レベルは−1.7Vである。相補出力信号22,33がLSI2
に入力されると、これらの信号はLSI2の入力回路30のシ
ングルエンドのゲイン段５に入力される。その相補出力
22,33を受けてシングルエンドのゲイン段５は、信号22,
33の論理レベルによつて電源電位にほぼ等しい論理レベ
ルを持つ“1"レベル出力あるいは“0"レベル出力34を出
力する。バイポーラCMOS複合回路６は信号34を受けて、
信号34の論理レベルに対応してLSI2の電源電位にほぼ等
しい論理レベル（MOSレベル）を持つ“1"レベル出力あ
るいは“0"レベル出力35を出力する。

本実施例によれば、従来構成と比べて判るように、入
力回路30の差動入力段及びレベルシフト段が除去できる
ので、ECLインタフエース入出力回路部を高速化でき
る。

第２図は入力回路30の具体的構成を示す回路図であ
り、第１図と同一部品は同一符号で示している。まず、
シングルエンドのゲイン段５は、他のLSIからの相補出
力が入る入力端子に各々ゲートが接続され、ソースが各
々電圧V1の電源37に接続され、ドレインがそれぞれNMOS
42,43のドレインに接続されたPMOS40,41と、ゲートが各
々POMS40のドレインに接続され、ソースが各々電圧V2の
電源38に接続されたNMOS42,43とから構成されている。

バイポーラCMOS複合回路６は、電圧V1の電源37と電圧
V2の電源38との間にトーテムポール接続されたNPNトラ
ンジスタ46,47を出力段とし、ゲートが各々入力端子に
接続され、ソースおよびドレインが各々NPNトランジス
タ46,47のコレクタ、ベース間に接続されたPMOS44,NMOS
45と、NPNトランジスタ46,47のベース、エミツタ間に接
続された抵抗48,49とから構成されている。

次に動作について説明する。ここでは通常のECLレベ
ルである電源37のレベルを接地電位、電源38のレベルを
−4.5Vとする。まず他のLSIからの相補信号22が“0"レ
ベルで、信号33が“1"レベルの時の動作を説明する。

電源37のレベルを接地電位とすると、信号22が約−1.
7V、信号33が約−0.96Vの時にはゲート電圧はPMOS41の
方が40よりも低いので、PMOS41が強くオンし、PMOS40は
弱くオンする。したがつて、PMOS40のドレイン電流は小
さく、ダイオード接続しているNMOS42の働きでNMOS43の
ゲート電圧は上がらず、NMOS43は弱くオンする。

この結果、強くオンしているPMOS41を通して電源37か
ら電流が流れ、信号34のレベルが上がり、ほぼ接地電位
になる。この高いレベルの信号34がバイポーラCMOS複合
回路６に入力されると、PMOS44がオフし、NMOS45がオン
する。したがつて、NPNトランジスタ46がオフし、逆に4
7がオンする。故に、出力信号35は“0"レベルとなる。
この場合には、電源38が−4.5Vの時には信号35は−4.5V
となる。

逆に、他のLSIからの相補信号22が“1"レベルで、信
号33が“0"レベルの時、即ち、信号22が約−0.96Vで、
信号33が−1.7Vの時には、ゲイン段５のゲート電圧はPM
OS40の方が41よりも低いので、PMOS40が強くオンし、PM
OS41は弱くオンする。したがつて、PMOS40のドレイン電
流は大きく、ダイオード接続しているNMOS42の働きでNM
OS43のゲート電圧が上がる。その結果、NMOS43が強くオ
ンする。PMOS41は弱くオンしているので、強くオンして
いるNMOS43を通して電源38へ電流が流れ、信号34のレベ
ルが下がり、ほぼ−4.5Vになる。この低いレベルの信号
34がバイポーラCMOS複合回路６に入力されると、PMOS44
がオンし、NMOS45がオフする。したがつて、NPNトラン
ジスタ46がオンし、47がオフする。故に、出力信号35は
“1"レベルになる。この場合には、電源37が接地電位な
らば、“1"レベルは接地電位である。

本実施例によれば、表１に示すようにECLレベルの相
補信号22,33を電源37の振幅の信号35に論理伝達できる
ので、バイポーラCMOS複合LSI用の高速，低消費電力のE
CLインタフエース入力回路を実現できる。

なお、バイポーラCMOS複合回路６は遅延時間の負荷容
量依存性が小さいという特長を持つているが、負荷容量
が小さい場合には信号34を入力回路30の出力として用い
ることも可能である。その場合には、シングルエンドの
ゲイン段５はCMOSのみで構成されているので、CMOSLSI
用の高速，低消費電力のECLインタフエース回路を実現
することができる。

第３図は出力回路29の具体的構成を示す回路図であ
り、第１図と同一部品は同一符号で示している。図にお
いて、出力回路の前段部９は、差動回路を形成している
抵抗56,57およびNPNトランジスタ53,54ならびに定電流
源59と、NPNトランジスタ53の飽和を防ぐために、入力
信号36を約0.7Vレベルダウンさせるレベルシフト回路を
形成しているNPNトランジスタ52および定電流源58とか
ら構成されており、差動対を構成しているNPNトランジ
スタ53,54の出力信号がエミツタフオロワを形成してい
るNPNトランジスタ８と12のベースへ各々供給されてい
る。

次に動作について説明する。入力端子には信号36が入
力される。この入力信号36はNPNトランジスタ52によつ
て約0.7VレベルダウンされてNPNトランジスタ53のベー
スに入力される。NPNトランジスタ54のベース51は、電
源10と電源50の中間電圧値程度の電位に設定されてい
る。したがつて、信号36が“1"レベルであると、NPNト
ランジスタ53はオンし、NPNトランジスタ54はオフす
る。したがつて、信号31はレベルを下げ、信号32はレベ
ルを上げる。これらの信号31,32はエミツタフオロワのN
PNトランジスタ８と12によつて約0.7Vシフトダウンされ
てECLレベルの相補出力信号22,33となる。この場合、信
号22が“0"レベルで、信号33が“1"レベルである。逆
に、入力信号36が“0"レベルであると、NPNトランジス
タ53はオフし、54はオンする。したがつて、上記の場合
と逆に信号22が“1"レベル、信号33が“0"レベルとな
る。

本実施例によれば表２に示すように、電源電位レベル
振幅の信号36を、ECLレベルの相補信号22,33に変換して
伝達できるので、バイポーラCMOS複合LSI用の相補出力E
CLインタフエース出力回路を実現できる。また、エミツ
タフオロワのNPNトランジスタ12を付加するのみで相補
出力を取り出せるので、素子の増加分を極力少なくでき
る効果がある。

第４図は入力回路30の他の構成例を示す回路図であ
り、第１図と同一部品は同一符号で示している。この回
路は第２図の入力回路30と同一機能であるが、異なる点
は第２図のシングルエンドのゲイン段５とバイポーラCM
OS複合回路６を一体化した点である。図において、他の
LSIからの相補出力22,33が入力される入力端子に各々ゲ
ートが接続され、ソースが各々電源37に接続され、ドレ
インがNMOS13,14のドレインに接続されたPMOS60,61と、
ゲートがPMOS60のドレインに接続され、ソースが電源38
に接続されたNMOS13,14とから構成されるシングルエン
ドのゲイン段、電源37と電源38の間のトーテムポール接
続したNPNトランジスタ17,18、このNPNトランジスタ18
のコレクタとベース間にドレインとソースが接続された
PMOS15,NPNトランジスタ18のベースとエミツタ間に接続
された抵抗16から成り、NPNトランジスタ17のベースとP
MOS15のゲートには、シングルエンドのゲイン段の出力
信号62が入力されている。

次に動作について説明する。ここでは、電源37のレベ
ルを接地電位、電源38のレベルを−4.5Vとする。まず、
他のLSIからの相補信号22が“1"で、もう一方の信号33
が“0"レベルの時を説明する。この時、信号22は約−0.
96V、信号33は約−1.7Vである。ゲイン段におけるゲー
ト電圧はPMOS61の方が60よりも低いので、PMOS61が強く
オンし、PMOS60は弱くオンする。したがつて、PMOS60の
ドレイン電流は小さく、ダイオード接続しているNMOS13
の働きでNMOS14のゲート電圧は上がらず、NMOS14は弱く
オンする。この結果、強くオンしているPMOS61を通し
て、電源37から電流が流れ、信号62のレベルはほぼ接地
電位になる。故に、PMOS15とNPNトランジスタ18はオフ
し、NPNトランジスタ17はオンするので、出力信号35は
“1"レベルになる。この場合、信号35は−0.7V程度であ
る。

逆に、他のLSIからの相補信号22が“0"レベルで、信
号33が“1"レベルの時、即ち、信号22が約−1.7Vで、信
号33が約−0.96Vの時は、ゲート電圧はPMOS60の方が61
よりも低いので、PMOS60が強くオンし、PMOS61は弱くオ
ンする。したがつて、PMOS60のドレイン電流は大きく、
ダイオード接続しているNMOS13の働きでNMOS14のゲート
電圧が上がる。その結果、NMOS14が強くオンする。PMOS
61は弱くオンしているので、強くオンしているNMOS14を
通して電源38へ電流が流れ、信号62のレベルが下がり、
ほぼ−4.5Vになる。この低いレベルの信号62がNPNトラ
ンジスタ17のベースとPMOS15のゲートに入力されている
ので、NPNトランジスタ17はオフし、NPNトランジスタ18
はオン状態のPMOS15を通してベース電流が供給されるの
でオンする。故に、信号35は“0"レベルになる。この場
合、信号35は電源38の電位−4.5VからPMOS15のスレツシ
ヨルド電圧の絶対値である約0.6Vだけ浮上した−3.9V程
度である。

本実施例によれば、表３に示すように、ECLレベルの
相補信号22,33を電源37と38の間の振幅に近い振幅の信
号35に論理伝達できるので、バイポーラCMOS複合LSI用
の高速，低消費電力のECLインタフエース入力回路を実
現できる。さらに、この実施例では第２図のシングルエ
ンドのゲイン段５とバイポーラCMOS複合回路６を一体化
しているので信号の伝達を更に高速化できる。

第５図は入力回路30の他の構成例を示す回路図であ
り、第４図と同一部品は同一符号で示している。この回
路は第４図の入力回路30と同一機能であるが、異なる点
はシングルエンドのゲイン段の出力段に相当する部分を
もう一組用意し、その出力をバイポーラトランジスタの
トーテムポール出力と結線したことである。従つて、こ
の変更点の構成についてのみ説明する。まず電源37と電
源38の間にPMOS63とNMOS64を直列接続し、それらのゲー
トはPMOS61とNMOS14のゲートに接続し、PMOS63とNMOS64
のドレインは、NPNトランジスタ17と18の出力部に接続
している。即ち、本実施例は、一対の相補信号22、33を
ECLレベルとはレベルの異なる論理レベルの単一の信号3
5に変換して出力する入力回路30は、複数のゲイン段
（ゲイン部）と、複数のゲイン部のうち一方のゲイン部
（PMOSトランジスタ60、61、NMOSトランジスタ13、14）
からの信号に応答して互いに相補動作する第１のバイポ
ーラトランジスタ17及びPMOSトランジスタ15と、PMOSト
ランジスタ15の出力信号に応答して第１のバイポーラト
ランジスタ17と相補動作する第２のバイポーラトランジ
スタ18と、抵抗16とから構成され、第１のバイポーラト
ランジスタ17と第２のバイポーラトランジスタ18がトー
テムポール接続され、このトーテムポールによる接続点
を出力として、トーテムポールによる接続点と他方のゲ
イン部（PMOSトランジスタ63とNMOSトランジスタ64）の
出力とがワイヤードオア接続されている。

次に動作について説明する。ここでは、電源37（電圧
V1）レベルを接地電位、電源38（電圧V2）のレベルを−
4.5Vとする。第４図と同一部分は既に説明済みであるの
で変更部分について述べる。まず、他のLSIからの相補
信号22が“1"レベルで、信号33が“0"レベルの時は、信
号22は約−0.96V、信号33は約−1.7Vである。PMOS60とP
MOS63のゲート電圧は、PMOS63の方が低いのでPMOS60は
弱くオンし、POMS63は強くオンする。したがつて、PMOS
60のドレイン電流は小さく、ダイオード接続しているNM
OS13の働きで、NMOS64のゲート電圧は上がらず、NMOS64
は弱くオンする。この結果、強くオンしているPMOS63を
通して、電源37より電流が流れ、信号65のレベルはほぼ
接地電位になる。即ち、“1"レベルとなる。第５図の説
明における表３を見ると判るようにトーテムポール出力
（信号35）もこの時に“1"レベル（電位的には−0.7V）
になっているので、論理的に不具合は起こしていない。
最終的には出力レベルはほぼ接地電位になる。

逆に、他のLSIからの相補信号22が“0"レベルで、信
号33が“1"レベルの時、即ち、信号22が約−1.7Vで信号
33が約−0.96Vの時は、PMOS60とPMOS63はPMOS60のゲー
ト電圧の方が低いので、PMOS60は強くオンし、PMOS63は
弱くオンする。したがつて、PMOS60のドレイン電流は大
きく、ダイオード接続しているNMOS13の働きで、NMOS64
のゲート電圧が上がる。その結果、NMOS64が強くオンす
る。PMOS63は弱くオンしているので、強くオンしている
NMOS64を通して電源38へ電流が流れ、信号65のレベルが
下がり、ほぼ−4.5Vになる。即ち、“0"レベルとなる。
表３を見ると判るようにトーテムポール出力（信号35）
もこの時に“0"レベル（電位的には約−3.9V）になつて
いるので論理的に不具合は起こしていない。最終的には
出力レベルはほぼ−4.5Vになる。

本実施例によれば、CMOS出力とバイポーラ出力の論理
和をとる形になつているので、第６図に示すように、遅
延時間の負荷依存性の大きいCMOS出力と負荷依存性の小
さいバイポーラ出力のうち遅延時間の小さい方の特性を
得ることができ、全ての負荷容量領域で高速化を図るこ
とができる利点がある。即ち、負荷容量が小さいときに
はCMOS出力が選択され、負荷容量が大きいときにはバイ
ポーラ出力が選択される。

第７図は第４図あるいは第５図で示したNPNトランジ
スタ18のベース電荷引抜き用の抵抗16の代わりにNMOS66
を用いた例である。なお、NMOS66のゲートは出力に接続
しているが、NPNトランジスタ17のベースに接続しても
よい。次に動作を説明する。

信号62が“1"レベルになると、NPNトランジスタ17は
オンになり、PMOS15はオフになる。したがつて、出力35
は“1"レベルになり、NMOS66は強くオンになり、NPNト
ランジスタ18のベース電荷を引抜き、NPNトランジスタ1
8は完全にオフになる。逆に、信号62が“0"レベルにな
ると、NPNトランジスタ17はオフになり、PMOS15はオン
になる。故に、NPN18のベース電流が供給され、NPNトラ
ンジスタ18はオンになり、出力35は“0"レベルになる。
したがつて、NMOS66はオフになり、NPNトランジスタ18
へのベース電流が充分供給される。

本実施例によれば、第４図および第５図の実施例の回
路に比べて更に高速化が図れ、また、抵抗用のマスク枚
数を減らすことのできる効果もある。

第８図は入力回路30の他の実施例を示すブロツク図で
あり、入力回路30を２組の入力回路30A,30Bで構成した
もので、第１図と同じ構成の出力回路29からの信号22,3
3を受けるLSI2の入力回路30A,30Bはそれぞれシングルエ
ンドのゲイン段5A,5BとバイポーラCMOS複合回路6A,6Bと
から成つている。入力回路30Aは第１図の入力回路30と
全く同一である。又、入力回路30Aと30Bは全く同一の構
成である。但し、入力回路30Aの信号22が入つている箇
所と同一の入力回路30Bの箇所には信号33を入れ、入力
回路30Aの信号33が入っている個所と同一の入力回路30B
の箇所には入力信号22を入力している。したがつて、第
２図で説明したように、シングルエンドのゲイン段の5
A,5Bの出力34と92は相補出力となり、バイポーラCMOS複
合回路6Aと6Bを経た出力35と90も相補出力信号となる。

本実施例によれば、信号通過段数が小さいためECLイ
ンタフエース入出力回路部を高速化できたうえ、ECLレ
ベルの相補信号22,33を受けて、電源電位レベル振幅の
相補信号35,90を出力できるので、伝達効力が上がる。
又、入力回路30Aと30Bを全く同一にできるので、信号35
と90を位相差のない相補信号にすることができる。この
ような信号はアドレスアクセス時間をそろえたいメモリ
の入力信号として有効である。更に、入力回路30A,30B
の立下がり遅延時間を立上り遅延時間よりも速くすれ
ば、“1"レベルの重なりのない相補信号を得ることがで
きる。このような信号はプロセツサのクロツク信号とし
て有効である。

次に、具体的回路実施例について説明する。

第９図は入力回路30Aと30Bから成る入力回路部の具体
的構成を示す回路図であり、第８図と同一部品は同一符
号で示している。又、第２図と同一部品は同一符号ある
いは同一符号にＢを付加して示している。この実施例の
構成は第２図の入力回路30を並列にしたものである。但
し、信号22は入力回路30AではPMOS40に入力するが、入
力回路30BではPMOS41Bに入力している。また、信号33は
入力回路30AではPMOS41に入力しているが、入力回路30B
はPMOS40Bに入力している。このように、入力回路30Aと
30Bへの入力信号は互い違いに入力している。この結
果、出力35と90は相補の関係にあることは第２図の説明
から明らかである。

本実施例によれば、ECLレベルの相補信号22,33を電源
電位レベル振幅の相補信号35,90に論理伝達できるの
で、バイポーラCMOS複合LSI用の高効率，高速，低消費
電力のECLインタフエース入力回路を実現できる。

第10図は入力回路30Aと30Bから成る入力回路部の他の
実施例を示す回路図であり、第８図と同一部品は同一符
号で示している。また、第４図と同一部品は同一符号あ
るいは同一符号にＢを付加して示している。この実施例
の構成は第４図の入力回路30を並列にしたものである。
但し、入力信号22と33は第９図の実施例と同様に入力回
路30Aと30Bに互い違いに入力している。この結果、出力
35と90は相補の関係にあることは第４図の説明から明ら
かである。

本実施例によれば、ECLレベルの相補信号22,33を電源
電位レベルに近い振幅の相補信号35,90に変換伝達でき
るので、バイポーラCMOS複合LSI用の高効率，高速，低
消費電力のECLインタフエース入力回路を実現できる。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、入力
回路の複数のゲイン部のうち一方のゲイン部の出力とト
ーテムポール接続された一対のバイポーラトランジスタ
の出力とをワイヤードオア接続するようにしたため、負
荷容量が小さいときには、MOSトランジスタで構成され
たゲイン部の出力を選択して出力し、負荷容量が大きい
ときにはトーテムポール接続されたバイポーラトランジ
スタの出力を選択して出力することができ、全ての負荷
容量領域で遅延時間の小さい方の特性を得ることがで
き、全ての負荷容量領域でMOSレベルの信号を高速度で
伝送することができる。

また、本発明によれば、出力回路からの相補信号に応
答する入力回路として、一対の相補信号をECLレベルと
はレベルの異なる論理レベルの単一の信号で且つ互いに
相補関係にある信号に変換して出力する複数の入力回路
設け、各入力回路を同一の構成としたため、MOSレベル
の信号を高速度に伝送することができると共に、各入力
回路から出力されるMOSレベルの信号を互いに位相差の
ない相補信号とすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のECLインタフエースの入出
力回路のブロツク図、第２図はECLインタフエースの入
力回路の詳細構成図、第３図はECLインタフエースの出
力回路図の詳細構成図、第４および第５図はECLインタ
フエースの入力回路の他の実施例を示す詳細構成図、第
６図は第５図の回路の特性図、第７図はECLインタフエ
ースの入力回路の変形例を示す部分回路図、第８図はEC
Lインタフエースの入力回路の他の実施例を示すブロツ
ク図、第９および第10図はECLインタフエースの入力回
路の他の実施例を示す回路図、第11図は従来のECLイン
タフエースの入出力回路のブロツク図である。５……シングルエンドのゲイン段、６……バイポーラCM
OS複合回路、8,12……NPNトランジスタ、29……出力回
路、30……入力回路。

Claims

(57)【特許請求の範囲】

【請求項１】一つの入力信号の２値論理レベルを判定し
て前記入力信号を互いに相補関係にあり且つECLレベル
の一対の相補信号に変換して出力する出力回路と、前記
出力回路から出力された一対の相補信号を前記ECLレベ
ルとはレベルの異なるMOSレベルの単一の信号に変換し
て出力する入力回路とを備え、前記入力回路は、導電型の相異なる複数のMOSトランジ
スタで構成されて前記出力回路からの信号のうち一方の
信号のみを選択し選択した信号のレベルをMOSレベルに
変換して出力する複数のゲイン部と、前記複数のゲイン
部のうち一方のゲイン部からの信号に応答して互いに相
補動作する第１のバイポーラトランジスタ及びMOSトラ
ンジスタと、前記MOSトランジスタの出力信号に応答し
て前記第１のバイポーラトランジスタと相補動作する第
２のバイポーラトランジスタとから構成され、前記第１
のバイポーラトランジスタと前記第２のバイポーラトラ
ンジスタがトーテムポール接続され、このトーテムポー
ルによる接続点を出力として、前記トーテムポールによ
る接続点と前記複数のゲイン部のうち他方のゲイン部の
出力とがワイヤードオア接続されているインタフェース
回路。
【請求項２】一つの入力信号の２値論理レベルを判定し
て前記入力信号を互いに相補関係にあり且つECLレベル
の一対の相補信号に変換して出力する出力回路と、前記
出力回路から出力された一対の相補信号を前記ECLレベ
ルとはレベルの異なるMOSレベルの単一の信号で且つ互
いに相補関係にある信号に変換して出力する複数の入力
回路とを備え、前記各入力回路は、導電型の相異なる複数のMOSトラン
ジスタで構成されて前記出力回路からの信号のうち一方
の信号のみを選択し選択した信号のレベルをMOSレベル
に変換して出力するゲイン部と、前記ゲイン部からの信
号を基に互いに相補動作する一対のバイポーラトランジ
スタ及び前記一対のバイポーラトランジスタのうち少な
くとも一方のバイポーラトランジスタの動作を前記ゲイ
ン部からの信号に従って制御するMOSトランジスタを含
む複合ゲートから構成され、前記一対のバイポーラトラ
ンジスタがトーテムポール接続されているインタフェー
ス回路。