JP4772885B2 - 信号レベル変換回路および位相同期回路 - Google Patents
信号レベル変換回路および位相同期回路 Download PDFInfo
- Publication number
- JP4772885B2 JP4772885B2 JP2009064309A JP2009064309A JP4772885B2 JP 4772885 B2 JP4772885 B2 JP 4772885B2 JP 2009064309 A JP2009064309 A JP 2009064309A JP 2009064309 A JP2009064309 A JP 2009064309A JP 4772885 B2 JP4772885 B2 JP 4772885B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- mos transistor
- output
- level conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
上記第2のMOSトランジスタのソース電極と電源の間,または,上記第4のMOSトランジスタのソース電極と電源の間の少なくとも一方に,上記第2のMOSトランジスタと同じ導電型の並列に接続した複数の第5のMOSトランジスタを設け,上記第1のインバータ回路の出力の平均電圧が低電位側の電源と高電位側の電源の中間の電圧になるように上記第5のMOSトランジスタのうちのいくつかを導通させ残りを遮断させるように制御する制御回路を設けることにより,本発明の課題を解決できる。
上記課題を解決するための回路の構成の一実施形態を図1に示す。図1において,Tp1〜Tp5はPチャネル型MOSトランジスタ(以下,PMOSと称する),Tn1〜Tn23はNチャネル型MOSトランジスタ(以下,NMOSと称する),IV11とIV12はインバータ回路,C1は容量素子,R1は抵抗素子,100は制御回路,INPはクロック入力信号を入力する端子,INNはクロック入力信号と略180度位相がずれ同じ電圧レベルで変化する信号(以下,逆相クロック入力信号と称する)を入力する端子,IN2はINPへのクロック入力信号より低い周波数の第2のクロック信号を入力する端子,OUTはクロック出力信号を出力する端子,Vddは高電位側の電源端子,Vssは低電位側の電源端子,ENBLは制御信号111〜123をその時の値に固定する信号を入力する端子,111〜123は制御回路100が出力する制御信号,A点〜C点は説明に必要なその他の信号のノードを表わす。
実施形態の1において,C点の電圧がVdd側に偏るかVss側に偏るかが明らかな場合や,いずれに偏るかを特定できるようにTp1およびTp2やTn1およびTn2を非対称に設計しておけば,Tn11〜Tn13側またはTn21〜Tn23側のいずれかのNMOSを設けない構成も可能である。Tn21〜Tn23側を設けない構成の一実施形態を図3に示す。
実施形態の1において,Tn11〜Tn13側を設けない構成の一実施形態を図3に示す。この回路は,Tn21〜Tn23が全て導通していればC点の電圧がVdd側に偏ることがわかっている場合に有効である。制御信号121〜123が全てHであればTn21〜Tn23が全て導通しC点の電圧がVdd側に偏るため,制御信号121〜123はカウントダウンしていく。制御信号121〜123が全てLになればTn21〜Tn23が全て遮断しB点の電圧がVddになってC点の電圧が下がりすぎるため,その前に制御信号121〜123がカウントアップする方に転じる。そしてC点の電圧がTp3およびTn3が構成するインバータの閾値電圧付近を中心に振動する状態になった以降は実施形態の1と同じである。
実施形態の1〜3などの信号レベル変換回路にクロック入力信号および逆相クロック入力信号を供給する発振器の実施形態の1つを図7に示す。図7において,Tp71〜Tp78はPMOS,Tn71〜Tn78はNMOS,C71〜C72は容量素子,R71〜R73は抵抗素子,INPおよびINNは実施形態の1〜3のいずれかの信号レベル変換回路にクロック入力信号および逆相クロック入力信号を出力する端子,S_DGはデジタル制御信号を入力する端子,S_AGはアナログ制御信号を入力する端子,D点は説明に必要なその他の信号のノードを表わす。また,OSCはTp71〜Tp73およびTn71〜Tn73が構成する部分であり発振部を,BUFはTp74〜Tp77およびTn74〜Tn77が構成する部分でありバッファ部を,DG_CTLはTp78およびR71が構成する部分でありデジタル制御部を,AG_CTLはTn78およびC72およびR72〜R73が構成する部分でありアナログ制御部をそれぞれ表わす。OSCは3段のインバータをリング状に接続した構成であり,いわゆるリングオシレータとして動作する。BUFは発振部OSCに付加する寄生容量を最小限にして信号を取り出しINPおよびINNに出力する回路である。AG_CTLはOSCおよびBUFに流れるトータル電流を制御する。DG_CTLはOSCのリングの枝の1つの合成抵抗値を微少に変化させて発振周波数を微少に制御する回路である。C71は,VddとD点の間の電圧変動の高周波成分を抑えるために設けてある。AG_CTLによって電流を絞るとD点の電圧が上昇する。するとOSCの発振周波数が低下しOSCやBUFの電源電流が低下する。そしてD点の電圧は,OSCとBUFのトータル電流がAG_CTLの流す電流と釣り合う状態で落ち着く。その時にINPやINNに出力される信号の電圧は,高い方はほぼVddまで上がりきるが,低い方はD点より低い電圧になり得ないためVssまでは下がりきらない。これをフル振幅の信号に変換するために実施形態の1〜3などの信号レベル変換回路を使用する。特にOSCを構成するインバータが3段の場合にはD点が比較的高い電圧でも高い周波数で発振するため,実施形態の1〜3などの信号レベル変換回路が有用である。
実施形態の4などの発振器と信号レベル変換回路の組み合わせを使って位相同期回路を構成した実施形態の1つを図8に示す。図8において,801は位相比較器,802は周波数比較器,803はチャージポンプ,804は発振器,805は信号レベル変換回路,806は分周器,807はインバータ回路,CLK_REFは基準として外から供給するクロック信号を入力する端子,CLKB_REFはそれを反転した信号のノード,CLK_FBは分周器806の出力をそれぞれ表わす。信号レベル変換回路805には実施形態の1〜3などの回路,発振器804には図7に示した回路などを使用する。
Tn1〜Tn78 Nチャネル型MOSトランジスタ
C1〜C72 容量素子
R1〜R73 抵抗素子
IV11〜IV22,807 インバータ回路
ND21〜ND23 NAND回路
100 制御回路
201〜202 カウンタ回路
Claims (5)
- 一定の周期で繰り返す第1のクロック入力信号が入力され,上記第1のクロック入力信号と同じ周期で上記第1のクロック入力信号より大きな振幅のクロック出力信号を出力する信号レベル変換回路であって,
上記第1のクロック入力信号がゲート電極に入力される第1導電型の第1のMOSトランジスタと,上記第1のMOSトランジスタと直列に接続された上記第1導電型とは逆の第2導電型の第2のMOSトランジスタと,上記第1のクロック入力信号とほぼ同じ電圧レベルで位相がほぼ半周期ずれた逆相クロック入力信号がゲート電極に入力され上記第2のMOSトランジスタのゲート電極にドレイン電極が接続された上記第1導電型の第3のMOSトランジスタと,上記第3のMOSトランジスタのドレイン電極にドレイン電極とゲート電極を接続された上記第2導電型の第4のMOSトランジスタを備え,上記第1および第2のMOSトランジスタの接続点の信号を直接もしくは1段以上のインバータ回路を介して入力され上記クロック出力信号を出力する第1のインバータ回路とを備えた信号レベル変換回路において,
上記第2のMOSトランジスタのソース電極と一方の電源の間または上記第4のMOSトランジスタのソース電極と上記一方の電源の間の少なくともいずれかに上記第2導電型の複数の第5のMOSトランジスタを並列に設け,上記クロック出力信号の平均電圧が上記第1のインバータ回路の出力電圧のハイレベルとローレベルの中間の電圧に略等しくなるように上記第5のMOSトランジスタの導通および遮断を制御する制御回路を設けたことを特徴とするレベル変換回路。 - 上記第1のインバータ回路の出力を受ける第2のインバータ回路と,ローパスフィルタを介して上記第2のインバータ回路の出力を受ける第3のインバータ回路を備え,上記制御回路は上記第1のクロック信号より低い周波数の第2のクロック信号をカウントしそのカウント値によって上記第5のMOSトランジスタを制御する少なくとも1個のカウンタ回路を備え,上記カウンタ回路は上記第3のインバータ回路の出力がハイレベルかローレベルかによってカウントアップするかカウントダウンするかを制御されるように構成されたことを特徴とする請求項1の信号レベル変換回路。
- 上記制御回路は,上記第5のMOSトランジスタの導通および遮断の制御を開始してから所定の時間が経過した後は,上記第5のMOSトランジスタの導通および遮断をその時点の状態に保持し以後変化させないようにする機構を備えたことを特徴とする請求項1または2のいずれかの信号レベル変換回路。
- 高電位側の電源と低電位側の電源の間に直列に接続された発振器および上記第2導電型の第6のMOSトランジスタを備え,上記発振器の発振周波数は上記第6のMOSトランジスタによって制御され,上記発振器の出力を上記第1のクロック入力信号および上記逆相のクロック入力信号として受けることを特徴とする請求項1〜3のいずれかの信号レベル変換回路。
- 高電位側の電源と低電位側の電源の間に直列に接続された発振器および上記第2導電型の第6のMOSトランジスタと,上記発振器の出力を上記第1のクロック入力信号および上記逆相のクロック入力信号として受ける請求項1〜3のいずれかの信号レベル変換回路と,上記信号レベル変換回路の出力を分周する分周器と,上記分周器の出力と外部から入力される基準クロック信号の位相および周波数を比較する回路と,上記位相および周波数を比較した結果に基づいて上記第6のMOSトランジスタのゲート電圧を制御することにより上記発振器の発振周波数を制御することを特徴とする位相同期回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009064309A JP4772885B2 (ja) | 2009-03-17 | 2009-03-17 | 信号レベル変換回路および位相同期回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009064309A JP4772885B2 (ja) | 2009-03-17 | 2009-03-17 | 信号レベル変換回路および位相同期回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010219882A JP2010219882A (ja) | 2010-09-30 |
JP4772885B2 true JP4772885B2 (ja) | 2011-09-14 |
Family
ID=42978228
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009064309A Expired - Fee Related JP4772885B2 (ja) | 2009-03-17 | 2009-03-17 | 信号レベル変換回路および位相同期回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4772885B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110830035B (zh) * | 2019-11-29 | 2024-04-16 | 湖南国科微电子股份有限公司 | 一种锁相环及其锁定检测方法和电路 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2551586B2 (ja) * | 1987-06-02 | 1996-11-06 | 株式会社日立製作所 | インタフエ−ス回路 |
JP3163484B2 (ja) * | 1990-09-29 | 2001-05-08 | アンリツ株式会社 | 波形整形回路およびディジタル信号解析装置 |
JP2894821B2 (ja) * | 1990-10-25 | 1999-05-24 | 株式会社東芝 | 出力バッファ回路 |
JP3251260B2 (ja) * | 1999-04-07 | 2002-01-28 | エヌイーシーマイクロシステム株式会社 | スルーレート検知回路及び半導体集積回路装置 |
JP2006303554A (ja) * | 2005-04-15 | 2006-11-02 | Renesas Technology Corp | 論理レベル変換回路及びそれを用いた位相同期回路 |
JP4916699B2 (ja) * | 2005-10-25 | 2012-04-18 | エルピーダメモリ株式会社 | Zqキャリブレーション回路及びこれを備えた半導体装置 |
JP4979344B2 (ja) * | 2006-10-30 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 信号検知回路 |
JP4357538B2 (ja) * | 2007-03-07 | 2009-11-04 | 株式会社日立製作所 | 半導体集積回路装置 |
JP2007274741A (ja) * | 2007-07-05 | 2007-10-18 | Renesas Technology Corp | レベル判定回路 |
-
2009
- 2009-03-17 JP JP2009064309A patent/JP4772885B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010219882A (ja) | 2010-09-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7541848B1 (en) | PLL circuit | |
US8154352B2 (en) | Oscillating circuit | |
JP3745123B2 (ja) | デューティ比補正回路及びクロック生成回路 | |
US7683682B1 (en) | Frequency divider for wireless communication system and driving method thereof | |
US6768387B1 (en) | Voltage controlled oscillator and PLL circuit using the same | |
US7961055B2 (en) | PLL circuit and oscillator device | |
JP2009260607A (ja) | 電圧制御発振器及び位相同期回路 | |
US11206028B2 (en) | Voltage-controlled oscillator and PLL circuit in which same is used | |
JP3770224B2 (ja) | 可変遅延器,電圧制御発振器,pll回路 | |
US20080238560A1 (en) | Voltage-controlled oscillator and method of operating the same | |
US6184754B1 (en) | Voltage-controlled oscillator circuit and voltage-controlled oscillating method | |
US6774679B2 (en) | Semiconductor integrated circuit | |
US5621360A (en) | Voltage supply isolation buffer | |
US20150137898A1 (en) | Oscillator Buffer and Method for Calibrating the Same | |
US7636000B2 (en) | Phase locked loop without a charge pump and integrated circuit having the same | |
JP4772885B2 (ja) | 信号レベル変換回路および位相同期回路 | |
US7511584B2 (en) | Voltage controlled oscillator capable of operating in a wide frequency range | |
JP2008306597A (ja) | レベルシフト回路、方法およびそれを用いたチャージポンプ回路の制御回路 | |
JP2013214960A (ja) | 水晶発振回路及び水晶発振回路の制御方法 | |
US9337818B1 (en) | Buffer circuit for voltage controlled oscillator | |
JPH07202646A (ja) | 電圧制御発振回路 | |
JPH09223950A (ja) | Vco回路の駆動方法及びvco回路 | |
JP2008306557A (ja) | 位相ロック回路 | |
KR100647385B1 (ko) | 전압 제어 발진기 및 이를 적용한 위상 고정 루프회로 | |
JP2010057006A (ja) | 受信回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110512 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110524 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110622 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140701 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4772885 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |