JP3251260B2

JP3251260B2 - スルーレート検知回路及び半導体集積回路装置

Info

Publication number: JP3251260B2
Application number: JP09969999A
Authority: JP
Inventors: 守今野
Original assignee: エヌイーシーマイクロシステム株式会社
Priority date: 1999-04-07
Filing date: 1999-04-07
Publication date: 2002-01-28
Anticipated expiration: 2019-04-07
Also published as: JP2000295090A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スルーレート調整
回路に関し、特に、スルーレートの自己調整が行われる
バッファ回路を備えた半導体集積回路に関する。

【０００２】

【従来の技術】半導体集積回路において出力回路が伝送
線路を駆動する場合、負荷形態の変化等によるインピー
ダンスの変化に対し、伝送線路に対する出力回路のイン
ピーダンスの不整合に起因とする反射により波形歪みが
発生する。また反射のために信号伝送時に消費される消
費電力が増大する。

【０００３】このような問題に対して、従来、出力の負
荷を事前に想定しておき、最適と判断される駆動能力の
バッファを用いるか、あるいは半導体集積回路に専用の
制御端子等を備え、駆動能力が最適なものとなるように
外部から制御端子を介して制御することで、対処してい
た。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の手法では、バッファの駆動能力に不適合が生
じる可能性があり、また外部制御端子が増加し、半導体
集積回路の端子総数が増大するか、あるいは制御端子の
増加に伴い本来の機能のための端子数が減少する、とい
う問題があった。

【０００５】なお、スルーレートを検出するものとし
て、例えば特開平6−334499号公報には、図１０に示す
ような構成の回路が提案されている。図１０を参照する
と、この回路は入力信号の振幅値と設定された直流電圧
値（設定電圧１）とを比較し、その大小関係を出力する
第１の比較器１０１と、第１の比較器１０１と異なる直
流電圧値（設定値２）と入力の振幅値と比較しそのその
大小関係を出力する第２の比較器１０２と、第１の比較
器１０１から出力された信号の遷移から時間測定を開始
し、その信号の状態設定時間の後、スルーレート検出信
号を出力する時間幅測定手段１０３と、時間幅測定手段
１０３からの信号と第２の比較器１０２からの信号を入
力し、時間幅測定手段１０３からの信号の値に基づき第
２の比較器１０２からの状態遷移を出力する時間幅トリ
ガ出力手段１０８を備えている。時間幅測定手段１０３
において、１０４、１０７は２接点型の切替スイッチ、
１０５は積分器（コンデンサ）、１０６は比較器であ
る。

【０００６】このトリガ回路においては、外部からの設
定電圧１、２を第１、第２の比較器（コンパレータ）１
０１、１０２に入力することに加え、設定そのものも外
部からの信号を用いている。

【０００７】また例えば特開平10−261948号公報には、
負荷形態の変化等によるインピーダンス変化に対して、
伝送線路に対する出力回路インピーダンス不整合による
反射による波形歪みを低減する構成として、図１１に示
すような構成が開示されている。図１１を参照すると、
半導体集積回路２０７の出力回路２０１が伝送線路２０
９を駆動するときの出力の初期振幅電圧を出力電圧検出
回路２０３で検出し、その検出結果により、出力回路１
の出力インピーダンスをインピーダンス制御信号生成回
路２０４からの制御信号で制御し、駆動する伝送線路２
０９のインピーダンスに合わせた最適な駆動能力を得る
ようにしている。

【０００８】図１２は、図１１の出力電圧検出回路２０
３とインピーダンス制御信号生成回路２０４の構成を示
す図である。図１２を参照すると、出力電圧検出回路２
０３において、比較器２３３、２３４には異なる判定電
圧Ｖref1、Ｖref2が入力され、比較器２３３、２３４の
出力をサンプリングするフリップフロップ２３１、２３
２を備えている。フリップフロップ２３１、２３２の出
力はインピーダンス制御信号生成回路２０４のカウンタ
２４２を経由して保持回路２４１で保持され、保持回路
２４１から図１１の出力回路２０１に制御信号が出力さ
れ、出力回路２０１では、Ｌｏｗ電圧出力駆動調整用ト
ランジスタ群と、Ｈｉｇｈ電圧出力駆動調整用トランジ
スタ群の駆動トランジスタ数を制御信号に基づき制御す
ることで、出力インピーダンスを変化させる構成とされ
ている。

【０００９】上記特開平10−261948号公報記載の構成に
おいても、出力電圧検出回路２０３は、出力回路の信号
振幅を２種類の基準電圧と比較するものであり、基準電
圧を外部から設定するか、もしくは半導体集積回路内部
で基準電圧を発生させることが必要とされている。この
公報記載のものも上記と同様の問題点を有している。

【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、出力回路のスル
ーレート制御において、基準電圧等を出力回路の出力振
幅を比較判定する回路に供給することを不要とし、簡易
な構成で、信号伝送時の伝送線路と出力回路インピーダ
ンスとの不整合により反射による波形歪みを防止する半
導体集積回路、スルーレート検知回路及び調整回路を提
供することにある。

【００１１】また本発明の他の目的は、外部制御端子等
を設けることを不要とし、出力回路のインピーダンスを
伝送線路のインピーダンスに適合させる半導体集積回路
を提供することにある。その他の本発明の目的、特徴等
は以下の説明でさらに明らかとされるであろう。

【００１２】

【課題を解決するための手段】前記目的を達成する本発
明は、出力バッファ回路の出力信号のスルーレートを検
知する回路が、前記出力バッファ回路の出力を共通に受
ける互いにしきい値の異なる第１、第２のバッファ回路
と、前記第１のバッファ回路の出力を遅延させて出力す
る遅延回路と、前記遅延回路の出力信号と前記第２のバ
ッファ回路の出力信号とを入力し、前記第２のバッファ
回路の出力信号の立ち上がり又は立ち下がりの遷移エッ
ジと、前記遅延回路からの遅延出力信号の立ち上がり又
は立ち下がりの遷移エッジとの間に予め定められた所定
値以上の時間差がある場合に、この時間差に対応するパ
ルス幅の信号を生成し、検知信号として出力する第１の
論理ゲート回路とを少なくとも備えたことを特徴とす
る。

【００１３】また本発明の半導体集積回路装置は、出力
信号のスルーレートが可変に設定可能な出力バッファ回
路と、前記出力バッファ回路の出力を共通に受ける互い
にしきい値の異なる第１、第２のバッファ回路と、前記
第１のバッファ回路の出力を遅延させて出力する遅延回
路と、前記遅延回路の出力信号と前記第２のバッファ回
路の出力信号とを入力し、前記第２のバッファ回路の出
力信号の立ち上がり又は立ち下がりの遷移エッジと、前
記遅延回路からの遅延出力信号の立ち上がり又は立ち下
がりの遷移エッジとの間に所定の時間差がある場合、こ
の時間差に対応するパルス幅の信号を生成出力する第１
の論理ゲート回路と、前記第２のバッファ回路の出力か
らクロック信号を生成出力する第２の論理ゲート回路
と、前記第２の論理ゲート回路からの出力をサンプリン
グクロック信号として、前記第１の論理ゲート回路から
の出力を取り込んでカウントするカウンタ回路と、前記
カウンタ回路の出力を保持する保持回路と、を備え、前
記保持回路の出力を制御信号として前記出力バッファ回
路の出力信号のスルーレートが調整されることを特徴と
する。

【００１４】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明において、出力バッファ回路は、半導体装
置の例えば電源投入後に、調整期間を設け、出力負荷の
容量を感知し該感知結果に基づき、スルーレートの自己
調整を行うものであり、出力信号波形の立ち上がり時間
又は立ち下がり時間を観測し、複数のバッファのスレッ
ショルド（しきい値）（Vref）から生成した信号波形を
遅延回路で遅延させたものと比較することで、スルーレ
ートの検知を行うものである。

【００１５】ここで、スルーレート（ｓｌｅｗｒａｔ
ｅ）とは、信号波形の立ち上がり／立ち下がりのレート
（ΔＶ／Δｔ）であり、実質的に、信号波形の立ち上が
り／立ち下がり時間をいう。通常は、Low−Highの振幅
レベルの20%−80%間の時間を採用することが多い。

【００１６】この立ち上がり／立ち下がり時間が小さい
ほど、すなわちスルーレートが大きいほど、バッファ回
路のスピードは高速になるが、その反面ノイズが増加す
る。また、立ち上がり／立ち下がり時間が大きくなると
ノイズを減少させることが可能であるが、バッファ回路
のスピードが遅くなり、また消費電力も増加してしま
う。バッファ回路の出力のスルーレートを適切な値とす
ることにより、スピードと耐ノイズ性能を満たしたバッ
ファ回路とすることができる。

【００１７】本発明は、その好ましい実施の形態におい
て、出力信号（ｂ）のスルーレートが可変に設定可能な
出力バッファ回路（１）と、出力バッファ回路（１）の
出力（ｂ）を受ける互いにしきい値の異なる第１、第２
のバッファ回路（２、３）と、を備え、第１のバッファ
回路（２）の論理しきい値は第２のバッファ回路（３）
の論理しきい値よりも小とされ、第１のバッファ回路
（２）の出力（ｃ）を遅延させて出力する遅延回路（De
lay）（４）と、遅延回路（４）の出力信号（ｄ）と第
２のバッファ回路（３）の出力信号（ｅ）とを入力と
し、第２のバッファ回路（３）の出力信号（ｅ）の立ち
上がりの遷移エッジと、遅延回路（４）からの遅延出力
信号（ｄ）の立ち上がりの遷移エッジとの間に所定の時
間差がある場合にこの時間差に対応するパルス幅の信号
（ｆ）を生成出力する第１の論理ゲート回路（５）と、
第２のバッファ回路（３）の出力（ｅ）からクロック信
号（ｇ）を生成出力する第２の論理ゲート回路（６）
と、第２の論理ゲート回路（６）からの出力（ｇ）をサ
ンプリングクロック信号として、第１の論理ゲート回路
（５）からの出力（ｆ）を取り込んでカウントするカウ
ンタ回路（７）と、カウンタ回路（７）の出力を保持す
る保持回路（８）と、を備え、保持回路（８）の出力を
制御信号として出力バッファ回路（１）の出力信号の立
ち上がりのスルーレートが調整制御される。

【００１８】また本発明は、その好ましい実施の形態に
おいて、出力信号（ｂ）のスルーレートが可変に設定可
能な出力バッファ回路（１）と、出力バッファ回路
（１）の出力（ｂ）を受ける互いにしきい値の異なる第
１、第２のバッファ回路（２、３）とを備え、第１のバ
ッファ回路（２）の論理しきい値は第２のバッファ回路
（３）の論理しきい値よりも小とされ、第２のバッファ
回路（３）の出力（ｃ）を遅延させて出力する遅延回路
（Delay）（４）と、遅延回路（４）の出力信号（ｄ）
と第１のバッファ回路（２）の出力信号（ｅ）とを入力
とし、第１のバッファ回路（２）の出力信号の立ち下が
りの遷移エッジと、前記遅延回路（４）からの遅延出力
信号の立ち下がりの遷移エッジとの間に所定の時間差が
ある場合にこの時間差に対応するパルス幅の信号（ｆ）
を生成出力する第１の論理ゲート回路（５）と、第１の
バッファ回路（２）の出力からクロック信号（ｇ）を生
成出力する第２の論理ゲート回路（６）と、第２の論理
ゲート回路（６）からの出力（ｇ）をサンプリングクロ
ック信号として、第１の論理ゲート回路（５）からの出
力（ｆ）を取り込んでカウントするカウンタ回路（７）
と、カウンタ回路（７）の出力を保持する保持回路
（８）と、を備え、保持回路（８）の出力を制御信号と
して前記出力バッファ回路の出力信号の立ち下がりのス
ルーレートが調整制御される。

【００１９】本発明の実施の形態において、第１のバッ
ファ回路（２）は、高電位電源（ＶＤＤ）に一端が接続
された抵抗素子と、抵抗素子の他端と低電位電源（ＧＮ
Ｄ）間に接続されたＣＭＯＳインバータ回路よりなり、
第２のバッファ回路（３）は、低電位電源（ＧＮＤ）に
一端が接続された抵抗素子と、抵抗素子の他端と高電位
電源（ＶＤＤ）間に接続されたＣＭＯＳインバータ回路
よりなる。

【００２０】

【実施例】本発明の実施例について図面を参照して以下
に説明する。図１は、本発明の一実施例をなすスルーレ
ート自己調整型のバッファ回路の全体の構成を示す図で
ある。

【００２１】図１を参照すると、入力信号を入力して出
力に接続する負荷容量９を駆動するスルーレート可変型
の出力バッファ１と、出力バッファ１の出力を分岐入力
するスルーレートコントロール回路１０と、スルーレー
トコントロール回路１０の出力を入力とするカウンタ回
路７と、カウンタ回路７の出力を保持する保持回路８
と、を備え、保持回路８からの出力はバス１１を介して
出力バッファ回路１に制御信号として入力されている。

【００２２】スルーレートコントロール回路１０は、第
１のバッファ回路２と、第１のバッファ回路２の出力
（ｃ）を遅延させる遅延回路４と、第２のバッファ回路
３と、遅延回路４の出力（ｄ）の反転論理と第２のバッ
ファ回路３の出力（ｅ）を入力とする第１のＡＮＤ回路
５と、第２のバッファ回路３の出力（ｅ）と接地電位の
反転論理を入力する第２のＡＮＤ回路６とを備えて構成
されており、第１のＡＮＤ回路５の出力（ｆ）はデータ
信号として、第２のＡＮＤ回路６の出力（ｇ）はクロッ
ク信号として、カウンタ回路７に供給される。第１、第
２のバッファ回路２、３の論理しきい値電圧は互いに異
なり、第２のバッファ回路３の論理しきい値の方が第１
のバッファ回路２の論理しきい値よりも高く設定されて
いる。

【００２３】第１のバッファ回路２の後段には遅延回路
４を備え、第１のＡＮＤ回路５は遅延回路４の反転出力
と第２のバッファ回路３の出力との論理積をとり信号
（ｆ）を、カウンタ回路７のデータ入力端へ出力する。
すなわち、第１のＡＮＤ回路５は第１のバッファ回路２
の出力を遅延回路４で遅延した信号の反転値と第２のバ
ッファ回路３の出力とのＨｉｇｈレベル期間の重なる時
間のパルス幅のパルス信号（ｆ）を出力する。

【００２４】第２のＡＮＤ回路６は第２のバッファ回路
３の出力（ｅ）とグランド電位を反転させた信号（High
レベル信号）との論理積をとり、信号（ｇ）をカウンタ
回路７のクロック（ＣＬＫ）入力端に出力する。第２の
ＡＮＤ回路６は第２のバッファ回路３の出力と同じ波形
信号を出力する。

【００２５】カウンタ回路７のクロック入力端に入力さ
れる信号（ｇ）の経路に第２のＡＮＤ回路６を挿入する
ことで、信号（ｆ）を生成する第１のＡＮＤ回路５と同
じ遅延を発生させ、信号（ｆ）と信号（ｇ）の遅延差を
無くしている。

【００２６】カウンタ回路７は、クロック（ＣＬＫ）と
データ（ＤＡＴＡ）を受けて、図５に真理値表として示
すような、Ｐ1、Ｐ2、…、Ｐnの信号を出力する。

【００２７】通常のバイナリカウンタは、0→01→10→1
1→100→101→…、とカウントアップされるが、本発明
の一実施例では、カウンタ回路７は、データ（ＤＡＴ
Ａ）をカウントする際に、0→11→111→1111→11111→
…、と“１”がビット順にセットされることでカウント
アップされる。

【００２８】カウンタ回路７のカウント値を保持回路８
で保持し、出力バッファ１に制御信号（信号ｈ）を供給
する。ここでいう保持回路８は、カウンタ回路７に入力
されるデータ（信号ｆ）の値が変わらなくなった場合
に、その出力を保持する構成とされており、カウンタ回
路７内に具備する構成としてもよい。

【００２９】図２は、本発明の一実施例における出力バ
ッファ１の構成を示す図である。図２を参照すると、出
力バッファ回路１は、ゲートが共通接続され入力端をな
しドレイン同士が接続されて出力端を構成するＰチャネ
ルＭＯＳトランジスタＭＰ０とＮチャネルＭＯＳトラン
ジスタＭＮ０を備え、ＮチャネルＭＯＳトランジスタＭ
Ｎ０のソースには、ソースが共通にグランド電位に接続
され、ゲートにそれぞれ制御信号Ｎ１〜Ｎｎを入力とす
るＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮｎ（Ｌｏ
ｗ電圧駆動トランジスタ群）のドレインが共通接続され
ており、ＰチャネルＭＯＳトランジスタＭＰ０のソース
には、ソースが共通に電源電位に接続され、ゲートにそ
れぞれ制御信号Ｐ１〜Ｐｎを入力とするＰチャネルＭＯ
ＳトランジスタＭＰ１〜ＭＰｎ（Ｈｉｇｈ駆動トランジ
スタ群）のドレインが共通接続されており、制御信号Ｐ
１〜Ｐｎ、制御信号Ｎ１〜Ｎｎの設定値により、Ｐチャ
ネルＭＯＳトランジスタＭＰ０のドレインと電源間とＮ
チャネルＭＯＳトランジスタＭＮ０のソースとグランド
間にそれぞれ接続するＰチャネルＭＯＳトランジスタ、
ＮチャネルＭＯＳトランジスタの数を可変させること
で、出力負荷を可変させ、スルーレートとを可変させ
る。

【００３０】図２において、制御信号Ｐ１、Ｐ２、…、
ＰｎおよびＮ１、Ｎ２、Ｎｎは、図１の保持回路８の出
力に接続されるバス（ＢＵＳ）１１に接続される。

【００３１】本発明の一実施例の動作について説明す
る。図４は、本発明の一実施例におけるスルーレート調
整の動作を説明するためのタイミング図であり、図１の
信号（ａ）〜（ｈ）及び図２のＰ１〜Ｐｎの信号波形が
示されている。なお、図１のバス（ｈ）はＰ1〜Ｐnから
なる。

【００３２】以下では、図１、図２、及び図４を参照し
て、信号の立ち上がりのスルーレーとの調整について説
明する。

【００３３】出力バッファ回路１の入力信号（ａ）が図
４（ａ）に示す波形であるものとする。図４において、
ｔs0、ｔs1、ｔs2、ｔs3は、入力信号パルスの立ち上が
りエッジのタイミングを示しており、実際にはｎ回のパ
ルスを入力する。ここで、ｎ回とは、図２に示したＰチ
ャネルＭＯＳトランジスタＰ１〜ＰｎとＮチャネルＭＯ
ＳトランジスタＮ１〜Ｎｎのトランジスタ数ｎで決定さ
れるものであり、スルーレート調整の度合いにより決定
される任意の数である。

【００３４】出力バッファ回路１の出力信号（ｂ）は、
図４（ｂ）に示すようなものとなり、スルーレートが次
第に低下するように制御される。すなわち、出力バッフ
ァ回路１のＨｉｇｈ駆動トランジスタ群のＰチャネルＭ
ＯＳトランジスタの個数が次第に減少される。すなわ
ち、入力信号（ａ）のパルスエッジts1、ts2、ts3に対
応する出力信号（ｂ）の波形の鈍りは、入力信号のパル
ス数の順に次第に大きなものとなってゆく。

【００３５】出力バッファ回路１の出力信号波形（ｂ）
は、第１のバッファ回路２に入力され、出力バッファ回
路１の出力の立ち上がり途中で、第１のバッファ回路２
の論理スレッショルド電圧ＶrefAの電位に達したとき
に、第１のバッファ回路２の出力信号（ｃ）はＬｏｗレ
ベルからＨｉｇｈレベルに急峻に立ち上がる。図４
（ｃ）のパルスのエッジのタイミングｔa0、ｔa1、ｔa
2、ｔa3は順に、図４（ａ）のｔs0、ｔs1、ｔs2、ｔs3
にそれぞれ対応している。

【００３６】また、図４（e）は、第２のバッファ回路
３の出力信号（ｅ）の波形であり、出力バッファ回路１
の出力の立ち上がり途中で、第１のバッファ回路２の論
理スレッショルド電圧ＶrefAの電位に達したときに、第
１のバッファ回路２の出力信号（ｃ）はＬｏｗレベルか
らＨｉｇｈレベルに急峻に立ち上がる。図４（ｅ）のパ
ルスのエッジのタイミングｔb0、ｔb1、ｔb2、ｔb3も順
にｔs0、ｔs1、ｔs2、ｔs3に対応している。

【００３７】図４（ｄ）は、遅延回路４の出力信号
（ｄ）の波形を示すものであり、立ち上がり、及び立ち
下がりの時刻が、図４（ｃ）の信号波形に比べ、一定の
時間の遅れている。図４（ｄ）のパルスの立ち上がりエ
ッジのタイミングｔd0、ｔd1、ｔd2、ｔd3は順にｔs0、
ｔs1、ｔs2、ｔs3に対応している。

【００３８】図４（ｆ）は、第１のＡＮＤ回路５の出力
信号（ｆ）の波形を示すものであり、図４（ｄ）の信号
波形の反転信号と図４（ｅ）の信号波形の論理積（ＡＮ
Ｄ）をとったものである。バッファ回路１への入力信号
（ａ）の波形が鈍るにつれ、図４（ｄ）と図４（ｅ）の
各パルスエッジのタイミング差(ｔdn−ｔbn)の値は小さ
くなり、ついには負の値となる。このため、図４（ｆ）
に示すように、第１のＡＮＤ回路５の出力信号（ｆ）の
パルス幅は次第に小さくなり、ある時点以降からパルス
は発生しなくなる。

【００３９】図４（ｇ）は、図４（ｆ）のパルス信号を
カウンタ回路７に取り込むためのサンプリング用クロッ
クであり、第２のＡＮＤ回路６の出力（ｇ）の波形を示
すものである。即ち、図４（ｇ）のクロック（ＣＬＫ）
信号が立ち上がるときに、図４（ｆ）のパルスがカウン
タ回路７に取り込まれ、カウンタ回路７はカウントアッ
プする。

【００４０】ただし、時刻ｔd3では、カウンタ回路７に
取り込めるだけパルス幅のパルスが存在しないので、カ
ウンタ回路７には取り込まれず、カウンタ回路７はカウ
ントアップ動作しない。

【００４１】図４（ｈ）は、パルス信号（ｆ）を取り込
むカウンタ回路７の動作を示す図であり、カウンタ回路
７で計数するパルスによる制御信号Ｐ１〜Ｐｎの状態変
化を示すタイミング図である。制御信号Ｐ１〜Ｐｎはカ
ウンタ回路７の出力（保持回路８の出力）であり、出力
バッファ回路１のスルーレート制御の様子を示すもので
ある。ここでは、立ち上がりのスルーレートの調整であ
るため、出力バッファ回路１で制御されるのは、図２の
ＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰｎである。

【００４２】図２のＰチャネルＭＯＳトランジスタＭＰ
１〜ＭＰｎの制御は、Ｐ1、Ｐ2、…、Ｐnの順に行わ
れ、ｔs0、ｔs1、ｔs2、ｔs3…の順に対応する。

【００４３】図４（ｆ）のパルス信号が発生していれ
ば、制御信号Ｐｉ（ｉは１〜ｎ）はＬｏｗレベルからＨ
ｉｇｈレベルに変化する。制御信号ＰｉがＨｉｇｈレベ
ルになると、制御信号Pｉがゲートに入力されるＰチャ
ネルＭＯＳトランジスタＭＰｉがオフとなり、出力バッ
ファ回路１の駆動能力が小さくなりスルーレートが低下
する。

【００４４】そして出力バッファ回路１の出力信号
（ｂ）の波形が鈍り、遅延回路４の遅延時間以上に、鈍
りが発生したときに、制御信号PｉはＨｉｇｈレベルに
変化しなくなり、Ｌｏｗレベルのままとされ、制御信号
Pｉがゲートに入力されるＰチャネルＭＯＳトランジス
タＭＰｉ〜ＭＰｎはオンのままに保たれ、スルーレート
の自動調整が完了する。なお、制御信号Ｐ１〜Ｐｎは初
期設定時Ｌｏｗレベルに設定されており、図２のＰチャ
ンネルＭＯＳトランジスタＭＰ１〜ＭＰｎはすべてオン
状態とされている（駆動能力最大）。

【００４５】以上を表で示すと、図５に示すようなもの
となる。すなわち４回のパルスを入力することにより、
第１のＡＮＤ回路５の出力（ｆ）にパルスが出力されな
くなり、スルーレート調整を終え、制御信号Ｐ１〜Ｐ３
がＨｉｇｈレベル、制御信号Ｐ４〜ＰｎはＬｏｗレベル
に保持回路８で保持され、出力バッファ回路１のＮ個の
ＰチャネルＭＯＳトランジスタＰＭ１〜ＰＭｎのうち３
個のトランジスタＰＭ１、ＰＭ２、ＰＭ３をオフさせた
時点で、スルーレートの調整が完了したことを表してい
る。

【００４６】図３は、第１、第２のバッファ回路２、３
の回路構成の一例を示す図である。図３（ａ）を参照す
ると、第１のバッファ回路２は、ゲート同士が共通接続
されて入力端をなし、ドレイン同士が接続されて出力端
を構成するＰチャネルＭＯＳトランジスタＭＰＡとＮチ
ャネルＭＯＳトランジスタＭＮＡを備え、ＮチャネルＭ
ＯＳトランジスタＭＮＡのソースはグランドに接続さ
れ、ＰチャネルＭＯＳトランジスタＭＰＡのソースは定
抵抗Ｒを介して電源ＶＤＤに接続されている。

【００４７】また図３（ｂ）を参照すると、第２のバッ
ファ回路３は、ゲート同士が共通接続されて入力端をな
し、ドレイン同士が接続されて出力端を構成するＰチャ
ネルＭＯＳトランジスタＭＰＢとＮチャネルＭＯＳトラ
ンジスタＭＮＢを備え、ＮチャネルＭＯＳトランジスタ
ＭＮＢのソースは定抵抗Ｒを介してＧＮＤに接続され、
ＰチャネルＭＯＳトランジスタＭＰＡのソースは電源Ｖ
ＤＤに接続されている。なお、図３に示したバッファ回
路の構成は、反転型のバッファ回路であり、図１の正転
型のバッファ回路２、３として用いるには、図３
（ａ）、図３（ｂ）の出力をインバータで反転して出力
する構成としてもよい。また図３（ａ）、図３（ｂ）に
それぞれ示した反転バッファ回路を、図１に示した第
１、第２のバッファ回路２、３として用いるには、図４
（ｃ）、図４（ｄ）、図４（ｅ）の信号波形は、いずれ
も反転した信号波形となり、第１のＡＮＤ回路５に遅延
回路４の出力（ｄ）を反転することなく正論理でそのま
ま入力し、第２のバッファ回路３の出力（ｅ）を反転し
て第２のＡＮＤ回路６に入力すればよい。

【００４８】かかる構成の第１、第２のバッファ回路
２、３は、入力信号に対して互いに異なる論理スレッシ
ョルド値を持つように設定されており、またスレッショ
ルドの差がプロセスのバラツキを受けない。すなわち定
抵抗Ｒを用いているため、ＭＯＳトランジスタがプロセ
スの影響等により、そのスレッショルドＶＴＨが変化し
ても、第１、第２のバッファ回路２、３の論理スレッシ
ョルド値の差は一定となる。

【００４９】本発明の一実施例におけるスルーレートの
調整は、半導体集積回路装置等の電源投入時のパワーオ
ンリセット処理と同時に行なうとよい。また本発明の一
実施例においては、スルーレーと調整のために、回路外
部からの制御信号を供給することを必要としていず、ｎ
回のクロック信号を供給するだけでよく（通常、１０回
程度)、通常のパワーオンリセット処理中に完了できる
ものである。

【００５０】本発明の他の実施例について説明する。図
６は、本発明の第２の実施例の構成を示す図であり、立
ち下がりのスルーレートの調整が可能な構成とされてい
る。図６を参照すると、本発明の第２の実施例は、前記
第１の実施例と同様の構成要素よりなり、しきい値がＶ
REFBの第２のバッファ回路３の出力を遅延回路４で遅延
させた信号（ｄ）と、しきい値がＶREFAの第１のバッフ
ァ回路２の出力信号（ｅ）の反転信号との論理積を第１
のＡＮＤ回路５でとりデータ信号（ｆ）としてカウンタ
回路７へ出力し、第１のバッファ回路２の出力信号
（ｅ）の反転信号ととグランド電位の反転信号の論理積
を第２のＡＮＤ回路６でとりクロック信号（ｇ）として
カウンタ回路７へ出力している点が前記第１の実施例と
相違している。

【００５１】図７のタイミング図を用いて説明する。前
記第１の実施例と相違する点は、カウンタ回路７に取り
込むタイミングを立ち下がりエッジに変えたことであ
る。

【００５２】出力バッファ回路１の入力信号として図７
（ａ）に示す信号波形を入力する。図７には、図面作成
の都合でｔs0、ｔs1、ｔs2、ｔs3とあるが、実際にはｎ
回のパルスを入力する。

【００５３】出力バッファ回路１の出力波形は図７
（ｂ）に示すように立ち下がりのスルーレートが順次低
下するように制御され、タイミングｔs1、ｔ2、ｔs3に
対応する波形の鈍りはだんだん大きなものとなってゆ
く。

【００５４】第１のバッファ回路２に出力信号（ｅ）の
信号波形は、図７（ｅ）に示すように、出力バッファ回
路１の出力（ｂ）の波形が立ち上がり途中で、第２のバ
ッファ回路２の論理スレッショルドであるＶrefAの電位
に達したときに、急峻に立ち下がる特性を持つ。ｔa0、
ｔa1、ｔa2、ｔa3は順にｔs0、ｔs1、ｔs2、ｔs3に対応
している。

【００５５】第２のバッファ回路３に出力信号（ｃ）の
信号波形は、図７（ｃ）に示すように、出力バッファ回
路１の出力（ｂ）の波形が立ち上がり途中で、バッファ
回路３の論理スレッショルドであるＶrefBの電位に達し
たときに、急峻に立ち下がる特性を持つ。ｔb0、ｔb1、
ｔb2、ｔb3も順にｔs0、ｔs1、ｔs2、ｔs3に対応してい
る。スレッショルド値ＶrefBは、第２のバッファ回路２
の論理スレッショルドであるＶrefAよりも高く設定され
ている。

【００５６】第２のバッファ回路３に出力信号（ｃ）は
遅延回路４で遅延され、図７（ｄ）に示す信号波形とな
り、立ち上がり、立ち下がりの時刻が、第２のバッファ
回路３に出力信号（ｃ）に対して遅延回路４の遅延時間
分遅れる。図７（ｄ）に示す信号波形の立ち下がりエッ
ジタイミングtd0、td1、td2、td3は順にts0、ts1、ts
2、ts3に対応している。

【００５７】第１のＡＮＤ回路５に出力信号（ｆ）の信
号波形を示す図７（ｆ）は、図７（ｄ）の波形と図７
（ｅ）の反転波形の論理積をとったものである。

【００５８】図７（ｂ）の波形が鈍るにつれ、遅延回路
４の出力信号のエッジと、第１のバッファ回路２の出力
（ｅ）のエッジとの差(ｔdn−ｔbn)の値は小さくなり、
ついには負の値となり、図７（ｆ）に示すように、パル
スは発生しなくなる。

【００５９】第２のＡＮＤ回路６の出力信号（ｇ）は、
第１のＡＮＤ回路５に出力信号（ｆ）をカウンタ回路７
に取り込むためのクロックに用いる。第２のＡＮＤ回路
６の出力信号（ｇ）の立ち上がるときに、第１のＡＮＤ
回路５に出力信号（ｆ）が取り込まれ、タイミングｔd3
ではカウンタ回路７に取り込めるだけのパルスが存在し
ないので取り込まれない。

【００６０】図７（ｈ）は、パルス信号（ｆ）を取り込
むカウンタ回路７の動作を示す図であり、カウンタ回路
７で計数するパルスによる制御信号Ｎ１〜Ｎｎの状態変
化を示すタイミング図である。制御信号Ｎ１〜Ｎｎはカ
ウンタ回路７の出力（保持回路８の出力）であり、出力
バッファ回路１のスルーレート制御の様子を示すもので
ある。ここでは、立ち下がりのスルーレートの調整であ
るため、出力バッファ回路１で制御されるのは、図２の
ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮｎである。

【００６１】図７（ｆ）のパルスが発生していれば、制
御信号Ｎｉ（ｉは１〜ｎ）はＨｉｇｈレベルからＬｏｗ
レベルに変化する。制御信号ＮｉがＬｏｗレベルになる
と、制御信号Ｎｎがゲートに入力されるＮチャネルＭＯ
ＳトランジスタＭＮｉ（ｉは１〜ｎ）がオフとなり、出
力バッファ回路１のプルダウン能力が小さくなり、立ち
下がりのスルーレートが低下する。

【００６２】そして出力バッファ回路１の出力信号
（ｂ）の波形が鈍り、遅延回路４の遅延時間以上に、鈍
りが発生したときに、制御信号Ｎｉ〜ＮｎはＬｏｗレベ
ルに変化しなくなり、Ｈｉｇｈレベルのままとされ、制
御信号Ｎｉ〜Ｎｎがゲートに入力されるＮチャネルＭＯ
ＳトランジスタＭＮｉ〜ＭＮｎはオン状態のままに保た
れ、スルーレートの自動調整が完了する。

【００６３】以上を表で示すと、図８に示すようなもの
となる。すなわち４回のパルスを入力することにより、
第１のＡＮＤ回路５の出力（ｆ）にパルスが出力されな
くなり、スルーレート調整を終え、制御信号Ｎ１〜Ｎ３
がＬｏｗレベル、制御信号Ｎ４〜ＮｎはＨｉｇｈレベル
に保持回路８にて保持され、出力バッファ回路１のＮ個
のＮチャネルＭＯＳトランジスタＮＭ１〜ＮＭｎのうち
３個のトランジスタＮＭ１、ＮＭ２、ＮＭ３をオフさせ
た時点で、スルーレートの調整が完了したことを表して
いる。

【００６４】前記実施例と組み合わせることにより、パ
ルスをｎ回入力することにより、バッファの立ち上が
り、立ち下がり両方のスルーレートをコントロールする
ことが可能となる。

【００６５】本発明のさらに別の実施例について説明す
る。本発明において、論理スレッショルドの異なる複数
のバッファと遅延回路の構成を含めば、前記各実施例と
は異なる構成としてもよい。２つのバッファ回路のうち
遅延回路４を通過した信号と、通過しないもう一方の信
号の論理積からカウンタ回路へのＤＡＴＡとＣＬＫを供
給するという構成のほかにも他の論理(たとえば論理和)
を用いてもよい。

【００６６】出力バッファ回路１の構成としては、図２
に示した構成に限定されるものでなく、例えば図９に示
すような構成としてもよい。

【００６７】図９を参照すると、出力バッファ回路１は
電源ＶＤＤとグランドＧＮＤ間に接続され、ドレイン同
士が接続されＣＭＯＳインバータをなすＰチャネルＭＯ
ＳトランジスタＰＭ１１及びＮチャネルＭＯＳトランジ
スタＮＭ１１と、電源にソースが接続されドレインがＰ
チャネルＭＯＳトランジスタＰＭ１１のゲートに接続さ
れ、制御信号Ｐ１をインバータＩＮＶ１１で反転した信
号をゲートに入力するＰチャネルＭＯＳトランジスタＰ
Ｍ１２と、ソースがグランドに接続されドレインがＮチ
ャネルＭＯＳトランジスタＮＭ１１のゲートに接続さ
れ、制御信号Ｎ１をインバータＩＮＶ１２で反転した信
号をゲートに入力するＮチャネルＭＯＳトランジスタＮ
Ｍ１２と、入力信号ＩＮを入力し、出力がＰチャンネル
ＭＯＳトランジスタＰＭ１１のゲートに接続され、制御
信号Ｐ１とこれをインバータＩＮＶ１１で反転した信号
をＰチャネルとＮチャネルＭＯＳトランジスタのゲート
にそれぞれ入力するＣＭＯＳトランスファゲートＴＧ１
１と、入力信号ＩＮを入力し、出力がＮチャンネルＭＯ
ＳトランジスタＭＮ１１のゲートに接続され、制御信号
Ｎ１とこれをインバータＩＮＶ１２で反転した信号をＮ
チャネルとＰチャネルＭＯＳトランジスタのゲートにそ
れぞれ入力するＣＭＯＳトランスファゲートＴＧ１２
と、を単位バッファとして備え、この単位バッファを、
入力ＩＮと出力ＯＵＴをそれぞれ共通として、ｎ個並列
接続されて構成されている。

【００６８】たとえば制御信号Ｐ１がＬｏｗレベルのと
き、ＰチャネルＭＯＳトランジスタＰＭ１２がオフ状
態、トランスファゲートＴＧ１１がオン状態となり、Ｐ
チャネルＭＯＳトランジスタＰＭ１１のゲートに入力信
号が供給され、制御信号Ｎ１がＨｉｇｈレベルのとき、
ＮチャネルＭＯＳトランジスタＮＭ１２がオフ状態、ト
ランスファゲートＴＧ１２がオン状態となり、Ｎチャネ
ルＭＯＳトランジスタＮＭ１１のゲートに入力信号が供
給される。制御信号Ｐ１がＨｉｇｈレベルのとき、Ｐチ
ャネルＭＯＳトランジスタＰＭ１２がオン状態となり、
トランスファゲートＴＧ１１がオフ状態となり、またＰ
チャネルＭＯＳトランジスタＰＭ１１はオフ状態とな
る。制御信号Ｎ１がＬｏｗレベルのとき、ＮチャネルＭ
ＯＳトランジスタＮＭ１２がオン状態、トランスファゲ
ートＴＧ１２がオフ状態となり、またＮチャネルＭＯＳ
トランジスタＮＭ１１はオフ状態となる。すなわち、制
御信号Ｐ１〜Ｐｎ、制御信号Ｎ１〜Ｎｎの値を適宜設定
することにより、出力バッファ回路の立ち上がり、立ち
下がりの駆動能力が可変に設定される。

【００６９】

【発明の効果】上記したように本発明によれば下記記載
の効果を奏する。

【００７０】本発明の第１の効果は、スルーレート調整
回路の構成を簡易化する、ということである。

【００７１】その理由は、定抵抗を備えたバッファと、
論理回路で構成でき、従来のコンパレータ回路、及び該
コンパレータ回路に供給する基準電位の発生等を不要と
しているためである。

【００７２】本発明の第２の効果は、スルーレートを調
整するための外部制御端子が不要であり、制御の自動化
が可能である、ということである。

【００７３】本発明の第３の効果は、一定の遅延時間を
超えるスルーレートをもつバッファ、または一定の遅延
時間よりも小さいスルーレートをもつバッファのいずれ
かを実現することができるということである。

【００７４】本発明の第４の効果は、所望するバッファ
について、必要以上にバッファ能力が高くなることを自
動で回避し、消費電力を低減し、ひいては、出力回路か
らの出力信号の反射による波形歪みを防止することが可
能であるということである。

【００７５】本発明の第５の効果は、電源投入時点で最
適な値を設定するため、長年の経時変化にも対応が可能
である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の一実施例における出力バッファ回路の
構成を示す図である。

【図３】本発明の一実施例における第１、第２のバッフ
ァ回路の構成を示す図である。

【図４】本発明の一実施例の動作を説明するための信号
波形を示すタイミング図である。

【図５】本発明の一実施例の動作の一例を示す表であ
る。

【図６】本発明の他の実施例の構成を示す図である。

【図７】本発明の他の実施例の動作を説明するための信
号波形を示すタイミング図である。

【図８】本発明の他の実施例の動作の一例を示す表であ
る。

【図９】本発明のさらに別の実施例における出力バッフ
ァ回路の構成を示す図である。

【図１０】従来の、スルーレートを検知してトリガ信号
を出力する回路の回路構成を示す図である。

【図１１】従来のスルーレート調整回路の回路構成を示
す図である。

【図１２】従来のスルーレート調整回路の回路構成を示
す図である。

【符号の説明】

１出力バッファ回路２第１のバッファ回路３第２のバッファ回路４遅延回路５第１のＡＮＤ回路６第２のＡＮＤ回路７カウンタ回路８保持回路９負荷容量１０スルーレート調整回路１０１、１０２コンパレータ１０３時間幅測定手段１０４スイッチ１０５積分器１０６比較器１０７スイッチ１０８トリガ出力手段２０１出力回路２０２出力端子２０３出力電圧検出回路２０４インピーダンス制御信号生成回路２０５内部回路２０６クロック端子２０７半導体集積回路２０８受信回路２０９伝送線路

Claims

(57)【特許請求の範囲】

【請求項１】出力バッファ回路の出力信号のスルーレー
トを検知する回路が、前記出力バッファ回路の出力信号を共通に受ける互いに
しきい値の異なる第１、第２のバッファ回路と、前記第１のバッファ回路の出力を遅延させて出力する遅
延回路と、前記遅延回路の出力信号と前記第２のバッファ回路の出
力信号とを入力し、前記第２のバッファ回路の出力信号
の立ち上がり又は立ち下がりの遷移エッジと、前記遅延
回路からの遅延出力信号の立ち上がり又は立ち下がりの
遷移エッジとの間に予め定められた所定値以上の時間差
がある場合に、この時間差に対応するパルス幅の信号を
生成し、検知信号として出力する第１の論理ゲート回路
とを少なくとも備えたことを特徴とするスルーレート検
知回路。
【請求項２】出力信号のスルーレートが可変に設定可能
な出力バッファ回路の前記スルーレートを調整する回路
において、前記出力バッファ回路の出力信号を共通に受ける互いに
しきい値の異なる第１、第２のバッファ回路と、前記第１のバッファ回路の出力を遅延させて出力する遅
延回路と、前記遅延回路の出力信号と前記第２のバッファ回路の出
力信号とを入力し、前記第２のバッファ回路の出力信号
の立ち上がり又は立ち下がりの遷移エッジと、前記遅延
回路からの遅延出力信号の立ち上がり又は立ち下がりの
遷移エッジとの間に予め定められた所定値以上の時間差
がある場合に、この時間差に対応するパルス幅の信号を
生成し、検知信号として出力する第１の論理ゲート回路
と、前記第２のバッファ回路の出力からクロック信号を生成
出力する第２の論理ゲート回路と、を備え、前記第２の
論理ゲート回路からの出力をサンプリングクロック信号
とし、前記第１の論理ゲート回路からの検知信号を取り
込んでカウントするカウンタ回路からのカウント値出力
を制御信号として前記出力バッファ回路の出力信号のス
ルーレートを調整する、ことを特徴とするスルーレート
調整回路。
【請求項３】出力信号のスルーレートが可変に設定可能
な出力バッファ回路と、前記出力バッファ回路の出力信号を共通に受ける互いに
しきい値の異なる第１、第２のバッファ回路と、前記第１のバッファ回路の出力を遅延させて出力する遅
延回路と、前記遅延回路の出力信号と前記第２のバッファ回路の出
力信号とを入力し、前記第２のバッファ回路の出力信号
の立ち上がり又は立ち下がりの遷移エッジと、前記遅延
回路からの遅延出力信号の立ち上がり又は立ち下がりの
遷移エッジとの間に予め定められた所定値以上の時間差
がある場合、この時間差に対応するパルス幅の信号を生
成出力する第１の論理ゲート回路と、前記第２のバッファ回路の出力からクロック信号を生成
出力する第２の論理ゲート回路と、前記第２の論理ゲート回路からの出力をサンプリングク
ロック信号として、前記第１の論理ゲート回路からの出
力を取り込みカウント値に基づき出力を更新するカウン
タ回路と、前記カウンタ回路の出力を保持する保持回路と、を備え、前記出力バッファ回路が、前記保持回路の出力を制御信
号として入力し前記制御信号の値に応じて、ハイレベル
駆動能力又はロウレベル駆動能力を可変させることで出
力信号のスルーレートを可変させる、ことを特徴とする
半導体集積回路装置。
【請求項４】出力信号のスルーレートが可変に設定可能
な出力バッファ回路と、前記出力バッファ回路の出力を共通に受ける互いにしき
い値の異なる第１、第２のバッファ回路と、を備え、前記第１のバッファ回路の論理しきい値は前記第２のバ
ッファ回路の論理しきい値よりも小とされ、さらに、前記第１のバッファ回路の出力を遅延させて出力する遅
延回路と、前記遅延回路の出力信号と前記第２のバッファ回路の出
力信号とを入力とし、前記第２のバッファ回路の出力信
号の立ち上がりの遷移エッジと、前記遅延回路からの遅
延出力信号の立ち上がりの遷移エッジとの間に予め定め
られた所定値以上の時間差がある場合にこの時間差に対
応するパルス幅のパルス信号を生成出力する第１の論理
ゲート回路と、前記第２のバッファ回路の出力からクロック信号を生成
出力する第２の論理ゲート回路と、前記第２の論理ゲート回路からの出力をサンプリングク
ロック信号として、前記第１の論理ゲート回路からのパ
ルス出力を取り込んでカウントするカウンタ回路と、前記カウンタ回路の出力を保持する保持回路と、を備え、前記保持回路の出力を制御信号として前記出力バッファ
回路の出力信号の立ち上がりのスルーレートが調整され
る、ことを特徴とする半導体集積回路装置。
【請求項５】出力信号のスルーレートが可変に設定可能
な出力バッファ回路と、前記出力バッファ回路の出力を共通に受ける互いにしき
い値の異なる第１、第２のバッファ回路とを備え、前記第１のバッファ回路の論理しきい値は前記第２のバ
ッファ回路の論理しきい値よりも小とされ、さらに、前記第２のバッファ回路の出力を遅延させて出力する遅
延回路と、前記遅延回路の出力信号と前記第１のバッファ回路の出
力信号とを入力とし、前記第１のバッファ回路の出力信
号の立ち下がりの遷移エッジと、前記遅延回路からの遅
延出力信号の立ち下がりの遷移エッジとの間に予め定め
られた所定値以上の時間差がある場合にこの時間差に対
応するパルス幅の信号を生成出力する第１の論理ゲート
回路と、前記第１のバッファ回路の出力からクロック信号を生成
出力する第２の論理ゲート回路と、前記第２の論理ゲート回路からの出力をサンプリングク
ロック信号として、前記第１の論理ゲート回路からの出
力を取り込んでカウントするカウンタ回路と、前記カウンタ回路の出力を保持する保持回路と、を備え、前記保持回路の出力を制御信号として前記出力バッファ
回路の出力信号の立ち下がりのスルーレートが調整され
る、ことを特徴とする半導体集積回路装置。
【請求項６】前記第１のバッファ回路が、高電位電源に
一端が接続された抵抗素子と、前記抵抗素子の他端と低
電位電源間に接続されたＣＭＯＳインバータ回路を含
み、前記第２のバッファ回路が、低電位電源に一端が接続さ
れた抵抗素子と、前記抵抗素子の他端と高電位電源間に
接続されたＣＭＯＳインバータ回路を含む、ことを特徴
とする請求項３乃至５のいずれか一に記載の半導体集積
回路装置。
【請求項７】前記出力バッファ回路が、入力信号をゲー
トの共通入力としドレイン同士が接続されたＰチャネル
ＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよ
りなるＣＭＯＳインバータと、前記ＣＭＯＳインバータ
のＰチャネルＭＯＳトランジスタのソースにドレインが
共通接続され高電位電源にソースが共通接続されゲート
に前記保持回路からの制御信号をそれぞれ入力とするＰ
チャネルＭＯＳトランジスタ群と、前記ＣＭＯＳインバ
ータのＮチャネルＭＯＳトランジスタのソースにドレイ
ンが共通接続され低電位電源にソースが共通接続されゲ
ートに前記保持回路から制御信号をそれぞれ入力とする
ＮチャネルＭＯＳトランジスタ群と、を備えたことを特
徴とする請求項３記載の半導体集積回路装置。
【請求項８】前記出力バッファ回路が、高電位電源と低
電位電源間に接続された第１のＰチャネルＭＯＳトラン
ジスタと第１のＮチャネルＭＯＳトランジスタと、を備
え、前記第１のＰチャネルＭＯＳトランジスタと第１のＮチ
ャネルＭＯＳトランジスタのゲートには、それぞれ第
１、第２のトランスファゲートを介して入力信号が入力
され、前記高電位電源と前記第１のＰチャネルＭＯＳトランジ
スタのゲート間に接続され、ゲートに第１の制御信号の
反転信号が入力され前記第１の制御信号がインアクティ
ブのときオンとされる第２のＰチャネルＭＯＳトランジ
スタと、前記低電位電源と前記第１のＮチャネルＭＯＳトランジ
スタのゲート間に接続され、ゲートに第２の制御信号の
反転信号が入力され前記第２の制御信号がインアクティ
ブのときオンとされる第２のＮチャネルＭＯＳトランジ
スタと、を備え、前記第１、第２のトランスファゲートは、それ
ぞれ、前記第１、第２の制御信号がアクティブのときに
オン状態とされる単位バッファ回路を入力信号端子と出
力信号端子を共通として並列接続してなる、ことを特徴
とする請求項３記載の半導体集積回路装置。
【請求項９】前記出力バッファ回路の前記ＰチャネルＭ
ＯＳトランジスタ群がｎ個よりなり、前記カウンタ回路
の出力がｎビットよりなり、前記第２の論理ゲート回路
からの出力をサンプリングクロック信号として前記第１
の論理ゲート回路からの出力を取り込む度に、ｎビット
出力が１ビット毎に順にオンとされ、前記保持回路から
はｎ本の制御信号が前記ＰチャネルＭＯＳトランジスタ
群のゲートに立ち上がり制御信号としてそれぞれ接続さ
れ、最初、前記ＰチャネルＭＯＳトランジスタ群をオン
状態とし、入力パルス列を前記出力バッファ回路に入力
し前記カウンタ回路の出力値に基づき、前記Ｐチャネル
ＭＯＳトランジスタ群をオフ状態としていき、前記出力
バッファ回路の立ち上がりのスルーレートをさげてい
き、前記カウンタ回路への前記第１の論理ゲート回路か
らの信号が出力されなくなった時点の制御信号の状態
で、前記ＰチャネルＭＯＳトランジスタ群をオフ状態と
するスルーレート調整過程を終了する、ことを特徴とす
る請求項７記載の半導体集積回路装置。
【請求項１０】前記出力バッファ回路の前記Ｎチャネル
ＭＯＳトランジスタ群がｎ個よりなり、前記カウンタ回
路の出力がｎビットよりなり、前記第２の論理ゲート回
路からの出力をサンプリングクロック信号として前記第
１の論理ゲート回路からの出力を取り込む度に、ｎビッ
ト出力が１ビット毎に順にオフとされ、前記保持回路か
らはｎ本の制御信号が前記ＮチャネルＭＯＳトランジス
タ群のゲートに立ち下がり制御信号としてそれぞれ接続
され、最初、前記ＮチャネルＭＯＳトランジスタ群をオ
ン状態とし、入力パルス列を前記出力バッファ回路に入
力し前記カウンタ回路の出力値に基づき、前記Ｎチャネ
ルＭＯＳトランジスタ群をオフ状態としていき、前記出
力バッファ回路の立ち下がりのスルーレートをさげてい
き、前記カウンタ回路へ前記第１の論理ゲート回路から
の信号が出力されなくなった時点の制御信号の状態で、
前記ＮチャネルＭＯＳトランジスタ群をオフ状態とする
スルーレート調整過程を終了する、ことを特徴とする請
求項７記載の半導体集積回路装置。