JP4282713B2 - キャリブレーション回路を有する半導体装置及びキャリブレーション方法 - Google Patents

Description

本発明はキャリブレーション回路に関し、特に、半導体装置に設けられた出力バッファのインピーダンスを調整するためのキャリブレーション回路に関する。

近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファのインピーダンスに対する要求精度は非常に厳しくなる。

出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受ける。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される（特許文献１〜４参照）。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる回路を用いて行われる。

特許文献３，４に記載されているように、キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーション動作を行う場合、キャリブレーション端子に外部抵抗を接続した状態で、キャリブレーション端子に現れる電圧と基準電圧とを比較し、これによってレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。

一連のキャリブレーション動作においては、電圧比較やレプリカバッファのインピーダンス更新を含む調整ステップが複数回実行され、これによって、レプリカバッファのインピーダンスを所望の値に近づける。

しかしながら、キャリブレーション動作における電圧比較や、レプリカバッファのインピーダンス変更などには、ある程度の時間がかかることから、外部クロックの周波数が高い場合には、外部クロックが活性化するたびに毎回調整ステップを実行することは不可能である。このような場合には、外部クロックを分周することによって、より周波数の低い内部クロックを生成し、これに同期して調整ステップを実行すればよい。
特開２００２−１５２０３２号公報 特開２００４−３２０７０号公報 特開２００６−２０３４０５号公報 特開２００５−１５９７０２号公報

しかしながら、一連のキャリブレーション動作を行う期間（キャリブレーション期間）は、通常、外部クロック数（例えば６４クロック）によって規定される。このため、外部クロックの分周数が大きくなればなるほど、キャリブレーション期間に実行可能な調整ステップ数が減ってしまう。つまり、キャリブレーション期間を規定する外部クロック数をｍとし、分周数をｎとすると、１回のキャリブレーション期間において内部クロックが活性化する回数、つまり調整ステップ数はｍ／ｎ回となる。外部クロックの周波数が高くなると、必然的に分周数ｎを増やす必要が生じることから、１回のキャリブレーション期間に実行可能な調整ステップ数はますます減少する。

しかも、キャリブレーション動作は、通常、出力バッファに含まれるプルアップ回路と同じ回路構成を有するレプリカバッファに対して調整を行った後、出力バッファに含まれるプルダウン回路と同じ回路構成を有するレプリカバッファに対して調整を行う。このため、従来のキャリブレーション回路においては、１回のキャリブレーション期間が前半と後半に分割され、前半の期間においてプルアップ側のレプリカバッファを調整し、後半の期間においてプルダウン側のレプリカバッファを調整することになる。

その結果、１回のキャリブレーション期間においてプルアップ側及びプルダウン側のレプリカバッファに対して実行可能な調整ステップ数は半分となり、十分なキャリブレーション動作を行うことができなくなってしまう。

しかも、通常のキャリブレーション回路は、前回のキャリブレーション動作における最終コードを用いて１回目の調整ステップを実行することから、１回目の調整ステップではインピーダンスの更新は行わない。つまり、インピーダンスの更新は、２回目の調整ステップから行われる。したがって、インピーダンスの更新可能数は調整ステップ数よりも１つ少なくなる。このため、分周数が大きくなると、実際にインピーダンスを更新可能な回数が大幅に減少してしまう。

一例として、キャリブレーション期間を規定する外部クロック数ｍを６４クロックとし、分周数ｎを８とすると、１回のキャリブレーション期間において内部クロックが活性化する回数は８回（＝６４／８）となる。これがプルアップ側及びプルダウン側に対して半分ずつ割り当てられるため、プルアップ側及びプルダウン側とも、調整ステップ数は４回となる。しかしながら、１回目の調整ステップではインピーダンスの更新はできないことから、プルアップ側及びプルダウン側とも、インピーダンスの更新可能な数は３回（＝４−１）となってしまう。

そして外部クロックが高速化し、分周数ｎを１６とした場合には、内部クロックが活性化する回数はわずか４回（＝６４／１６）となる。したがって、プルアップ側及びプルダウン側の調整ステップ数はそれぞれ２回となり、インピーダンスの更新可能な数は１回（＝２−１）だけとなってしまう。当然ながら、外部クロックがさらに高速化し、分周数ｎをさらに大きくした場合には、インピーダンスの更新可能な数が０回となってしまう。このような場合には、キャリブレーション動作はもはや不可能である。

本発明は、このような問題を解決すべくなされたものである。したがって、本発明の目的は、外部クロックの周波数が高い場合であっても、十分なキャリブレーション動作を実行可能なキャリブレーション回路を提供することである。

本発明の一側面によるキャリブレーション回路は、出力バッファを構成するプルアップ回路及びプルダウン回路の一方と実質的に同じ回路構成を有する第１のレプリカバッファと、前記プルアップ回路及び前記プルダウン回路の他方と実質的に同じ回路構成を有する第２のレプリカバッファとを備えるキャリブレーション回路であって、第１及び第２のレプリカバッファに対するキャリブレーション動作を、第１のキャリブレーションコマンドに応答して同時に行うことを特徴とする。

本発明の他の側面によるキャリブレーション回路は、出力バッファを構成するプルアップ回路及びプルダウン回路の一方と実質的に同じ回路構成を有する第１のレプリカバッファと、前記プルアップ回路及び前記プルダウン回路の他方と実質的に同じ回路構成を有する第２のレプリカバッファとを備えるキャリブレーション回路であって、第１のキャリブレーションコマンドに応答して、第１及び第２のレプリカバッファに対するキャリブレーション動作を同時に行い、第２のキャリブレーションコマンドに応答して、第１及び第２のレプリカバッファに対するキャリブレーション動作を交互に行うことを特徴とする。

本発明によれば、第１のキャリブレーションコマンドが発行された場合、第１のレプリカバッファに対するキャリブレーション動作と第２のレプリカバッファに対するキャリブレーション動作を交互に行うのではなく、両方に対して同時に行っている。これにより、１回のキャリブレーション期間に第１及び第２のレプリカバッファに対するインピーダンスの更新が並行して行われることから、外部クロックの周波数が高い場合であっても、十分なキャリブレーション動作を実行することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態によるキャリブレーション回路１００の回路図である。

図１に示すように、本実施形態によるキャリブレーション回路１００は、レプリカバッファ１１０，１２０，１３０と、レプリカバッファ１１０，１２０のインピーダンスを制御するカウンタ１４１と、レプリカバッファ１３０のインピーダンスを制御するカウンタ１４２と、カウンタ１４１，１４２を制御するコンパレータ１５１，１５２及び制御信号生成回路１６０とを備えている。

レプリカバッファ１１０，１２０，１３０は、後述する出力バッファの一部と同じ回路構成を有している。そして、レプリカバッファ１１０，１２０，１３０を用いて出力インピーダンスの調整を行い、その結果を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。これがキャリブレーション回路１００の役割である。

図２は、レプリカバッファ１１０の回路図である。

図２に示すように、レプリカバッファ１１０は、電源電位ＶＤＤに対して並列接続された５つのＰチャンネルＭＯＳトランジスタ１１１〜１１５と、一端がこれらトランジスタのドレインに接続された抵抗１１９によって構成されている。抵抗１１９の他端は、キャリブレーション端子ＺＱに接続されている。レプリカバッファ１１０はプルアップ機能のみを有し、プルダウン機能は有していない。

トランジスタ１１１〜１１５のゲートには、カウンタ１４１よりインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。これにより、レプリカバッファ１１０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図１及び図２においては、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５を纏めてＤＲＺＱＰと表記している。

トランジスタ１１１〜１１５からなる並列回路は、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。

インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１１１のＷ／Ｌ比を「１」とした場合、トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定している（Ｗ／Ｌ比の値は相対値であり、実際のＷ／Ｌ比を表しているものではない。以下同様）。

これにより、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５によってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ１２０Ωに固定させることができる。

また、抵抗１１９の抵抗値は例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１５からなる並列回路がオン状態となれば、キャリブレーション端子ＺＱからみたレプリカバッファ１１０のインピーダンスは２４０Ωとなる。抵抗１１９としては、例えばタングステン（Ｗ）抵抗を用いることができる。

レプリカバッファ１２０についても、抵抗１１９の他端が接点Ａに接続されている他は、図２に示したレプリカバッファ１１０と同一の回路構成を有している。したがって、レプリカバッファ１２０に含まれる５つのトランジスタのゲートには、インピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５が供給される。

図３は、レプリカバッファ１３０の回路図である。

図３に示すように、レプリカバッファ１３０は、接地電位に対して並列接続された５つのＮチャンネルＭＯＳトランジスタ１３１〜１３５と、一端がこれらトランジスタのドレインに接続された抵抗１３９によって構成されている。抵抗１３９の他端は、接点Ａに接続されている。レプリカバッファ１３０はプルダウン機能のみを有し、プルアップ機能は有していない。

トランジスタ１３１〜１３５のゲートには、カウンタ１４２よりインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。これにより、レプリカバッファ１３０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。尚、図１及び図２においては、インピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５を纏めてＤＲＺＱＮと表記している。

トランジスタ１３１〜１３５からなる並列回路についても、導通時に例えば１２０Ωとなるように設計されている。また、抵抗１３９の抵抗値も、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３５からなる並列回路がオン状態となれば、接点Ａからみたレプリカバッファ１３０のインピーダンスは、レプリカバッファ１１０，１２０と同様、２４０Ωとなる。

トランジスタ１３１〜１３５についても、トランジスタ１１１〜１１５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ１３１のＷ／Ｌ比を「１」とした場合、トランジスタ１３２〜１３５のＷ／Ｌ比をそれぞれ「２」、「４」、「８」、「１６」に設定すればよい。

図１に戻って、カウンタ１４１は、制御信号ＡＣＴ１が活性化するとカウントアップ又カウントダウンする回路である。具体的には、制御信号ＡＣＴ１の活性化時における比較信号ＣＯＭＰ１がハイレベルである場合にはカウントアップし、制御信号ＡＣＴ１の活性化時における比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンする。そして、制御信号ＡＣＴ１の活性化時における比較信号ＣＯＭＰ１の論理レベルが前回の論理レベルと異なる場合には、カウント動作を停止する。本実施形態において、制御信号ＡＣＴ１の活性化とは、制御信号ＡＣＴ１のアクティブエッジを指す。

コンパレータ１５１の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は電源電位（ＶＤＤ）とグランド電位（ＧＮＤ）間に接続された抵抗１７１，１７２の中点に接続されている。かかる構成により、コンパレータ１５１は、キャリブレーション端子ＺＱの電位と中間電圧（ＶＤＤ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ１をローレベルとする。

一方、カウンタ１４２は、制御信号ＡＣＴ２が活性化するとカウントアップ又カウントダウンする回路である。具体的には、制御信号ＡＣＴ２の活性化時における比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップし、制御信号ＡＣＴ２の活性化時における比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンする。そして、制御信号ＡＣＴ２の活性化時における比較信号ＣＯＭＰ２の論理レベルが前回の論理レベルと異なる場合には、カウント動作を停止する。本実施形態において、制御信号ＡＣＴ２の活性化とは、制御信号ＡＣＴ２のアクティブエッジを指す。

コンパレータ１５２の非反転入力端子（＋）はレプリカバッファ１２０，１３０の出力端である接点Ａに接続され、反転入力端子（−）は抵抗１７１，１７２の中点に接続されている。かかる構成により、コンパレータ１５２は、接点Ａの電圧と中間電圧（ＶＤＤ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ２をローレベルとする。

また、制御信号ＡＣＴ１，ＡＣＴ２が非活性状態である期間においては、カウンタ１４１，１４２はカウント動作を停止し、現在のカウント値を保持する。上述の通り、カウンタ１４１のカウント値はインピーダンス制御信号ＤＲＺＱＰとして用いられ、カウンタ１４２のカウント値はインピーダンス制御信号ＤＲＺＱＮとして用いられる。

図４は、制御信号ＡＣＴ１，ＡＣＴ２を生成する制御信号生成回路１６０の回路図である。

図４に示すように、制御信号生成回路１６０は、外部クロックＣＫを分周して内部クロックＩＣＬＫを生成する分周回路１６１と、ＯＲ回路１６２，１６３と、ＡＮＤ回路１６４，１６５とを有している。

分周回路１６１による分周数は、外部クロックＣＫの周波数とキャリブレーション回路１００の動作速度との関係を考慮して設定する。具体的には、１回の調整ステップを実行するのに必要な時間よりも内部クロックＩＣＬＫの周期が長い範囲において、できる限り分周数を小さく設定することが好ましい。つまり、図５に示すように、１回の調整ステップにはコード更新期間Ｔ１と、コンパレータ応答時間Ｔ２と、判定時間Ｔ３が含まれる。図５に示すように、これらの合計時間（＝Ｔ１＋Ｔ２＋Ｔ３）が例えば外部クロックＣＫの７クロック分以上、８クロック分以下であれば、分周数を８に設定すればよい。

外部から発行されるキャリブレーションコマンドには、２種類存在する。一つは、ショートキャリブレーションと呼ばれるコマンドであり、もう一つがロングキャリブレーションと呼ばれるコマンドである。ショートキャリブレーションコマンド（ＺＱＣＳ）は、通常動作時において随時に発行されるコマンドであり、キャリブレーション期間は相対的に短く設定されている。一方、ロングキャリブレーションコマンド（ＺＱＣＬ）は、リセット時やセルフリフレッシュモードからの復帰時において発行されるコマンドであり、キャリブレーション期間は相対的に長く設定されている。

ショートキャリブレーションコマンドに割り当てられるキャリブレーション期間は、一例として６４クロックである。この場合、分周数を８とすると、１回のショートキャリブレーションにおいて８回（＝６４／８）の調整ステップが実行可能である。また、ロングキャリブレーションコマンドに割り当てられるキャリブレーション期間は、一例として５１２クロックである。この場合、分周数を８とすると、１回のロングキャリブレーションにおいて６４回（＝５１２／８）の調整ステップが実行可能である。

図４に示すように、ＯＲ回路１６２，１６３の一方の入力端には、ショートキャリブレーション期間においてハイレベルとなる制御信号ＺＱＣＯＭａが共通に供給されている。また、ＯＲ回路１６２，１６３の他方の入力端には、ロングキャリブレーション期間の前半においてハイレベルとなる制御信号ＺＱＣＯＭｂ及びロングキャリブレーション期間の後半においてハイレベルとなる制御信号ＺＱＣＯＭｃがそれぞれ供給されている。ＯＲ回路１６２，１６３の出力は、ＡＮＤ回路１６４，１６５の一方の入力端にそれぞれ供給され、ＡＮＤ回路１６４，１６５の他方の入力端には、内部クロックＩＣＬＫが共通に供給される。

このような回路構成により、ショートキャリブレーションコマンド（ＺＱＣＳ）が発行されると、所定期間、制御信号ＡＣＴ１，ＡＣＴ２は内部クロックＩＣＬＫと同じ波形となる。一方、ロングキャリブレーションコマンド（ＺＱＣＬ）が発行されると、ロングキャリブレーション期間の前半において、制御信号ＡＣＴ１が内部クロックＩＣＬＫと同じ波形となり、ロングキャリブレーション期間の後半において、制御信号ＡＣＴ２が内部クロックＩＣＬＫと同じ波形となる。

以上が本実施形態によるキャリブレーション回路１００の構成である。

図６は、キャリブレーション回路１００を備える半導体装置２００の主要部を示すブロック図である。

図６に示す半導体装置２００は、キャリブレーション回路１００の他、データ入出力端子ＤＱに接続された出力バッファ２１０及び入力バッファ２２０を備えている。入力バッファ２２０の構成については、本発明の要旨と直接関係がないため、本明細書での説明は省略する。

出力バッファ２１０の動作は、前段回路２３０より供給される動作信号２３０Ｐ，２３０Ｎによって制御される。図６に示すように、前段回路２３０には、キャリブレーション回路１００より供給されるインピーダンス制御信号ＤＲＺＱＰ，ＤＲＺＱＮが供給されている。

図７は、出力バッファ２１０の回路図である。

図７に示すように、出力バッファ２１０は、並列接続された５つのＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐと、並列接続された５つのＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎとを備えている。これらトランジスタ２１１ｐ〜２１５ｐとトランジスタ２１１ｎ〜２１５ｎとの間には、抵抗２１８，２１９が直列に接続されており、抵抗２１８と抵抗２１９の接続点がデータ入出力端子ＤＱに接続されている。

トランジスタ２１１ｐ〜２１５ｐのゲートには、動作信号２３０Ｐを構成する５つの動作信号２３１Ｐ〜２３５Ｐが供給されている。また、トランジスタ２１１ｎ〜２１５ｎのゲートには、動作信号２３０Ｎを構成する５つの動作信号２３１Ｎ〜２３５Ｎが供給されている。これにより、出力バッファ２１０に含まれる１０個のトランジスタは、１０本の動作信号２３１Ｐ〜２３５Ｐ，２３１Ｎ〜２３５Ｎによって、個別にオン／オフ制御がされる。動作信号２３１Ｐ〜２３５Ｐは動作信号２３０Ｐを構成する信号群であり、動作信号２３１Ｎ〜２３５Ｎは動作信号２３０Ｎを構成する信号群である。

出力バッファ２１０のうち、ＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐ及び抵抗２１８からなるプルアップ回路ＰＵは、図２に示したレプリカバッファ１１０（１２０）と同じ回路構成を有している。また、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎ及び抵抗２１９からなるプルダウン回路ＰＤは、図３に示したレプリカバッファ１３０と同じ回路構成を有している。

したがって、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路は、いずれも導通時に例えば１２０Ωとなるように設計されている。また、抵抗２１８，２１９の抵抗値は、いずれも例えば１２０Ωに設計されている。これにより、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路の一方がオン状態となれば、データ入出力端子ＤＱからみた出力バッファのインピーダンスは２４０Ωとなる。

実際の半導体装置においては、このような出力バッファ２１０が並列に複数個設けられ、使用する出力バッファの数によって出力インピーダンスを選択可能に構成される。つまり、一つの出力バッファのインピーダンスをＸとすると、Ｙ個の出力バッファを並列に使用することによって出力インピーダンスをＸ／Ｙとすることが可能となる。

図８は、前段回路２３０の回路図である。

図８に示すように、前段回路２３０は、５つのＯＲ回路３０１〜３０５と、５つのＡＮＤ回路３１１〜３１５によって構成されている。ＯＲ回路３０１〜３０５には、出力制御回路２４０からの選択信号２４０Ｐが共通に供給されているとともに、キャリブレーション回路１００からのインピーダンス制御信号ＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路３１１〜３１５には、出力制御回路２４０からの選択信号２４０Ｎが共通に供給されているとともに、キャリブレーション回路１００からのインピーダンス制御信号ＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。

出力制御回路２４０の出力である選択信号２４０Ｐ，２４０Ｎは、データ入出力端子ＤＱから出力すべきデータの論理値などに応じて制御される。具体的には、データ入出力端子ＤＱからハイレベルの信号を出力する場合には、選択信号２４０Ｐ，２４０Ｎがローレベルに設定され、データ入出力端子ＤＱからローレベルの信号を出力する場合には、選択信号２４０Ｐ，２４０Ｎがハイレベルに設定される。また、出力バッファ２１０を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、選択信号２４０Ｐをローレベルとし、選択信号２４０Ｎをハイレベルとする。

ＯＲ回路３０１〜３０５の出力である動作信号２３１Ｐ〜２３５Ｐ（＝２３０Ｐ）と、ＡＮＤ回路３１１〜３１５の出力である動作信号２３１Ｎ〜２３５Ｎ（＝２３０Ｎ）は、図６に示すように、出力バッファ２１０に供給される。

以上が半導体装置２００の構成である。次に、本実施形態によるキャリブレーション回路１００の動作について、ショートキャリブレーションコマンドが発行された場合の動作及びロングキャリブレーションコマンドが発行された場合の動作の順に説明する。

図９は、ショートキャリブレーション動作を説明するためのタイミング図である。

図９に示すように、ショートキャリブレーションコマンドＺＱＣＳが発行されると、制御信号ＺＱＣＯＭａがローレベルからハイレベルに変化する。このため、制御信号ＡＣＴ１，ＡＣＴ２はいずれも内部クロックＩＣＬＫに連動してクロッキングすることになる。

これにより、カウンタ１４１，１４２は同時にカウント動作を行う。その結果、レプリカバッファ１１０，１２０のインピーダンスは、外部抵抗Ｒの値に近づけられ、レプリカバッファ１３０のインピーダンスは、レプリカバッファ１２０の値に近づけられる。ここで、ショートキャリブレーション期間を６４クロックとし、分周数を８とすると、カウンタ１４１，１４２は、最大８回の調整ステップを実行する。

まず、レプリカバッファ１１０，１２０に対するキャリブレーション動作から具体的に説明すると、コンパレータ１５１の出力である比較信号ＣＯＭＰ１がローレベルであるとすると、カウンタ１４１は制御信号ＡＣＴ１に連動してカウントダウンを進め、これに連動してトランジスタ１１１〜１１５のオン／オフ状態を切り替える。上述の通り、本実施形態ではトランジスタ１１１〜１１５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、カウンタ１４１の最下位ビット（ＬＳＢ）がインピーダンス制御信号ＤＲＺＱＰ１に割り当てられ、カウンタ１４１の最上位ビット（ＭＳＢ）がインピーダンス制御信号ＤＲＺＱＰ５に割り当てられる。これにより、レプリカバッファ１１０，１２０のインピーダンスを最小ピッチで変化させることができる。

このようなカウントダウンが進むに連れて、レプリカバッファ１１０，１２０のインピーダンスは徐々に低下し、図１０に示すように、キャリブレーション端子ＺＱの電位は徐々に上昇する。そして、レプリカバッファ１１０のインピーダンスが目的とするインピーダンス（２４０Ω）未満まで低下すると、キャリブレーション端子の電位が中間電圧（ＶＤＤ／２）を超えることから、コンパレータ１５１の出力である比較信号ＣＯＭＰ１はハイレベルに反転する。これにより、比較信号ＣＯＭＰ１の論理レベルが前回の論理レベルに対して変化したことから、カウンタ１４１はカウント動作を停止する。

但し、図１０に示すように、比較信号ＣＯＭＰ１の論理レベルが前回の論理レベルに対して変化した後も、調整ステップを引き続き行っても構わない。

一方、コンパレータ１５１の出力である比較信号ＣＯＭＰ１がハイレベルであるとすると、カウンタ１４１は制御信号ＡＣＴ１に連動してカウントアップを進め、これに連動してトランジスタ１１１〜１１５のオン／オフ状態を切り替える。このようなカウントアップが進むに連れて、レプリカバッファ１１０，１２０のインピーダンスは徐々に上昇し、図１１に示すように、キャリブレーション端子ＺＱの電位は徐々に低下する。そして、レプリカバッファ１１０のインピーダンスが目的とするインピーダンス（２４０Ω）未満まで低下すると、キャリブレーション端子の電位が中間電圧（ＶＤＤ／２）を超えることから、コンパレータ１５１の出力である比較信号ＣＯＭＰ１はローレベルに反転する。これにより、比較信号ＣＯＭＰ１の論理レベルが前回の論理レベルに対して変化したことから、カウンタ１４１はカウント動作を停止する。

この場合も、図１１に示すように、比較信号ＣＯＭＰ１の論理レベルが前回の論理レベルに対して変化した後も、調整ステップを引き続き行っても構わない。

本実施形態では、このようなレプリカバッファ１１０，１２０に対するキャリブレーション動作と並行して、レプリカバッファ１３０に対するキャリブレーション動作が同時に実行される。

レプリカバッファ１３０に対するキャリブレーション動作においては、制御信号ＡＣＴ２のクロッキングに連動してカウンタ１４２がカウント動作を行うことにより、レプリカバッファ１３０のインピーダンスをレプリカバッファ１２０の値に近づける。この時、レプリカバッファ１２０についてもキャリブレーション動作中であることから、レプリカバッファ１３０に対するキャリブレーション動作は、レプリカバッファ１２０の直前のインピーダンス（＝レプリカバッファ１１０の直前のインピーダンス）に基づいて行われることになる。

この様子は図９の矢印で示されており、制御信号ＡＣＴ１のｉ番目のアクティブエッジに応答して調整されたインピーダンスが、制御信号ＡＣＴ２のｉ＋１番目のアクティブエッジに応答したインピーダンス調整に用いられることになる。但し、制御信号ＡＣＴ２の１番目のアクティブエッジに応答したインピーダンス調整には、前回のキャリブレーションコマンドに応答した動作のうち、制御信号ＡＣＴ１の最後のアクティブエッジ（図９に示す例では８番目のアクティブエッジ）に応答して調整されたインピーダンスが用いられることになる。

ここで、レプリカバッファ１１０，１２０の直前のインピーダンスは、キャリブレーション動作中のインピーダンスであることから、所望のインピーダンスから多少ずれている可能性がある。しかしながら、ショートキャリブレーションコマンド（ＺＱＣＳ）は、通常動作時において頻繁に発行されることから、レプリカバッファ１１０，１２０のインピーダンスが所望の値から大きく外れていることはほとんどない。このため、本実施形態のように、調整中のインピーダンスを参照してレプリカバッファ１３０のキャリブレーション動作を行っても、ほぼ正しいインピーダンス調整を行うことが可能である。

以上がショートキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンス制御信号ＤＲＺＱＰ，ＤＲＺＱＮは、図６に示す前段回路２３０に供給される。このため、前段回路２３０によって制御される出力バッファ２１０についても、レプリカバッファの設定内容が反映される。

このように、本実施形態では、ショートキャリブレーションコマンドＺＱＣＳが発行される度に、プルアップ側であるレプリカバッファ１１０，１２０に対するキャリブレーション動作と、プルダウン側であるレプリカバッファ１３０に対するキャリブレーション動作が同時に実行される。このため、１回のキャリブレーション期間に実行可能な調整ステップ数が少ない場合であっても、より確実なインピーダンス調整を行うことが可能となる。

但し、１回のキャリブレーション期間中に実行可能な調整ステップ数については、従来のキャリブレーション回路と変わらない。しかしながら、既に説明したように、通常、１回目の調整ステップではインピーダンスの更新はできない。これは、キャリブレーション回路に含まれるカウンタは、一般に、コンパレータの出力値が前回の出力値に対して変化したか否かに基づいてインピーダンスの更新を行うタイプだからである。このため、従来のキャリブレーション回路のように、１回のショートキャリブレーション期間を前半と後半に分割すると、実際にインピーダンスを更新可能な回数がかなり少なくなってしまう。これに対し、本実施形態では、１回のショートキャリブレーション期間をプルアップ側及びプルダウン側に全て割り当てていることから、従来に比べ、インピーダンスを更新可能な回数を増やすことが可能となる。

しかも、従来のキャリブレーション回路では、インピーダンス更新数が少ないことから、プルアップ側のレプリカバッファを１回のショートキャリブレーション動作で目標値に調整できない状態が多く発生する。このような場合、プルダウン側のレプリカバッファについては、本来の目標値からずれたインピーダンスが目標値として設定されてしまう。したがって、場合によっては、インピーダンスが本来の目標値からずれる方向に調整するケースも考えられ、正しいキャリブレーション動作が担保できなくなる。このような問題についても、本実施形態ではインピーダンス更新数が多いことから、従来に比べて抑制することができる。

次に、ロングキャリブレーション動作について説明する。

図１２は、ロングキャリブレーション動作を説明するためのタイミング図である。

図１２に示すように、ロングキャリブレーションコマンドＺＱＣＬが発行されると、制御信号ＺＱＣＯＭｂがローレベルからハイレベルに変化する。このため、制御信号ＡＣＴ１がクロッキングを行う。これにより、カウンタ１４１はカウント動作を行い、レプリカバッファ１１０のインピーダンスを外部抵抗Ｒの値に近づける。このとき、制御信号ＡＣＴ２はクロッキングせず、したがって、レプリカバッファ１３０のインピーダンスは固定される。

その後、キャリブレーション期間が半分経過すると、制御信号ＺＱＣＯＭｂがハイレベルからローレベルに変化するとともに、制御信号ＺＱＣＯＭｃがローレベルからハイレベルに変化する。これにより、制御信号ＡＣＴ１のクロッキングが停止し、制御信号ＡＣＴ２がクロッキングを行うことになる。これにより、今度はカウンタ１４２がカウント動作を行い、レプリカバッファ１３０のインピーダンスをレプリカバッファ１２０の値に近づける。

したがって、ロングキャリブレーション期間を５１２クロックとし、分周数を８とすると、キャリブレーション期間の前半部分において、プルアップ側のレプリカバッファ１１０に対して最大３２回の調整ステップが実行され、キャリブレーション期間の後半部分において、プルダウン側のレプリカバッファ１３０に対して最大３２回の調整ステップが実行されることになる。

このように、調整ステップ数を十分に確保することが可能なロングキャリブレーション動作においては、ショートキャリブレーション動作とは異なり、キャリブレーション期間を前半と後半に分けている。つまり、１回のロングキャリブレーション動作において、プルアップ側のレプリカバッファ１１０に対するキャリブレーション動作と、プルダウン側のレプリカバッファ１３０に対するキャリブレーション動作を交互に行うことにより、より正確なキャリブレーション動作が可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、レプリカバッファ１１０，１２０，１３０を構成するトランジスタのサイズとしては、出力バッファ２１０を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。

また、上記実施形態では、出力バッファやレプリカバッファを構成する並列回路として、５つのトランジスタからなる並列回路を用いているが、並列接続するトランジスタ数としてはこれに限定されるものではない。

また、上記実施形態では、ロングキャリブレーション時のキャリブレーション期間を前半と後半に分け、プルアップ側のキャリブレーション動作とプルダウン側のキャリブレーション動作を交互に行っている。しかしながら、ロングキャリブレーション時においても、ショートキャリブレーション時と同様、プルアップ側のキャリブレーション動作とプルダウン側のキャリブレーション動作を同時に行っても構わない。これによれば、ロングキャリブレーション時の動作とショートキャリブレーション時の動作が同じとなることから、設計がより容易となる。

本発明の好ましい実施形態によるキャリブレーション回路１００の回路図である。 レプリカバッファ１１０の回路図である。 レプリカバッファ１３０の回路図である。 制御信号生成回路１６０の回路図である。 分周数の設定基準を説明するための図である。 キャリブレーション回路１００を備える半導体装置２００の主要部を示すブロック図である。 出力バッファ２１０の回路図である。 前段回路２３０の回路図である。 ショートキャリブレーション動作を説明するためのタイミング図である。 キャリブレーション端子ＺＱの電位変化の一例を示すグラフである。 キャリブレーション端子ＺＱの電位変化の他の例を示すグラフである。 ロングキャリブレーション動作を説明するためのタイミング図である。

符号の説明

１００ キャリブレーション回路
１１０，１２０，１３０ レプリカバッファ
１１１〜１１５，２１１ｐ〜２１５ｐ ＰチャンネルＭＯＳトランジスタ
１１９，１３９，１７１，１７２，２１８，２１９ 抵抗
１３１〜１３５，２１１ｎ〜２１５ｎ ＮチャンネルＭＯＳトランジスタ
１４１，１４２ カウンタ
１５１，１５２ コンパレータ
１６０ 制御信号生成回路
１６１ 分周回路
１６２，１６３，３０１〜３０５ ＯＲ回路
１６４，１６５，３１１〜３１５ ＡＮＤ回路
２００ 半導体装置
２１０ 出力バッファ
２２０ 入力バッファ
２３０ 前段回路
２４０ 出力制御回路

Claims (7)

1. ソース・ドレイン電流通路が並列に接続された複数のＰチャンネルトランジスタとソース・ドレイン電流通路が並列に接続された複数のＮチャンネルトランジスタとを具備する出力バッファと、
   ソース・ドレイン電流通路が並列に接続された複数のＰチャンネルトランジスタを具備する第１のレプリカバッファと、
   ソース・ドレイン電流通路が並列に接続された複数のＮチャンネルトランジスタを具備する第２のレプリカバッファと、
   第１の制御信号に同期して動作し、前記第１のレプリカバッファに含まれる前記Ｐチャンネルトランジスタのうち、オンさせるトランジスタを選択することによって前記第１のレプリカバッファのインピーダンスを所定値に設定すると共にそのときのカウント値を保持する第１のカウンタと、
   第２の制御信号に同期して動作し、前記第２のレプリカバッファに含まれる前記Ｎチャンネルトランジスタのうち、オンさせるトランジスタを選択することによって前記第２のレプリカバッファのインピーダンスを所定値に設定すると共にそのときのカウント値を保持する第２のカウンタと、
   前記第１及び第２のカウンタによって記憶された前記カウント値に基づいて前記出力バッファのインピーダンスを設定する前段回路と、
   第１のキャリブレーションコマンドに応答して、前記第１及び第２の制御信号を同時に活性化させることにより、前記第１のカウンタを用いた前記第１のレプリカバッファに対するキャリブレーション動作と、前記第２のカウンタを用いた前記第２のレプリカバッファに対するキャリブレーション動作を同時に行わせる制御信号生成回路と、を具備して成ることを特徴とするキャリブレーション回路を有する半導体装置。
2. 前記第２のレプリカバッファに対するキャリブレーション動作は、前記第１のレプリカバッファの直前のインピーダンスと前記第２のレプリカバッファのインピーダンスとの関係に基づいて行うことを特徴とする請求項１に記載の半導体装置。
3. 前記制御信号生成回路は、第２のキャリブレーションコマンドに応答して、前記第１の制御信号を活性化させることにより、前記第１のカウンタを用いた前記第１のレプリカバッファに対するキャリブレーション動作を行わせた後、前記第２の制御信号を活性化させることにより、前記第２のカウンタを用いた前記第２のレプリカバッファに対するキャリブレーション動作を行わせることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１のキャリブレーションコマンドにより指定されるキャリブレーション期間は、前記第２のキャリブレーションコマンドにより指定されるキャリブレーション期間よりも短いことを特徴とする請求項３に記載の半導体装置。
5. 前記第１及び第２の制御信号は、外部クロックよりも周波数が低いことを特徴とする請求項１乃至４のいずれか一項の半導体装置。
6. 前記第１のレプリカバッファと実質的に同じ回路構成を有し、且つ、前記第１のレプリカバッファと実質的に同じインピーダンスに設定される第３のレプリカバッファをさらに備え、
   前記第１のレプリカバッファに対するキャリブレーション動作は、前記第１のレプリカバッファと外部抵抗との間の電位に基づいて行い、前記第２のレプリカバッファに対するキャリブレーション動作は、前記第２のレプリカバッファと前記第３のレプリカバッファとの間の電位に基づいて行うことを特徴とする請求項１乃至５のいずれか一項の半導体装置。
7. ソース・ドレイン電流通路が並列に接続された複数のＰチャンネルトランジスタとソース・ドレイン電流通路が並列に接続された複数のＮチャンネルトランジスタとを具備する出力バッファと、
   ソース・ドレイン電流通路が並列に接続された複数のＰチャンネルトランジスタを具備する第１のレプリカバッファと、
   ソース・ドレイン電流通路が並列に接続された複数のＮチャンネルトランジスタを具備する第２のレプリカバッファと、
   第１の制御信号に同期して動作し、前記第１のレプリカバッファに含まれる前記Ｐチャンネルトランジスタのうち、オンさせるトランジスタを選択することによって前記第１のレプリカバッファのインピーダンスを所定値に設定すると共にそのときのカウント値を保持する第１のカウンタと、
   第２の制御信号に同期して動作し、前記第２のレプリカバッファに含まれる前記Ｎチャンネルトランジスタのうち、オンさせるトランジスタを選択することによって前記第２のレプリカバッファのインピーダンスを所定値に設定すると共にそのときのカウント値を保持する第２のカウンタと、
   前記第１及び第２のカウンタによって記憶された前記カウント値に基づいて前記出力バッファのインピーダンスを設定する前段回路と、を具備して成る半導体装置のキャリブレーション方法であって、
   第１のキャリブレーションコマンドに応答して、前記第１及び第２の制御信号を同時に活性化させることにより、前記第１のカウンタを用いた前記第１のレプリカバッファに対するキャリブレーション動作と、前記第２のカウンタを用いた前記第２のレプリカバッファに対するキャリブレーション動作を同時に行うことを特徴とするキャリブレーション方法。

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