JP2011182378A - 半導体装置及びこれを搭載する回路基板 - Google Patents

半導体装置及びこれを搭載する回路基板 Download PDF

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Abstract

【課題】出力バッファのインピーダンスを調整するためのキャリブレーション動作を高精度に行う。
【解決手段】キャリブレーション端子ＺＱに接続されたレプリカバッファ１１０と、端子ＺＱの電位と基準電位Ｖｒｅｆとの比較結果に応じてレプリカバッファ１１０のインピーダンスを変化させるインピーダンス調整回路１８０と、レプリカバッファ１２０とレプリカバッファ１３０の接続ノードＡの電位と端子ＺＱの電位との比較結果に応じてレプリカバッファ１３０のインピーダンスを変化させるインピーダンス調整回路１９０とを備える。本発明によれば、レプリカバッファ１１０，１３０のいずれに対してもＺＱ端子の電位を基準としてインピーダンス調整が行われることから、一方のレプリカバッファの調整誤差が他方のレプリカバッファの調整誤差に重畳することがない。
【選択図】図２

Description

本発明は半導体装置及びこれを搭載する回路基板に関し、特に、出力バッファのインピーダンスを調整可能な半導体装置及びこれを搭載する回路基板に関する。
近年、半導体装置間（ＣＰＵとメモリ間など）におけるデータ転送には、非常に高いデータ転送レートが要求されており、これを実現するため、入出力信号の振幅はますます小振幅化されている。入出力信号が小振幅化すると、出力バッファのインピーダンスに対する要求精度は非常に厳しくなる。
出力バッファのインピーダンスは、製造時のプロセス条件によってばらつくのみならず、実使用時においても、周辺温度の変化や電源電圧の変動の影響を受ける。このため、出力バッファに高いインピーダンス精度が要求される場合には、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション回路」と呼ばれる出力インピーダンス調整回路を用いて行われる。出力インピーダンス調整回路は、キャリブレーション端子の電位を参照することによってレプリカバッファのインピーダンスを調整し、その調整結果を出力バッファに反映させる役割を果たす（特許文献１，２参照）。
特許文献１に記載された出力インピーダンス調整回路は、キャリブレーション端子に接続されたカレントミラー回路によって基準となる定電流を複数生成し、これら定電流を用いてプルアップ側のレプリカバッファとプルダウン側のレプリカバッファを同時にインピーダンス調整する方式が採用されている。
図１１は、特許文献１の図５に本発明者が一部加筆した図である。
図１１に示すように、カレントミラー回路ＣＭは、キャリブレーション端子ＺＱに接続された外部抵抗ＲＱに流れる電流ＩＺＱと同じ電流を、プルアップ回路用レプリカバッファＲＰＵ及びプルダウン回路用レプリカバッファＲＰＤに供給する。これにより、プルアップ回路用レプリカバッファＲＰＵとプルダウン回路用レプリカバッファＲＰＤのインピーダンスを共に外部抵抗ＲＱに一致させることが可能となる。
しかしながら、特許文献１に記載の出力インピーダンス調整回路では、定電流源としてカレントミラー回路を用いているため、半導体装置の動作電流が低くなると、カレントミラー回路を構成するトランジスタ２５〜２９のソースドレイン電圧を、カレントミラー回路が安定動作するために十分な電圧に設定することが難しくなる。その結果、電流ＩＺＱの電流値にバラツキが生じ、この電流値のバラツキに起因するインピーダンス調整誤差が生じるという問題があった。
これに対し、特許文献２に記載された出力インピーダンス調整回路は、キャリブレーション端子に接続されたプルアップ側のレプリカバッファ１１０のインピーダンスを調整し、次に、レプリカバッファ１２０に直列接続されたプルダウン側のレプリカバッファ１３０のインピーダンスを調整する方式が採用されている。レプリカバッファ１３０のインピーダンスを調整する際には、調整済みであるレプリカバッファ１１０のインピーダンスをレプリカバッファ１２０に反映させた状態で行う。このように、特許文献２に記載された出力インピーダンス調整回路はカレントミラー回路を用いていないことから、特許文献１における上記の問題は生じない。
特開平１１−３４０８１０号公報 特開２００８−４８３６１号公報
しかしながら、特許文献２に記載の出力インピーダンス調整回路を用いたインピーダンス調整においては、プルダウン側のレプリカバッファ１３０のインピーダンスを、調整後のレプリカバッファ１１０のインピーダンスを基準としてこれと一致するようにインピーダンス調整を行なっているため、プルアップ側であるレプリカバッファ１１０のインピーダンス調整誤差が、プルダウン側であるレプリカバッファ１３０のインピーダンス調整に重畳されてしまい、プルダウン側においてインピーダンス調整誤差が大きくなるという問題があった。
本発明者は、特許文献２におけるプルアップ側のインピーダンスの調整誤差が、製造時におけるコンパレータ１５１等のプロセス条件変動などにより、本来外部抵抗のインピーダンスと一致するように調整されるべきレプリカバッファ１１０のインピーダンスが外部抵抗のインピーダンスよりも高い又は低いインピーダンスを基準として調整されてしまうことに一因があることを見出した。このようなプロセス条件変動などの影響は、当然、プルダウン側であるレプリカバッファ１３０のインピーダンスを調整する回路（例えば、コンパレータ１５２等）にも生じる。従って、例えば、上述のプロセス条件変動などによるインピーダンス調整誤差が、プルアップ側とプルダウン側とで同一の影響（例えば、本来の基準値に対して実際の基準値が高くなるような影響）を与える場合、外部抵抗のインピーダンスよりも高いインピーダンスを基準として調整されたレプリカバッファ１１０のインピーダンスに対し、さらに高いインピーダンスを基準として、レプリカバッファ１３０のインピーダンス調整が行なわれてしまい、プルダウン側であるレプリカバッファ１３０のインピーダンスが、外部抵抗のインピーダンスから大きくずれてしまう恐れがあった。
上述のようにプルダウン側であるレプリカバッファのインピーダンスが外部抵抗のインピーダンスから大きくずれてしまうことを防ぐためには、プルアップ側のレプリカバッファ及びプルダウン側のレプリカバッファのインピーダンス調整を、共に外部抵抗を基準として行なえばよい。本発明は、このような技術的知見に基づきなされたものである。
本発明による半導体装置は、第１の端子に接続された第１のレプリカバッファと、前記第１の端子の電位と所定の電位とを比較し、比較結果に応じて前記第１のレプリカバッファのインピーダンスを変化させる第１のインピーダンス調整回路と、前記第１のレプリカバッファと実質的に同一のインピーダンスを有する第２のレプリカバッファと、前記第２のレプリカバッファと直列に接続された第３のレプリカバッファと、前記第２のレプリカバッファと前記第３のレプリカバッファの接続ノードの電位と前記第１の端子の電位とを比較し、比較結果に応じて前記第３のレプリカバッファのインピーダンスを変化させる第２のインピーダンス調整回路と、を備えることを特徴とする
また、本発明による回路基板は、基板と、前記基板に搭載された上記の半導体装置と、前記基板に搭載され、前記半導体装置の前記第１の端子に接続された外部抵抗と、を備えることを特徴とする。
本発明によれば、第１及び第３のレプリカバッファのいずれに対しても、第１の端子の電位を基準としてインピーダンス調整が行われることから、従来のインピーダンス調整回路のように、プルアップ側の調整誤差がプルダウン側の調整誤差に重畳することがない。しかも、電流源としてカレントミラー回路を用いていないため、電源電圧の低電圧化による電流値のバラツキに起因するインピーダンス調整誤差を生じる恐れもない。
第１実施形態における半導体装置の構成を示すブロック図である。 第１実施形態における出力インピーダンス調整回路の構成を示すブロック図である。 レプリカバッファ１１０の回路図である。 レプリカバッファ１３０の回路図である。 データ入出力部７５の構成を示すブロック図である。 出力インピーダンス制御回路２３０の回路図である。 出力バッファ２１０の回路図である。 複数の出力バッファ２１０を同じデータ端子ＤＱに並列接続した例を示す回路図である。 半導体装置１０の動作の一例を説明するためのタイミング図である。 半導体装置１０の動作の他の例を説明するためのタイミング図である。 特許文献１の図５に本発明者が一部加筆した図である。 第２実施形態における出力インピーダンス調整回路の構成を示すブロック図である。 第２の実施形態において、ダウンクロス型のプルアップ調整とそれに対応するプルダウン調整の処理過程を示すタイムチャートである。 第２の実施形態において、アップクロス型のプルアップ調整とそれに対応するプルダウン調整の処理過程を示すタイムチャートである。 第２実施形態におけるプルアップ側の判定回路の回路図である。 第２実施形態におけるプルダウン側の判定回路の回路図である。 モードＡ（ダウンクロス）におけるプルアップ側の判定回路の処理過程を示すタイムチャートである。 モードＡ（ダウンクロス）におけるプルダウン側の判定回路の処理過程を示すタイムチャートである。 モードＢ（アップクロス）におけるプルアップ側の判定回路の処理過程を示すタイムチャートである。 モードＢ（アップクロス）におけるプルダウン側の判定回路の処理過程を示すタイムチャートである。 第３実施形態における出力インピーダンス調整回路の構成を示すブロック図である。 第３の実施形態の基準電位モードにおいて、ダウンクロス型のプルアップ調整とそれに対応するプルダウン調整の処理過程を示すタイムチャートである。 第３の実施形態の基準電位モードにおいて、アップクロス型のプルアップ調整とそれに対応するプルダウン調整の処理過程を示すタイムチャートである。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
［第１実施形態］
図１は、第１実施形態における半導体装置の構成を示すブロック図である。
図１に示すように、第１実施形態における半導体装置１０は、外部端子としてクロックパッド１１ａ，１１ｂ、クロックイネーブルパッド１１ｃ、コマンドパッド１２ａ〜１２ｅ、アドレスパッド１３＿０〜１３＿ｍ、データパッドＤＱ０〜ＤＱｎ、データストローブパッドＤＱＳ、キャリブレーションパッドＺＱを備えている。その他、電源パッドなども備えられているが、これらについては図示を省略してある。
クロックパッド１１ａ、１１ｂはそれぞれ外部クロック信号ＣＫ，／ＣＫが供給されるパッドであり、クロックイネーブルパッド１１ｃはクロックイネーブル信号ＣＫＥが入力されるパッドである。供給された外部クロック信号ＣＫ，／ＣＫ及びクロックイネーブル信号ＣＫＥは、クロック発生回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック発生回路２１は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、半導体装置１０の各種回路ブロックに供給される。
コマンドパッド１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給されるパッドである。これらのコマンド信号は、コマンドデコーダ３１に供給される。
アドレスパッド１３＿０〜１３＿ｍは、アドレス信号ＡＤＤが供給されるパッドであり、供給されたアドレス信号ＡＤＤは、不図示のアドレス入力回路を介してロウ系制御回路４１、カラム系制御回路５１、コマンドデコーダ３１、モードレジスタ６１に供給される。より具体的には、通常動作モード時には、アドレス信号ＡＤＤのうちロウアドレスについてはロウ系制御回路４１に供給され、カラムアドレスについてはカラム系制御回路５１に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ６１に供給され、これによってモードレジスタ６１の内容が更新される。
コマンドデコーダ３１は、内部クロックＩＣＬＫに同期して、コマンド信号及びアドレス信号の一部の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、制御ロジック３２を介して半導体装置１０の各種回路ブロックに供給される。
制御ロジック３２は、コマンドデコーダ３１から供給される内部コマンドＩＣＭＤとモードレジスタ６１の出力とに応じて、内部クロック信号ＩＣＬＫに同期して各種回路ブロックの動作を制御する。
ロウ系制御回路４１の出力は、ロウデコーダ７１に供給される。ロウデコーダ７１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センスアンプ列６２内の対応するセンスアンプＳＡに接続されている。
カラム系制御回路５１の出力は、カラムデコーダ７２に供給される。カラムデコーダ７２は、センスアンプ列６２に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ７２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ７３に接続される。データアンプ７３は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータをさらに増幅し、リードライトバスＲＷＢＳ１を介してこれをラッチ回路７４に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳ１を介してラッチ回路７４から供給されるライトデータを増幅し、これをメモリセルアレイ７０に供給する。
ラッチ回路７４は、データアンプ７３とデータ入出力部７５との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路である。
タイミング制御部９０は、データの入出力タイミングを制御するＤＬＬ（Delay Locked Loop）回路を含み、読み出し動作時には、制御ロジック３２から供給されるリードコマンドＲＣＭＤ、外部クロック信号ＣＫ、／ＣＫに応じて、データ入出力部７５におけるデータの読み出しタイミングを制御する読み出しタイミング信号ＲＣＫを出力すると同時に、データストローブパッドＤＱＳを介して、外部にデータストローブ信号を出力する。一方、書き込み動作時には、制御ロジック３２から供給されるライトコマンドＷＣＭＤ、外部クロック信号ＣＫ、／ＣＫ、及び外部からデータストローブパッドＤＱＳを介して供給されるデータストローブ信号ＤＱＳに応じて、データ入出力部７５におけるライトデータの取り込みタイミングを制御する書き込みタイミング信号ＷＣＫをデータ入出力部７５に供給する。
出力インピーダンス調整部８０は、出力インピーダンス調整回路１００と第１の端子であるキャリブレーション端子ＺＱとを含む。出力インピーダンス調整回路１００は、コマンドデコーダ３１から供給される内部コマンドであるインピーダンス調整コマンドＺＱＣＯＭとクロック発生回路２１から供給される内部クロックＩＣＬＫとを受けて、プルアップインピーダンス調整信号ＤＲＺＱＰ及びプルダウンインピーダンス調整信号ＤＲＺＱＮをデータ入出力部７５に供給する。キャリブレーション端子ＺＱには、所望の抵抗値を有する外部抵抗Ｒが接続される。外部抵抗Ｒは半導体装置１０とは異なる要素であり、基板２に搭載されている。基板２は、半導体装置１０が搭載された回路基板である。出力インピーダンス調整回路１００の詳細については後述する。
データ入出力部７５は、複数本の配線で構成されるリードライトバスＲＷＢＳ２から供給される複数のリードデータＤＡＴＡ０〜ＤＡＴＡｎを、複数のデータパッドＤＱ０〜ＤＱｎの各々を介して外部に出力し（リード時）、又は、複数のデータパッドＤＱ０〜ＤＱｎを介して入力され複数のＤＡＴＡ０〜ＤＡＴＡｎをリードライトバスＲＤＢＳ２に出力する（ライト時）。データ入出力部７５の詳細については後述する。
以上が第１実施形態による半導体装置１０の全体構成である。次に、出力インピーダンス調整回路１００の構成について詳細に説明する。
図２は、第１実施形態における出力インピーダンス調整回路１００の構成を示すブロック図である。
図２に示すように、第１実施形態における出力インピーダンス調整回路１００は、３つのレプリカバッファ１１０，１２０，１３０と、レプリカバッファ１１０，１２０のインピーダンスを調整するプルアップインピーダンス調整回路１８０と、レプリカバッファ１３０のインピーダンスを調整するプルダウンインピーダンス調整回路１９０と、これらインピーダンス調整回路１８０，１９０の動作を制御する制御信号生成回路１６０とを備えている。
レプリカバッファ１１０，１２０，１３０は、後述する出力バッファの一部と同じ回路構成を有している。そして、レプリカバッファ１１０，１２０，１３０を用いて出力インピーダンスの調整を行い、その結果を出力バッファに反映させることによって、出力バッファのインピーダンスを所望の値に設定する。これが出力インピーダンス調整回路１００の役割である。
図３はレプリカバッファ１１０の回路図である。
レプリカバッファ１１０は、電源配線ＶＤＤＱに対して並列接続された５つのＰチャンネルＭＯＳトランジスタ１１１〜１１５と、一端がこれらトランジスタのドレインに接続された抵抗１１９によって構成されている。抵抗１１９の他端はキャリブレーション端子ＺＱに接続されている。レプリカバッファ１１０はプルアップ機能のみを有し、プルダウン機能は有していない。電源配線ＶＤＤＱとは、高位側の電源電位が供給される電源配線である。
トランジスタ１１１〜１１５のゲートには、プルアップインピーダンス制御信号ＤＲＺＱＰの対応するビットがそれぞれ供給されている。これにより、レプリカバッファ１１０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。
レプリカバッファ１１０に含まれるトランジスタの並列回路は、導通時に所定のインピーダンス（例えば１２０Ω）となるように設計されている。しかしながら、トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際にインピーダンスを１２０Ωとするためには、オンさせるべきトランジスタの数を調整する必要があり、かかる目的のために、複数のトランジスタからなる並列回路を用いている。
インピーダンスを微細且つ広範囲に調整するためには、並列回路を構成する複数のトランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。この点を考慮して、本実施形態では、トランジスタ１１１のＷ／Ｌ比を１ＷＬｐとした場合、トランジスタ１１２〜１１５のＷ／Ｌ比をそれぞれ２ＷＬｐ、４ＷＬｐ、８ＷＬｐ、１６ＷＬｐに設定している。
これにより、プルアップインピーダンス制御信号ＤＲＺＱＰによってオンさせるトランジスタを適宜選択することによって、製造条件によるばらつきや温度変化などにかかわらず、並列回路のオン抵抗をほぼ１２０Ωに固定させることができる。
また、抵抗１１９の抵抗値は例えば１２０Ωに設計されている。これにより、トランジスタ１１１〜１１５からなる並列回路がオン状態となれば、キャリブレーション端子ＺＱからみたレプリカバッファ１１０のインピーダンスは２４０Ωとなる。抵抗１１９としては、例えばタングステン（Ｗ）抵抗を用いることができる。
レプリカバッファ１２０についても、抵抗１１９の他端が接続ノードＡに接続されている他は、図３に示したレプリカバッファ１１０と同一の回路構成を有している。したがって、レプリカバッファ１２０に含まれる５つのトランジスタのゲートには、プルアップインピーダンスコードＤＲＺＱＰの対応するビットがそれぞれ供給される。
図４は、レプリカバッファ１３０の回路図である。
図４に示すように、レプリカバッファ１３０は、接地配線ＶＳＳＱに対して並列接続された５つのＮチャンネルＭＯＳトランジスタ１３１〜１３５と、一端がこれらトランジスタのドレインに接続された抵抗１３９によって構成されている。抵抗１３９の他端は、接続ノードＡに接続されている。レプリカバッファ１３０はプルダウン機能のみを有し、プルアップ機能は有していない。接地配線ＶＳＳＱとは、低位側の電源電位（接地電位）が供給される電源配線である。
トランジスタ１３１〜１３５のゲートには、プルダウンインピーダンス制御信号ＤＲＺＱＮの対応するビットがそれぞれ供給されている。これにより、レプリカバッファ１３０に含まれる５個のトランジスタは、個別にオン／オフ制御を行うことができる。
レプリカバッファ１３０に含まれるトランジスタの並列回路についても、導通時に例えば１２０Ωとなるように設計されている。また、抵抗１３９の抵抗値も、例えば１２０Ωに設計されている。これにより、トランジスタ１３１〜１３５からなる並列回路がオン状態となれば、接続ノードＡからみたレプリカバッファ１３０のインピーダンスは、レプリカバッファ１１０，１２０と同様、２４０Ωとなる。
トランジスタ１３１〜１３５についても、トランジスタ１１１〜１１５と同様、Ｗ／Ｌ比に２のべき乗の重み付けをすることが特に好ましい。具体的には、トランジスタ１３１のＷ／Ｌ比を１ＷＬｎとした場合、トランジスタ１３２〜１３５のＷ／Ｌ比をそれぞれ２ＷＬｎ、４ＷＬｎ、８ＷＬｎ、１６ＷＬｎに設定すればよい。
図２に戻って、出力インピーダンス調整回路１００には、レプリカバッファ１１０，１２０のインピーダンスを調整するプルアップインピーダンス調整回路１８０と、レプリカバッファ１３０のインピーダンスを調整するプルダウンインピーダンス調整回路１９０が含まれている。
プルアップインピーダンス調整回路１８０は、プルアップインピーダンス調整信号ＤＲＺＱＰを生成するカウンタ１４１と、カウンタ１４１に判定信号ＣＯＭＰＰ１を供給することによってそのカウント値をアップカウント又はダウンカウントさせる判定回路１８１と、判定回路１８１に判定信号ＣＯＭＰＰ０を供給するコンパレータ１５１を含んでいる。コンパレータ１５１は、レプリカバッファ１１０の出力電位（キャリブレーション端子ＺＱの電位）と基準電位Ｖｒｅｆとを比較する回路である。具体的には、コンパレータ１５１の非反転入力端（＋）がキャリブレーション端子ＺＱに接続され、反転入力端（−）が抵抗１７１，１７２の接続ノードに接続されている。抵抗１７１，１７２は、電源配線ＶＤＤＱと接地配線ＶＳＳＱとの間に直列接続されており、その接続ノードの電位が基準電位Ｖｒｅｆとなる。したがって、コンパレータ１５１は、基準電位Ｖｒｅｆよりもキャリブレーション端子ＺＱの電位の方が高ければその出力である判定信号ＣＯＭＰＰ０をハイレベルとし、逆に、基準電位Ｖｒｅｆよりもキャリブレーション端子ＺＱの電位の方が低ければその出力である判定信号ＣＯＭＰＰ０をローレベルとする。
同様に、プルダウンインピーダンス調整回路１９０は、プルダウンインピーダンス調整信号ＤＲＺＱＮを生成するカウンタ１４２と、カウンタ１４２に判定信号ＣＯＭＰＮ１を供給することによってそのカウント値をアップカウント又はダウンカウントさせる判定回路１８２と、判定回路１８２に判定信号ＣＯＭＰＮ０を供給するコンパレータ１５２を含んでいる。コンパレータ１５２は、レプリカバッファ１１０の出力電位（キャリブレーション端子ＺＱの電位）と、レプリカバッファ１２０，１３０の出力電位（接続ノードＡの電位）とを比較する回路である。具体的には、コンパレータ１５２の非反転入力端（＋）が接続ノードＡに接続され、反転入力端（−）がキャリブレーション端子ＺＱに接続されている。上述の通り、接続ノードＡとはレプリカバッファ１２０とレプリカバッファ１３０の接続点である。したがって、コンパレータ１５２は、キャリブレーション端子ＺＱの電位よりも接続ノードＡの電位の方が高ければその出力である判定信号ＣＯＭＰＮ０をハイレベルとし、逆に、キャリブレーション端子ＺＱの電位よりも接続ノードＡの電位の方が低ければその出力である判定信号ＣＯＭＰＮ０をローレベルとする。
これらインピーダンス調整回路１８０，１９０の動作は、制御信号生成回路１６０によって制御される。制御信号生成回路１６０は、コマンドデコーダ３１から供給されるインピーダンス調整コマンドＺＱＣＯＭに基づいて起動される回路であり、その動作はクロック発生回路２１から供給される内部クロック信号ＩＣＬＫに同期して行われる。制御信号生成回路１６０が起動すると、サンプリングクロックＡＣＴＰ及び調整イネーブル信号ＥｎａｂｌｅＰがカウンタ１４１に供給され、サンプリングクロックＡＣＴＮ及び調整イネーブル信号ＥｎａｂｌｅＮがカウンタ１４２に供給される。さらに、セット信号ｓｅｔＰが判定回路１８１に供給され、セット信号ｓｅｔＮが判定回路１８２に供給される。また、判定回路１８１，１８２よりそれぞれ出力されるヒット信号ｈｉｔＰ，ｈｉｔＮは、制御信号生成回路１６０に供給される。
具体的には、制御信号生成回路１６０は、インピーダンス調整コマンドＺＱＣＯＭを受け取ると、内部クロック信号ＩＣＬＫに同期して、サンプリングクロックＡＣＴＰと調整イネーブル信号ＥｎａｂｌｅＰを活性化させるとともに、セット信号ｓｅｔＰを判定回路１８１に供給する。さらに、制御信号生成回路１６０は、判定回路１８１からの判定信号ｈｉｔＰが非活性化すると、サンプリングクロックＡＣＴＰと調整イネーブル信号ＥｎａｂｌｅＰとを非活性化し、内部クロックＩＣＬＫに同期して、サンプリングクロックＡＣＴＮと調整イネーブル信号ＥｎａｂｌｅＮを活性化させるとともに、セット信号ｓｅｔＮを判定回路１８２に供給する。そして、判定回路１８２からの判定信号ｈｉｔＮが非活性化すると、サンプリングクロックＡＣＴＮと調整イネーブル信号ＥｎａｂｌｅＮとを非活性化する。尚、制御信号生成回路１６０は、判定回路１８１，１８２から供給される判定信号ｈｉｔＰ，ｈｉｔＮが非活性化した場合の他に、インピーダンス調整コマンドＺＱＣＯＭを受け取ったのち、所定の時間が経過したことに応じて、サンプリングクロックＡＣＴＰ，ＡＣＴＮと調整イネーブル信号ＥｎａｂｌｅＰ，ＥｎａｂｌｅＮとを非活性化しても構わない。
ここで、好ましくは、サンプリングクロックＡＣＴＰ，ＡＣＴＮは、内部クロック信号ＩＣＬＫを所定の分周比で分周したクロックである。また、図２においては、制御信号生成回路１６０からカウンタ１４１，１４２に各々別のサンプリングクロックＡＣＴＰ，ＡＣＴＮが供給される構造を示したが、制御信号生成回路１６０からこれらカウンタ１４１，１４２に共通のサンプリングクロックを供給する構成としてもよい。
上述の通り、プルアップインピーダンス調整回路１８０は、コンパレータ１５１、判定回路１８１及びカウンタ１４１を含んでいる。コンパレータ１５１は、キャリブレーション端子ＺＱの電位と基準電位Ｖｒｅｆとを比較し、前者の方が高い場合には比較結果信号ＣＯＭＰＰ０をハイレベルとし、後者の方が高い場合には比較結果信号ＣＯＭＰＰ０をローレベルとする。判定回路１８１は、制御信号生成回路１６０から供給されるセット信号ｓｅｔＰの活性化に応じてセットされ、判定信号ｈｉｔＰを活性レベルであるハイレベルとする。また、判定回路１８１は、コンパレータ１５１から供給される比較結果信号ＣＯＭＰＰ０をＣＯＭＰＰ１としてカウンタ１４１に出力する。判定回路１８１は、比較結果信号ＣＯＭＰＰ０が所定のパターンで遷移した場合、例えば、ハイレベル→ローレベル→ハイレベルの遷移をした場合に判定信号ｈｉｔＰを非活性レベルであるローレベルとする。
カウンタ１４１は、制御信号生成回路１６０から供給される調整イネーブル信号ＥｎａｂｌｅＰが活性レベルである期間に亘って活性化されるカウンタであり、判定回路１８１から供給される比較結果信号ＣＯＭＰＰ１がハイレベルのときは、サンプリングクロックＡＣＴＰに同期してそのカウント値をカウントアップし、比較結果信号ＣＯＭＰＰ１がローレベルのときには、サンプリングクロックＡＣＴＰに同期してそのカウント値をカウントダウンする。カウンタ１４１のカウント値は、プルアップインピーダンス調整信号ＤＲＺＱＰとして、第１及び第２のバッファ回路であるレプリカバッファ１１０，１２０及びデータ入出力部７５に供給される。
同様に、プルダウンインピーダンス調整回路１９０は、コンパレータ１５２、判定回路１８２及びカウンタ１４２を含んでいる。コンパレータ１５２は、接続ノードＡの電位とキャリブレーション端子ＺＱの電位とを比較し、前者の方が高い場合には比較結果信号ＣＯＭＰＮ０をハイレベルとし、後者の方が高い場合には比較結果信号ＣＯＭＰＮ０をローレベルとする。判定回路１８２は、制御信号生成回路１６０から供給されるセット信号ｓｅｔＮの活性化に応じてセットされ、判定信号ｈｉｔＮを活性レベルであるハイレベルとする。また、判定回路１８２は、コンパレータ１５２から供給される比較結果信号ＣＯＭＰＮ０をＣＯＭＰＮ１としてカウンタ１４２に出力する。判定回路１８２は、比較結果信号ＣＯＭＰＮ０が所定のパターンで遷移した場合、例えば、ローレベル→ハイレベル→ローレベルの遷移をした場合に判定信号ｈｉｔＮを非活性レベルであるローレベルとする。
カウンタ１４２は、制御信号生成回路１６０から供給される調整イネーブル信号ＥｎａｂｌｅＮが活性レベルである期間に亘って活性化されるカウンタであり、判定回路１８２から供給される比較結果信号ＣＯＭＰＮ１がハイレベルのときは、サンプリングクロックＡＣＴＮに同期してそのカウント値をカウントアップし、比較結果信号ＣＯＭＰＮ１がローレベルのときには、サンプリングクロックＡＣＴＮに同期してそのカウント値をカウントダウンする。カウンタ１４２のカウント値は、プルアップインピーダンス調整信号ＤＲＺＱＮとして、第３のバッファ回路であるレプリカバッファ１３０及びデータ入出力部７５に供給される。
以上が出力インピーダンス調整回路１００の構造である。その動作の詳細については後述する。
図５は、データ入出力部７５の構成を示すブロック図である。
図５に示すように、データ入出力部７５は、各々のデータ端子ＤＱ０〜ＤＱｎに対応して設けられた複数のデータ入出力単位回路７５＿０〜７５＿ｎからなる。これらデータ入出力単位回路７５＿０〜７５＿ｎには、タイミング制御部９０から読み出しタイミング信号ＲＣＫと書き込みタイミング信号ＷＣＫとが共通に供給され、出力インピーダンス調整回路１００からプルアップインピーダンス調整信号ＤＲＤＱＰとプルダウンインピーダンス調整信号ＤＲＺＱＮとが共通に供給される。また、各々のデータ入出力単位回路７５＿０〜７５＿ｎは、それぞれ対応するリードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎに接続される。ここで、リードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎは、図１に示したリードライトバスＲＷＢＳ２を構成する配線である。
各々のデータ入出力単位回路７５＿０〜７５＿ｎは、出力制御回路２４０、出力インピーダンス制御回路２３０、出力バッファ２１０、入力バッファ２２０を含む。図５に示すように、各データ端子ＤＱ０〜ＤＱｎは、それぞれ対応するデータ入出力単位回路７５＿０〜７５＿ｎ内の出力バッファ２１０及び入力バッファ２２０に接続されており、各リードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎは、それぞれ対応するデータ入出力単位回路７５＿０〜７５＿ｎ内の出力制御回路２４０及び入力バッファ２２０に接続されている。これにより、ライト動作時においては、データ端子ＤＱ０〜ＤＱｎに入力されたライトデータが入力バッファ２２０を介してリードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎに供給される。この時、ライトデータがリードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎに供給されるタイミングは、入力バッファ２２０に供給される書き込みタイミング信号ＷＣＫによって制御される。また、リード動作時においては、リードライト配線ＲＷＢＳ２＿０〜ＲＷＢＳ＿ｎに出力されたリードデータが出力制御回路２４０、出力インピーダンス制御回路２３０及び出力バッファ２１０を介してデータ端子ＤＱ０〜ＤＱｎに供給される。この時、リードデータが出力インピーダンス制御回路２３０に供給されるタイミングは、出力制御回路２４０に供給される読み出しタイミング信号ＲＣＫによって制御される。
出力制御回路２４０は、読み出しタイミング信号ＲＣＫの活性化に応じて、対応するリードライト配線から供給されるリードデータＤＡＴＡを反転し、リードデータ２４０Ｐ，２４０Ｎとして出力インピーダンス制御回路２３０に供給する。
図６は、出力インピーダンス制御回路２３０の回路図である。
図６に示すように、出力インピーダンス制御回路２３０は、５つのＯＲ回路３０１〜３０５と、５つのＡＮＤ回路３１１〜３１５によって構成されている。ＯＲ回路３０１〜３０５には、出力制御回路２４０からのリードデータ２４０Ｐが共通に供給されているとともに、出力インピーダンス調整回路１００からのプルアップインピーダンス調整信号ＤＲＺＱＰの各ビットＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路３１１〜３１５には、出力制御回路２４０からのリードデータ２４０Ｎが共通に供給されているとともに、出力インピーダンス調整回路１００からのプルダウンインピーダンス調整信号ＤＲＺＱＮの各ビットＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。
出力制御回路２４０の出力であるリードデータ２４０Ｐ，２４０Ｎは、対応するデータ端子ＤＱ０〜ＤＱ＿ｎから出力すべきデータの論理値などに応じて制御される。具体的には、対応するデータ端子ＤＱ０〜ＤＱ＿ｎからハイレベルの信号を出力する場合には、リードデータ２４０Ｐ，２４０Ｎがローレベルに設定され、対応するデータ端子ＤＱ０〜ＤＱ＿ｎからローレベルの信号を出力する場合には、リードデータ２４０Ｐ，２４０Ｎがハイレベルに設定される。また、出力バッファ２１０を終端抵抗として用いるＯＤＴ（On Die Termination）機能を使用する場合には、リードデータ２４０Ｐをローレベルとし、リードデータ２４０Ｎをハイレベルとする。
ＯＲ回路３０１〜３０５の出力である動作信号２３１Ｐ〜２３５Ｐ（＝２３０Ｐ）と、ＡＮＤ回路３１１〜３１５の出力である動作信号２３１Ｎ〜２３５Ｎ（＝２３０Ｎ）は、図５に示すように、出力バッファ２１０に供給される。
図７は、出力バッファ２１０の回路図である。
図７に示すように、出力バッファ２１０は、並列接続された５つのＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐと、並列接続された５つのＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎとを備えている。これらトランジスタ２１１ｐ〜２１５ｐとトランジスタ２１１ｎ〜２１５ｎとの間には、抵抗２１８，２１９が直列に接続されており、抵抗２１８と抵抗２１９の接続点が対応するデータ端子ＤＱ０〜ＤＱ＿ｎに接続されている。
トランジスタ２１１ｐ〜２１５ｐのゲートには、動作信号２３０Ｐを構成する５つの動作信号２３１Ｐ〜２３５Ｐがそれぞれ供給されている。また、トランジスタ２１１ｎ〜２１５ｎのゲートには、動作信号２３０Ｎを構成する５つの動作信号２３１Ｎ〜２３５Ｎがそれぞれ供給されている。これにより、出力バッファ２１０に含まれる１０個のトランジスタは、１０本の動作信号２３１Ｐ〜２３５Ｐ，２３１Ｎ〜２３５Ｎによって、個別にオン／オフ制御がされる。動作信号２３１Ｐ〜２３５Ｐは動作信号２３０Ｐを構成する信号群であり、動作信号２３１Ｎ〜２３５Ｎは動作信号２３０Ｎを構成する信号群である。
出力バッファ２１０のうち、ＰチャンネルＭＯＳトランジスタ２１１ｐ〜２１５ｐ及び抵抗２１８からなるプルアップ回路ＰＵは、図３に示したレプリカバッファ１１０（１２０）と同じ回路構成を有している。また、ＮチャンネルＭＯＳトランジスタ２１１ｎ〜２１５ｎ及び抵抗２１９からなるプルダウン回路ＰＤは、図４に示したレプリカバッファ１３０と同じ回路構成を有している。
したがって、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路は、いずれも導通時に例えば１２０Ωとなるように設計されている。また、抵抗２１８，２１９の抵抗値は、いずれも例えば１２０Ωに設計されている。これにより、トランジスタ２１１ｐ〜２１５ｐからなる並列回路及びトランジスタ２１１ｎ〜２１５ｎからなる並列回路の一方がオン状態となれば、対応するデータ端子ＤＱ０〜ＤＱ＿ｎからみた出力バッファ２１０のインピーダンスは２４０Ωとなる。
実際の半導体装置においては、図８に示すように一つのデータ端子ＤＱに対して出力バッファ２１０が並列に複数個設けられ、使用する出力バッファの数によって出力インピーダンスを選択可能に構成される。つまり、一つの出力バッファのインピーダンスをＸとすると、Ｙ個の出力バッファを並列に使用することによって出力インピーダンスをＸ／Ｙとすることが可能となる。
次に、第１実施形態による半導体装置１０の動作について説明する。
図９は、第１実施形態による半導体装置１０の動作の一例を説明するためのタイミング図である。
図９に示す例では、インピーダンス調整コマンドＺＱＣＯＭが活性化すると、制御信号生成回路１６０は、調整イネーブル信号ＥｎａｂｌｅＰをハイレベルに活性化させるとともに、サンプリングクロックＡＣＴＰを発生させる。これにより、カウンタ１４１はそのカウント値であるプルアップインピーダンス調整信号ＤＲＺＱＰを更新可能な状態となる。図９には、インピーダンス調整コマンドＺＱＣＯＭの活性化時においてレプリカバッファ１１０のインピーダンスが所望の値（２４０Ω）よりも低い例を示しており、この場合、サンプリングクロックＡＣＴＰに応答したカウント値の更新によって、レプリカバッファ１１０のインピーダンスが１ピッチずつ上昇する。そして、図９に示す例では、プルアップインピーダンス調整信号ＤＲＺＱＰの値がａ−４に達した場合に、レプリカバッファ１１０のインピーダンスが所望の値（２４０Ω）を超え、これに応答して判定信号ＣＯＭＰＰ０の論理レベルが反転している。
これにより、今度はレプリカバッファ１１０のインピーダンスが低下するよう制御される。これを繰り返すと、判定信号ＣＯＭＰＰ０の論理レベルはハイレベル→ローレベル→ハイレベルと変化することになる。これは、レプリカバッファ１１０のインピーダンスが外部抵抗Ｒの抵抗値である２４０Ωに最も近づいたことを意味する。判定回路１８１は、これを検知すると判定信号ｈｉｔＰをローレベルに非活性化させる。
判定信号ｈｉｔＰが非活性化すると、制御信号生成回路１６０は、プルアップインピーダンス調整回路１８０に対する調整動作を終了し、プルダウンインピーダンス調整回路１９０に対する調整動作に移行する。
プルダウンインピーダンス調整回路１９０に対する調整動作に移行すると、制御信号生成回路１６０は、調整イネーブル信号ＥｎａｂｌｅＮをハイレベル活性化するとともに、サンプリングクロックＡＣＴＮを発生させる。これにより、カウンタ１４２はそのカウント値であるプルダウンインピーダンス調整信号ＤＲＺＱＮを更新可能な状態となる。図９には、調整イネーブル信号ＥｎａｂｌｅＮの活性化時においてレプリカバッファ１３０のインピーダンスが所望の値（２４０Ω）よりも低い例を示しており、この場合、サンプリングクロックＡＣＴＮに応答したカウント値の更新によって、レプリカバッファ１３０のインピーダンスが１ピッチずつ上昇する。そして、図９に示す例では、プルアップインピーダンス調整信号ＤＲＺＱＮの値がｂ−３に達した場合に、レプリカバッファ１３０のインピーダンスが所望の値（２４０Ω）を超え、これに応答して判定信号ＣＯＭＰＮ０の論理レベルが反転している。
これにより、今度はレプリカバッファ１３０のインピーダンスが低下するよう制御される。これを繰り返すと、判定信号ＣＯＭＰＮ０の論理レベルはローレベル→ハイレベル→ローレベルと変化することになる。これは、レプリカバッファ１３０のインピーダンスが外部抵抗Ｒの抵抗値である２４０Ωに最も近づいたことを意味する。判定回路１８２は、これを検知すると判定信号ｈｉｔＮをローレベルに非活性化させる。
以上により、一連のインピーダンス調整動作（キャリブレーション）が完了する。このようなインピーダンス調整動作によって更新されたプルアップインピーダンス調整信号ＤＲＺＱＰ及びプルダウンインピーダンス調整信号ＤＲＺＱＮは、図５に示す出力インピーダンス制御回路２３０に供給され、これによって調整されたインピーダンスが出力バッファ２１０に反映される。
このように本実施形態によれば、プルダウン側であるレプリカバッファ１３０のインピーダンス調整において、インピーダンス目標値がレプリカバッファ１２０のインピーダンスではなく、キャリブレーション端子ＺＱのインピーダンスとなることから、従来のキャリブレーション回路のように、プルアップ側のインピーダンス調整誤差がプルダウン側に重畳されることがない。これにより、プルダウン側のインピーダンスをより高精度に調整することが可能となる。
図１０は、半導体装置１０の動作の他の例を説明するためのタイミング図である。
図１０に示す例では、インピーダンス調整コマンドＺＱＣＯＭが活性化すると、制御信号生成回路１６０は、調整イネーブル信号ＥｎａｂｌｅＰとＥｎａｂｌｅＮの両方を活性化させるとともに、サンプリングクロックＡＣＴＰ，ＡＣＴｎを発生させる。これにより、プルアップインピーダンス調整回路１８０に対する調整動作と、プルダウンインピーダンス調整回路１９０に対する調整動作が並列に実行される。各動作は、図９を用いて説明した動作と同じである。
本例によれば、プルアップ側のインピーダンスとプルダウン側のインピーダンスを同時に調整していることから、一連のインピーダンス調整動作に要する時間が短縮される。本例では、プルダウン側であるレプリカバッファ１３０のインピーダンス調整中に、プルアップ側であるレプリカバッファ１２０のインピーダンスが変化するが、レプリカバッファ１２０はレプリカバッファ１３０に対する電流源に過ぎず、インピーダンス調整によってその電流値が変化しても、レプリカバッファ１３０のインピーダンス目標値がキャリブレーション端子ＺＱに接続された外部抵抗となる点に変わりはない。このため、図１０に示す例のように、プルアップ側のインピーダンスとプルダウン側のインピーダンスを同時に調整しても、正しくインピーダンス調整を行うことが可能となる。
［第２実施形態］
第２実施形態における半導体装置１０の全体構成は、第１実施形態のそれと実質的に同じである。
図１２は、第２実施形態における出力インピーダンス調整回路１００ａの構成を示すブロック図である。
第２実施形態における出力インピーダンス調整回路１００ａの構成は、第１実施形態におけるそれと実質的に同じである。第２実施形態においては、判定回路１８１ａ、１８２ａには、それぞれ、モードレジスタ６１から選択信号ＳＥＬが供給される。また、制御信号生成回路１６０から出力される調整イネーブル信号ＥｎａｂｌｅＰは、カウンタ１４１だけでなく判定回路１８１ａにも供給され、調整イネーブル信号ＥｎａｂｌｅＮは、カウンタ１４２だけでなく判定回路１８２ａにも供給される。
図１３は、第２の実施形態において、ダウンクロス型のプルアップ調整とそれに対応するプルダウン調整の処理過程を示すタイムチャートである。プルアップインピーダンス調整回路１８０は、キャリブレーション端子ＺＱの電位（以下、「ＺＱ電位」とよぶ）と基準電位Ｖｒｅｆを比較し、レプリカバッファ１１０のインピーダンスＺ１を調整する。図１３の場合、インピーダンスＺ１の初期値Ｒ０は外部抵抗Ｒよりも低いので、インピーダンスＺ１は段階的に引き上げられる。時刻ｔ１に、Ｚ１＞Ｒとなり、Ｚ１はＲのラインをクロスする。以下、このようにＲのラインに対して調整中のインピーダンスが増加方向にクロスすることを「アップクロス」とよび、減少方向にクロスすることを「ダウンクロス」とよぶことにする。
プルアップインピーダンス調整回路１８０は、インピーダンスＺ１がＲのラインをダウンクロスしたとき（時刻ｔ２）、インピーダンス調整処理を終了させる。このとき、インピーダンスＺ１＝ＺＰＵとする。レプリカバッファ１２０のインピーダンスＺ２もＺＰＵとなる。インピーダンスＺ１、Ｚ２を外部抵抗Ｒと一致させることが理想であるが、インピーダンスＺ１は段階的に増減されるため、通常は、ＺＰＵ＜Ｒである。
プルアップのインピーダンス調整処理が完了すると、プルダウンインピーダンス調整回路１９０はプルダウンのインピーダンス調整処理を開始する。プルダウンインピーダンス調整回路１９０は、ＺＱ電位と接続ノードＡの電位（以下、「接続点電位」とよぶ）を比較し、レプリカバッファ１３０のインピーダンスＺ３を調整する。図１３の場合、インピーダンスＺ３の初期値Ｒ１は外部抵抗Ｒよりも高いので、インピーダンスＺ３は段階的に引き下げられる。時刻ｔ３に、インピーダンスＺ３はダウンクロスする。
プルダウンインピーダンス調整回路１９０は、インピーダンスＺ３がＲのラインをダウンクロスしたとき、インピーダンス調整処理を終了させる。このとき、インピーダンスＺ３＝ＺＰＤとする。インピーダンスＺ３を外部抵抗Ｒと一致させることが理想であるが、インピーダンスＺ３は段階的に増減されるため、通常は、ＺＰＤ＜Ｒである。
レプリカバッファ１２０に印加される電圧は（ＶＤＤＱ−接続点電位）であり、レプリカバッファ１３０に印加される電圧は（接続点電位−ＶＳＳＱ）である。接続点電位をＶＤＤＱとＶＳＳＱの中間電位とするためには、調整後のインピーダンスＺＰＵ、ＺＰＤがなるべく一致することが好ましい。
仮に、プルダウン側のインピーダンス調整処理の停止条件が、インピーダンスＺ３のアップクロスだったとすると、インピーダンスＺ３の最終設定値はＲよりも大きくなる（時刻ｔ４）。この場合、ＺＰＵとＺＰＤの差が大きくなってしまうため好ましくない。
図１４は、第２の実施形態において、アップクロス型のプルアップ調整とそれに対応するプルダウン調整の処理過程を示すタイムチャートである。図１４の場合も、インピーダンスＺ１の初期値Ｒ０は外部抵抗Ｒよりも低いので、インピーダンスＺ１は段階的に引き上げられる。時刻ｔ１に、Ｚ１＞Ｒとなり、アップクロスとなる。
プルアップインピーダンス調整回路１８０は、インピーダンスＺ１がＲのラインをアップクロスしたとき（時刻ｔ１）、インピーダンス調整処理を終了させる。このとき、インピーダンスＺ１＝ＺＰＵとする。レプリカバッファ１２０のインピーダンスＺ２もＺＰＵとなる。インピーダンスＺは段階的に増減されるため、通常は、ＺＰＵ＞Ｒである。
プルアップのインピーダンス調整処理が完了すると、プルダウンインピーダンス調整回路１９０はプルダウンのインピーダンス調整処理を開始する。図１４の場合、インピーダンスＺ３の初期値Ｒ１は外部抵抗Ｒよりも高いので、インピーダンスＺ３は段階的に引き下げられる。インピーダンスＺ３は時刻ｔ３にダウンクロスし、時刻ｔ４にアップクロスする。プルダウンインピーダンス調整回路１９０は、インピーダンスＺ３のアップクロスを検出すると、インピーダンス調整処理を終了させる。通常は、ＺＰＤ＞Ｒである。プルアップ側のインピーダンス調整処理の終了条件をアップクロス、プルダウン側のインピーダンス調整処理の終了条件もアップクロスとすることにより、ＺＰＵとＺＰＤの差を小さくできる。
第２実施形態における半導体装置１０は、モードＡとモードＢの２つのモードを有する。プルアップインピーダンス調整回路１８０は、モードＡのときにはダウンクロスをインピーダンス調整処理終了条件とし、モードＢのときにはアップクロスをインピーダンス調整処理終了条件とする。モードは、選択信号ＳＥＬによって選択される。プルダウン側のインピーダンス調整処理終了条件は、モードＡのときにはダウンクロス、モードＢのときにはアップクロスに設定される。いずれのモードの場合にも、インピーダンス調整処理を終了させるときのプルアップ側の増減方向とプルダウン側の増減方向は同方向である。
なお、１回目のアップクロスやダウンクロスをインピーダンス調整処理終了条件とする必要はない。いったんクロスが発生すると、アップクロスとダウンクロスが交互に発生するので、ｎ回目（ｎは任意の自然数）のクロスをインピーダンス調整処理終了条件としてもよい。
図１５は、第２実施形態におけるプルアップ側の判定回路１８１ａの回路図である。判定回路１８１ａは、通常、判定信号ＣＯＭＰＰ０を判定信号ＣＯＭＰＰ１としてカウンタ１４１に出力する。プルアップ側のインピーダンス調整処理終了条件が成立すると、判定信号ｈｉｔＰが活性化される。第２実施形態においては、判定信号ｈｉｔＰはローアクティブである。判定信号ｈｉｔＰがローレベルに遷移すると、プルアップ側のインピーダンス調整処理は終了する。
判定信号ＣＯＭＰＰ０は、３分岐する。１つは判定信号ＣＯＭＰＰ１として出力され、１つはＮＯＴゲート２０６により反転されてセレクタ回路２０８のＡ端子、残り１つはセレクタ回路２０８のＢ端子に入力される。セレクタ回路２０８に供給される選択信号ＳＥＬにより、モードＡ、Ｂのいずれかが選択される。セレクタ回路２０８は、モードＡが選択されるときにはＡ端子の入力（反転信号）を出力し、モードＢが選択されるときにはＢ端子の入力を出力する。
調整イネーブル信号ＥｎａｂｌｅＰは、フリップフロップＦＦ１Ｐ，ＦＦ２Ｐを活性化させる。フリップフロップＦＦ１Ｐ，ＦＦ２Ｐは、いずれもセット信号ｓｅｔＰによりリセットされる。フリップフロップＦＦ１Ｐは判定信号ＣＯＭＰＰ０がハイレベルに遷移したときに、ハイレベルにセットされる。フリップフロップＦＦ２Ｐは判定信号ＣＯＭＰＰ０がローレベルに遷移したときに、ハイレベルにセットされる。それぞれの出力値をｎｏｄｅ１Ｐ，ｎｏｄｅ２Ｐとする。ｎｏｄｅ１Ｐとｎｏｄｅ２Ｐの両方がハイレベルとなると、ＮＡＮＤゲート２０４の出力はローレベルに遷移する。セレクタ回路２０８の出力がローレベルであれば、ＯＲゲート２１１の出力である判定信号ｈｉｔＰはローアクティブとなる。
図１６は、第２実施形態におけるプルダウン側の判定回路１８２ａの回路図である。判定回路１８２ａは、通常、判定信号ＣＯＭＰＮ０を判定信号ＣＯＭＰＮ１としてカウンタ１４２に出力する。プルダウン側のインピーダンス調整処理終了条件が成立すると、判定信号ｈｉｔＮが活性化する。第２実施形態においては、判定信号ｈｉｔＮはローアクティブである。判定信号ｈｉｔＮがローレベルに遷移すると、プルダウン側のインピーダンス調整処理は終了する。
判定信号ＣＯＭＰＮ０は、３分岐する。１つは判定信号ＣＯＭＰＮ１として出力され、１つはセレクタ回路２１４のＡ端子、残り１つはＮＯＴゲート２１２により反転されてセレクタ回路２１４のＢ端子に入力される。セレクタ回路２１４に供給される選択信号ＳＥＬにより、モードＡ、Ｂのいずれかが選択される。セレクタ回路２１４は、モードＡが選択されるときにはＡ端子の入力を出力し、モードＢが選択されるときにはＢ端子の入力（反転信号）を出力する。
調整イネーブル信号ＥｎａｂｌｅＮは、フリップフロップＦＦ１Ｎ，ＦＦ２Ｎを活性化させる。フリップフロップＦＦ１Ｎ，ＦＦ２Ｎは、いずれもセット信号ｓｅｔＮによりリセットされる。フリップフロップＦＦ１Ｎは判定信号ＣＯＭＰＮ０がローレベルに遷移したときに、ハイレベルにセットされる。フリップフロップＦＦ２Ｎは判定信号ＣＯＭＰＮ０がハイレベルに遷移したときに、ハイレベルにセットされる。それぞれの出力値をｎｏｄｅ１Ｎ，ｎｏｄｅ２Ｎとする。ｎｏｄｅ１Ｎとｎｏｄｅ２Ｎの両方がハイレベルとなると、ＮＡＮＤゲート２１６の出力はローレベルに遷移する。セレクタ回路２１４の出力がローレベルであれば、ＯＲゲート２１８の出力である判定信号ｈｉｔＮはローアクティブとなる。
図１７は、モードＡ（ダウンクロス）におけるプルアップ側の判定回路１８１ａの処理過程を示すタイムチャートである。図１７は、プルアップ側のインピーダンスＺ１がダウンクロス、アップクロス、ダウンクロスと変化したときに、インピーダンス調整処理を終了させる場合を示している。これに対応して、判定信号ＣＯＭＰＰ０は、ハイレベル、ローレベル、ハイレベルに変化する。
時刻ｔ１０に調整イネーブル信号ＥｎａｂｌｅＰがハイアクティブになると、時刻ｔ１１にセット信号ｓｅｔＰがハイアクティブとなり、フリップフロップＦＦ１Ｐ，ＦＦ２Ｐがリセットされる（時刻ｔ１２）。この結果、ｎｏｄｅ１Ｐ，ｎｏｄｅ２Ｐはともにローレベルとなる。判定信号ＣＯＭＰＰ０がローレベルなので、セレクタ回路２０８の出力はハイレベルとなり、ｈｉｔＰはハイレベルとなる。
時刻ｔ１４にダウンクロスが発生すると、判定信号ＣＯＭＰＰ０はハイレベルとなり、フリップフロップＦＦ１Ｐがセットされ、その出力であるｎｏｄｅ１Ｐはハイレベルになる。時刻ｔ１５にアップクロスが発生すると、判定信号ＣＯＭＰＰ０はローレベルとなり、フリップフロップＦＦ２Ｐがセットされ、その出力であるｎｏｄｅ２Ｐもハイレベルになる。これによりＮＡＮＤゲート２０４の出力はローレベルに遷移する。時刻ｔ１６に再びアップクロスが発生すると、判定信号ＣＯＭＰＰ０はハイレベル、セレクタ回路２０８の出力はローレベルとなり、ｈｉｔＰはローレベルに活性化される。
図１８は、モードＡ（ダウンクロス）におけるプルダウン側の判定回路１８２ａの処理過程を示すタイムチャートである。図１８に示すモードＡにおいては、プルダウン側のインピーダンスＺ３がダウンクロス、アップクロス、ダウンクロスと変化したとき、インピーダンス調整処理を終了させる場合を示している。これに対応して、判定信号ＣＯＭＰＮ０は、ローレベル、ハイレベル、ローレベルに変化する。
時刻ｔ２０に調整イネーブル信号ＥｎａｂｌｅＮがハイアクティブになると、時刻ｔ２１にセット信号ｓｅｔＮがハイアクティブとなり、フリップフロップＦＦ１Ｎ，ＦＦ２Ｎがリセットされる（時刻ｔ２２）。この結果、ｎｏｄｅ１Ｎ，ｎｏｄｅ２Ｎはともにローレベルとなる。判定信号ＣＯＭＰＮ０がローレベルなので、セレクタ回路２１４の出力はローレベルとなり、ｈｉｔＮはハイレベルとなる。最初のダウンクロスが発生するときには、判定信号ＣＯＭＰＮ０はすでにローレベルであるため、他の信号は特に反応しない。
時刻ｔ２４にアップクロスが発生すると、判定信号ＣＯＭＰＮ０はハイレベルとなり、フリップフロップＦＦ２Ｎがセットされ、その出力であるｎｏｄｅ２Ｎはハイレベルになる。時刻ｔ２５にダウンクロスが発生すると、判定信号ＣＯＭＰＮ０はローレベルとなり、フリップフロップＦＦ１Ｎがセットされ、その出力であるｎｏｄｅ１Ｎもハイレベルになる。これによりＮＡＮＤゲート２１６の出力はローレベルに遷移する。セレクタ回路２０８の出力はローレベルであるため、ｈｉｔＮはローレベルに活性化される。
図１９は、モードＢ（アップクロス）におけるプルアップ側の判定回路１８１ａの処理過程を示すタイムチャートである。図１８に示すモードＢにおいては、プルアップ側のインピーダンスＺ１がアップクロス、ダウンクロス、アップクロスと変化したとき、インピーダンス調整処理を終了させる場合を示している。これに対応して、判定信号ＣＯＭＰＰ０は、ローレベル、ハイレベル、ローレベルに変化する。
時刻ｔ１０〜ｔ１３の初期設定処理は、モードＡのときと同じである。最初のアップクロスが発生したときには、判定信号ＣＯＭＰＰ０はすでにローレベルであるため、他の信号は特に反応しない。時刻ｔ１４にダウンクロスが発生すると、判定信号ＣＯＭＰＰ０はハイレベルとなり、フリップフロップＦＦ１Ｐがセットされ、その出力であるｎｏｄｅ１Ｐはハイレベルになる。時刻ｔ１５にアップクロスが発生すると、判定信号ＣＯＭＰＰ０はローレベルとなり、フリップフロップＦＦ２Ｐがセットされ、その出力であるｎｏｄｅ２Ｐもハイレベルになる。これによりＮＡＮＤゲート２０４の出力はローレベルに遷移する。判定信号ＣＯＭＰＰ０はハイレベルでセレクタ回路２０８の出力はローレベルなのでｈｉｔＰはローレベルに活性化される。
図２０は、モードＢ（アップクロス）におけるプルダウン側の判定回路１８２ａの処理過程を示すタイムチャートである。図２０に示すモードＢにおいては、プルダウン側のインピーダンスＺ３がアップクロス、ダウンクロス、アップクロスと変化したとき、インピーダンス調整処理を終了させる場合を示している。これに対応して、判定信号ＣＯＭＰＮ０は、ハイレベル、ローレベル、ハイレベルに変化する。
時刻ｔ２０〜ｔ２３の初期設定処理は、モードＡのときと同じである。時刻ｔ２４にアップクロスが発生すると、判定信号ＣＯＭＰＮ０はハイレベルとなり、フリップフロップＦＦ２Ｎがセットされ、その出力であるｎｏｄｅ２Ｎはハイレベルになる。時刻ｔ２５にダウンクロスが発生すると、判定信号ＣＯＭＰＮ０はローレベルとなり、フリップフロップＦＦ１Ｎがセットされ、その出力であるｎｏｄｅ１Ｎもハイレベルになる。時刻ｔ１６に再びアップクロスが発生すると、判定信号ＣＯＭＰＮ０はハイレベル、セレクタ回路２１４の出力はローレベルとなり、ｈｉｔＮはローレベルに活性化される。
第２の実施形態においては、インピーダンス調整処理の終了時におけるプルアップおよびプルダウン側のインピーダンスの増減方向を同方向とすることにより、レプリカバッファ１１０，１２０，１３０のインピーダンス差を縮小できる。
［第３実施形態］
第３実施形態における半導体装置１０の全体構成は、第１実施形態のそれと実質的に同じである。
図２１は、第３実施形態における出力インピーダンス調整回路１００ｂの構成を示すブロック図である。
第３実施形態においては、判定回路１８１ａ、１８２ａには、それぞれ、モードレジスタ６１から選択信号ＳＥＬＰ、ＳＥＬＮが供給される。第２実施形態においては、選択信号ＳＥＬがプルアップ側のセレクタ回路２０８およびプルダウン側のセレクタ回路２１４の両方に供給されていたが、第３実施形態においては、選択信号ＳＥＬＰがプルアップ側のセレクタ回路２０８に供給され、選択信号ＳＥＬＮがプルダウン側のセレクタ回路２１４に供給される。また、第２実施形態と同様、制御信号生成回路１６０から出力される調整イネーブル信号ＥｎａｂｌｅＰは、カウンタ１４１だけでなく判定回路１８１ａにも供給され、制御信号生成回路１６０から出力される調整イネーブル信号ＥｎａｂｌｅＮは、カウンタ１４２だけでなく判定回路１８２ａにも供給される。
第３実施形態における出力インピーダンス調整回路１００ｂは、更に、セレクタ回路２２１を含む。第３実施形態におけるコンパレータ１５２の反転端子への入力は、セレクタ回路２２１の出力である。セレクタ回路２２１は、基準電位ＶｒｅｆおよびＺＱ電位のいずれかをモードレジスタ６１から供給される選択信号ＴＥＳＴにしたがって選択し、コンパレータ１５２に供給する。セレクタ回路がＺＱ電位を選択するモード（第１および第２実施形態に対応するモード）を「ＺＱ電位モード」、基準電位Ｖｒｅｆを選択するモードを「基準電位モード」とよぶ。以下、「基準電位モード」を対象として第３実施形態について説明する。
図２２は、第３の実施形態の基準電位モードにおいて、ダウンクロス型のプルアップ調整とそれに対応するプルダウン調整の処理過程を示すタイムチャートである。プルアップインピーダンス調整回路１８０は、ＺＱ電位と基準電位Ｖｒｅｆを比較し、レプリカバッファ１１０のインピーダンスＺ１を調整する。
接続点電位はレプリカバッファ１１０のインピーダンスに影響される。たとえば、レプリカバッファ１１０のインピーダンスが目標値Ｒを目指して調整された結果、Ｚ１＝Ｒ−ｒ１となったとする。ｒ１は調整誤差である。このとき、レプリカバッファ１２０のインピーダンスＺ２もＲ−ｒ１となる。基準電位モードでは、プルダウン側のインピーダンス調整において基準電位Ｖｒｅｆと接続点電位が比較される。レプリカバッファ１２０のインピーダンスＺ２はＲ−ｒ１なので、接続点電位をＶＤＤＱ〜ＶＳＳＱの中間電位（基準電位Ｖｒｅｆ）と等しくするためには、レプリカバッファ１３０のインピーダンスＺ３をＲ−ｒ１にする必要がある。レプリカバッファ１３０のインピーダンス調整にも調整誤差ｒ２が発生するため、結局、インピーダンスＺ３はＲ−ｒ１＋ｒ２またはＲ−ｒ１−ｒ２となる。すなわち、プルダウン側のインピーダンス調整は、本来目標とすべきＲではなく、プルアップ側の調整誤差ｒ１を含んだＲ−ｒ１を目標値として実行されることになる。Ｚ３＝Ｒ−ｒ１＋ｒ２であれば調整誤差は互いに相殺関係にあるので好都合である。しかし、Ｚ３＝Ｒ−ｒ１−ｒ２となると調整誤差が重畳されるため好ましくない。そこで、基準電位モードでは、Ｚ３−ｒ１＋ｒ２となるようにインピーダンス調整を行う。
まず、図２２の場合、インピーダンスＺ１の初期値Ｒ０は外部抵抗Ｒよりも低いので、インピーダンスＺ１は段階的に引き上げられる。時刻ｔ１に、Ｚ１＞Ｒとなり、Ｚ１はＲのラインをクロスする。
プルアップインピーダンス調整回路１８０は、インピーダンスＺ１がＲのラインをダウンクロスしたとき（時刻ｔ２）、インピーダンス調整処理を終了させる。このとき、インピーダンスＺ１＝ＺＰＵとする。レプリカバッファ１２０のインピーダンスＺ２もＺＰＵとなる。インピーダンスＺは段階的に増減されるため、通常は、ＺＰＵ＜Ｒである。Ｒ−ＺＰＵが調整誤差ｒ１に相当する。
プルアップのインピーダンス調整処理が完了すると、プルダウンインピーダンス調整回路１８１はプルアップのインピーダンス調整処理を開始する。プルダウンインピーダンス調整回路１８１は、接続点電位と基準電位Ｖｒｅｆを比較し、レプリカバッファ１３０のインピーダンスＺ３を調整する。先述のように、基準電位モードにおけるプルダウン側のインピーダンス調整はＲ−ｒ１を目標値として実行される。
図２２の場合、時刻ｔ４にダウンクロスが発生し、時刻ｔ５にアップクロスが発生している。アップクロスが発生すると、インピーダンス調整処理が終了する。このときのインピーダンスＺ３＝ＺＰＤとすると、通常は、ＺＰＤ＞Ｒ−ｒ１である。ＺＰＤ−（Ｒ−ｒ１）が調整誤差ｒ２に相当する。すなわち、Ｚ３（＝ＺＰＤ）＝Ｒ−ｒ１＋ｒ２となり、プルアップ側の誤差とプルダウン側の誤差が相殺される。
いうまでもなく、Ｚ３（＝ＺＰＤ）とＲの差は小さい方が好ましい。仮に、プルダウン側のインピーダンス調整処理の停止条件が、インピーダンスＺ３のダウンクロスだったとすると、インピーダンスＺ３の最終設定値はＲよりももっと小さくなってしまうため好ましくない。
なお、ＺＱ電位モードの場合には、プルダウン側のインピーダンス調整は、Ｒ−ｒ１ではなくＲを目標値として実行できる。仮に、レプリカバッファ１１０，１２０のインピーダンスＺ１，Ｚ２がＲ−ｒ１になったとすると、Ｚ１：Ｒ＝Ｒ−ｒ１：Ｒとなるので、ＺＱ電位はＶＤＤＱとＶＳＳＱの中間電位よりも若干高くなる。プルダウン側のインピーダンス調整においては中間電位より若干高いＺＱ電位と接続点電位の比較がなされる。接続点電位をＺＱ電位と等しくするためには、Ｚ２：Ｚ３＝Ｒ−ｒ１：Ｒの関係が満たされる必要がある。Ｚ２（＝Ｚ１）＝Ｒ−ｒ１なので、Ｚ３はＲを目標値として調整されることになる。すなわち、プルダウン側のインピーダンス調整から調整誤差ｒ１の影響を排除できる。
図２３は、第３の実施形態の基準電位モードにおいて、アップクロス型のプルアップ調整とそれに対応するプルダウン調整の処理過程を示すタイムチャートである。図２３の場合も、インピーダンスＺ１の初期値Ｒ０は外部抵抗Ｒよりも低いので、インピーダンスＺ１は段階的に引き上げられる。時刻ｔ１に、Ｚ１＞Ｒとなり、アップクロスとなる。
プルアップインピーダンス調整回路１８０は、インピーダンスＺ１がＲのラインをアップクロスしたとき（時刻ｔ１）、インピーダンス調整処理を終了させる。このとき、インピーダンスＺ１＝ＺＰＵとする。レプリカバッファ１２０のインピーダンスＺ２もＺＰＵとなる。インピーダンスＺは段階的に増減されるため、通常は、ＺＰＵ＞Ｒである。ＺＰＵ−Ｒ＝ｒ１である。
プルアップのインピーダンス調整処理が完了すると、プルダウンインピーダンス調整回路１９０はプルダウンのインピーダンス調整処理を開始する。図２３の場合、インピーダンスＺ３の初期値Ｒ１は目標値Ｒ＋ｒ１よりも高いので、インピーダンスＺ３は段階的に引き下げられる。インピーダンスＺ３は時刻ｔ３に目標値をダウンクロスする。プルダウンインピーダンス調整回路１８１は、インピーダンスＺ３のダウンクロスを検出すると、インピーダンス調整処理を終了させる。通常は、ＺＰＤ＜Ｒ＋ｒ１である。プルアップ側のインピーダンス調整処理の終了条件をアップクロス、プルダウン側のインピーダンス調整処理の終了条件をダウンクロスとすることにより、プルアップ側とプルダウン側の調整誤差を相殺できる。
第３実施形態における半導体装置１０は、モードＡとモードＢの２つのモードを有する。プルアップインピーダンス調整回路１８０は、モードＡのときにはダウンクロスをインピーダンス調整処理終了条件とし、モードＢのときにはアップクロスをインピーダンス調整処理終了条件とする。モードは、選択信号ＳＥＬＰ，ＳＥＬＮによって選択される。プルダウン側のインピーダンス調整処理終了条件は、モードＡのときにはアップクロス、モードＢのときにはダウンクロスに設定される。いずれのモードの場合にも、インピーダンス調整処理を終了させるときのプルアップ側の増減方向とプルダウン側の増減方向は逆方向である。
なお、１回目のアップクロスやダウンクロスをインピーダンス調整処理終了条件とする必要はない。いったんクロスが発生すると、アップクロスとダウンクロスが交互に発生するので、ｎ回目（ｎは任意の自然数）のクロスをインピーダンス調整処理終了条件としてもよい。
第３の実施形態においては、インピーダンス調整処理の終了時におけるプルアップおよびプルダウン側のインピーダンスの増減方向を逆方向とすることにより、レプリカバッファ１１０，１２０，１３０のインピーダンスを外部抵抗Ｒにいっそう近づけやすくなる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１０ 半導体装置
１１ａ，１１ｂ クロックパッド
１１ｃ クロックイネーブルパッド
２１ クロック発生回路
３１ コマンドデコーダ
３２ 制御ロジック
４１ ロウ系制御回路
５１ カラム系制御回路
６１ モードレジスタ
６２ センスアンプ列
７０ メモリセルアレイ
７１ ロウデコーダ
７２ カラムデコーダ
７３ データアンプ
７４ ラッチ回路
７５ データ入出力部
８０ 出力インピーダンス調整部
９０ タイミング制御部
１００ 出力インピーダンス調整回路
１１０ レプリカバッファ（第１のレプリカバッファ）
１２０ レプリカバッファ（第２のレプリカバッファ）
１３０ レプリカバッファ（第３のレプリカバッファ）
１４１，１４２ カウンタ
１５１，１５２ コンパレータ
１６０ 制御信号生成回路
１７１，１７２ 抵抗
１８０ プルアップインピーダンス調整回路
１８１，１８２ 判定回路
１９０ プルダウンインピーダンス調整回路
２１０ 出力バッファ
２２０ 入力バッファ
２２１ セレクタ回路
２３０ 出力インピーダンス制御回路
２４０ 出力制御回路
Ａ 接続ノード

Claims (13)

  1. 第１の端子に接続された第１のレプリカバッファと、
    前記第１の端子の電位と所定の電位とを比較し、比較結果に応じて前記第１のレプリカバッファのインピーダンスを変化させる第１のインピーダンス調整回路と、
    前記第１のレプリカバッファと実質的に同一のインピーダンスを有する第２のレプリカバッファと、
    前記第２のレプリカバッファと直列に接続された第３のレプリカバッファと、
    前記第２のレプリカバッファと前記第３のレプリカバッファの接続ノードの電位と前記第１の端子の電位とを比較し、比較結果に応じて前記第３のレプリカバッファのインピーダンスを変化させる第２のインピーダンス調整回路と、を備えることを特徴とする半導体装置。
  2. 前記第１及び第２のインピーダンス調整回路の動作を制御する制御信号生成回路をさらに備え、
    前記制御信号生成回路は、前記第１のインピーダンス調整回路を動作させることによって前記第１及び第２のレプリカバッファのインピーダンスを変化させた後、前記第２のインピーダンス調整回路を動作させることによって前記第３のレプリカバッファのインピーダンスを変化させることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１及び第２のインピーダンス調整回路の動作を制御する制御信号生成回路をさらに備え、
    前記制御信号生成回路は、前記第１及び第２のインピーダンス調整回路を並列に動作させることによって、前記第１乃至第３のレプリカバッファのインピーダンスを変化させることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１のレプリカバッファは、第１の電源電位が供給される第１の電源配線と前記第１の端子との間に接続され、
    前記第２のレプリカバッファは、前記第１の電源配線と前記接続ノードとの間に接続され、
    前記第３のレプリカバッファは、前記接続ノードと第２の電源電位が供給される第２の電源配線との間に接続されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 第２の端子に接続された出力バッファと、
    前記出力バッファのインピーダンスを調整する出力インピーダンス制御回路と、をさらに備え、
    前記出力バッファは、前記第１の電源配線と前記第２の端子との間に接続された第１のバッファ回路と、前記第２の端子と前記第２の電源配線との間に接続された第２のバッファ回路とを含み、
    前記出力インピーダンス制御回路は、前記第１のバッファ回路のインピーダンスを前記第１のレプリカバッファのインピーダンスと同じインピーダンスに設定し、前記第２のバッファ回路のインピーダンスを前記第３のレプリカバッファのインピーダンスと同じインピーダンスに設定することを特徴とする請求項４に記載の半導体装置。
  6. 前記第２の端子に複数の前記出力回路が並列接続されていることを特徴とする請求項５に記載の半導体装置。
  7. 第１の端子に接続された第１のレプリカバッファと、
    前記第１の端子の電位と所定の電位とを比較し、比較結果に応じて前記第１のレプリカバッファのインピーダンスを段階的に増減させる第１のインピーダンス調整回路と、
    前記第１のレプリカバッファと実質的に同一のインピーダンスを有する第２のレプリカバッファと、
    前記第２のレプリカバッファと直列に接続された第３のレプリカバッファと、
    前記第２のレプリカバッファと前記第３のレプリカバッファの接続ノードの電位と前記第１の端子の電位とを比較し、比較結果に応じて前記第３のレプリカバッファのインピーダンスを段階的に増減させる第２のインピーダンス調整回路と、を備え、
    前記第１のインピーダンス調整回路は、増加方向および減少方向のうちの一方である第１の方向から前記第１のレプリカバッファのインピーダンスが所定の目標値を通過したときにインピーダンス調整処理を停止させ、
    前記第２のインピーダンス調整回路も、前記第３のレプリカバッファのインピーダンスが前記目標値を前記第１の方向から通過したときにインピーダンス調整処理を停止させることを特徴とする半導体装置。
  8. 前記第１のインピーダンス調整回路は、前記第１のレプリカバッファのインピーダンスが第２の方向から前記目標値を通過したときはインピーダンスの増減方向を反転させ、インピーダンスを前記第１の方向から前記目標値を通過させた上でインピーダンス調整処理を停止させ、
    前記第２のインピーダンス調整回路も、前記第３のレプリカバッファのインピーダンスが前記第２の方向から前記目標値を通過したときはインピーダンスの増減方向を反転させ、インピーダンスを前記第１の方向から前記目標値を通過させた上でインピーダンス調整処理を停止させることを特徴とする請求項７に記載の半導体装置。
  9. 前記第１および第２のインピーダンス調整回路は、増加方向または減少方向のいずれか一方を指定する選択信号を供給され、前記選択信号により指定された方向を前記第１の方向として設定することを特徴とする請求項８に記載の半導体装置。
  10. 前記第１の端子の電位と前記所定の電位のいずれかを選択するセレクタ回路、を更に備え、
    前記第２のインピーダンス調整回路は、前記セレクタ回路から選択的に供給される前記第１の端子の電位または前記所定の電位のうちのいずれか一方と、前記接続ノードの電位を比較し、比較結果に応じて前記第３のレプリカバッファのインピーダンスを段階的に増減させることを特徴とする７から９のいずれか一項に記載の半導体装置。
  11. 前記セレクタ回路により前記所定の電位が選択される場合には、
    前記第１のインピーダンス調整回路は、前記第１の方向から前記第１のレプリカバッファのインピーダンスが前記目標値を通過したときにインピーダンス調整処理を停止させ、
    前記第２のインピーダンス調整回路は、前記第２のレプリカバッファのインピーダンスが前記目標値を前記第２の方向から通過したときインピーダンス調整処理を停止させることを特徴とする１０に記載の半導体装置。
  12. 前記セレクタ回路により前記所定の電位が選択される場合には、
    前記第１のインピーダンス調整回路は、前記第１のレプリカバッファのインピーダンスが前記第２の方向から前記目標値を通過したときはインピーダンスの増減方向を反転させ、インピーダンスを前記第１の方向から前記目標値を通過させた上でインピーダンス調整処理を停止させ、
    前記第２のインピーダンス調整回路は、前記第２のレプリカバッファのインピーダンスが前記第１の方向から前記目標値を通過したときはインピーダンスの増減方向を反転させ、インピーダンスを前記第２の方向から前記目標値を通過させた上でインピーダンス調整処理を停止させることを特徴とする請求項１１に記載の半導体装置。
  13. 基板と、
    前記基板に搭載された請求項１乃至１２のいずれか一項に記載の半導体装置と、
    前記基板に搭載され、前記半導体装置の前記第１の端子に接続された外部抵抗と、を備えることを特徴とする回路基板。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368234B2 (en) 2014-03-21 2016-06-14 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of operating the same
CN110365327A (zh) * 2019-07-17 2019-10-22 上海交通大学 差分时钟树电路
JP2021185650A (ja) * 2020-05-25 2021-12-09 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. インピーダンスキャリブレーション回路
US11329036B2 (en) 2019-08-26 2022-05-10 Kioxia Corporation Semiconductor memory device

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4920512B2 (ja) * 2007-07-04 2012-04-18 エルピーダメモリ株式会社 キャリブレーション回路及びこれを備える半導体装置、並びに、データ処理システム
KR100945813B1 (ko) * 2008-08-08 2010-03-08 주식회사 하이닉스반도체 반도체 집적회로의 저항값 조정 코드 생성 장치 및 방법
KR101047062B1 (ko) * 2010-04-30 2011-07-06 주식회사 하이닉스반도체 임피던스 조정 회로 및 이를 이용한 반도체 장치
KR20120005343A (ko) * 2010-07-08 2012-01-16 주식회사 하이닉스반도체 집적회로
JP2013085078A (ja) * 2011-10-07 2013-05-09 Elpida Memory Inc 半導体装置及びこれを備える半導体モジュール
JP2013090100A (ja) * 2011-10-17 2013-05-13 Elpida Memory Inc 半導体装置
JP5978700B2 (ja) * 2012-03-27 2016-08-24 富士通株式会社 ドライバ回路及び半導体装置
KR102089613B1 (ko) * 2013-01-02 2020-03-16 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함한 메모리 시스템
KR102083005B1 (ko) 2013-10-31 2020-02-28 삼성전자주식회사 종단 저항을 보정하는 반도체 메모리 장치 및 그것의 종단 저항 보정 방법
KR102185284B1 (ko) * 2013-12-12 2020-12-01 삼성전자 주식회사 온 다이 터미네이션 저항들의 부정합을 보상하는 버퍼 회로, 반도체 장치 반도체 장치의 동작방법
KR102358177B1 (ko) 2015-12-24 2022-02-07 에스케이하이닉스 주식회사 제어회로 및 제어회로를 포함하는 메모리 장치
KR102515924B1 (ko) 2016-04-19 2023-03-30 에스케이하이닉스 주식회사 미디어 컨트롤러 및 이를 포함한 데이터 저장 장치
KR102260369B1 (ko) 2014-10-28 2021-06-03 에스케이하이닉스 주식회사 보정 회로 및 이를 포함하는 보정 장치
US11755255B2 (en) 2014-10-28 2023-09-12 SK Hynix Inc. Memory device comprising a plurality of memories sharing a resistance for impedance matching
US10067903B2 (en) 2015-07-30 2018-09-04 SK Hynix Inc. Semiconductor device
US11082043B2 (en) 2014-10-28 2021-08-03 SK Hynix Inc. Memory device
US9601182B2 (en) 2015-05-08 2017-03-21 Micron Technology, Inc. Frequency synthesis for memory input-output operations
KR20170005328A (ko) * 2015-07-03 2017-01-12 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
JP2018163719A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体デバイス
KR20190017112A (ko) 2017-08-10 2019-02-20 삼성전자주식회사 메모리 모듈, 메모리 시스템 및 메모리 모듈의 멀티-다이 임피던스 조정 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100583636B1 (ko) * 2003-08-19 2006-05-26 삼성전자주식회사 단일의 기준 저항기를 이용하여 종결 회로 및 오프-칩구동 회로의 임피던스를 제어하는 장치

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368234B2 (en) 2014-03-21 2016-06-14 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of operating the same
CN110365327A (zh) * 2019-07-17 2019-10-22 上海交通大学 差分时钟树电路
CN110365327B (zh) * 2019-07-17 2020-11-13 上海交通大学 差分时钟树电路
US11329036B2 (en) 2019-08-26 2022-05-10 Kioxia Corporation Semiconductor memory device
JP2021185650A (ja) * 2020-05-25 2021-12-09 華邦電子股▲ふん▼有限公司Winbond Electronics Corp. インピーダンスキャリブレーション回路
US11296698B2 (en) 2020-05-25 2022-04-05 Winbond Electronics Corp. Impedance calibration circuit

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Publication number Publication date
US20110193590A1 (en) 2011-08-11

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