CN110365327A - 差分时钟树电路 - Google Patents

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Abstract

本发明提供一种差分时钟树电路，包括级联的第N‑1个高速缓冲器和第N个高速缓冲器，以及时序调节单元，所述时序调节单元用于调节所述第N‑1个高速缓冲器的时序，所述第N个高速缓冲器用于将调节时序后的第N‑1个高速缓冲器输出的衰减时钟信号恢复为正常的时钟信号，其中N为大于1的整数。本发明能够保证时钟同步、降低误码率，提高集成电路芯片之间的互联速率。

Description

差分时钟树电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种差分时钟树电路。
背景技术
随着高性能计算和大数据的发展，现代社会对通信带宽的要求日益提高。集成电路芯片的工艺尺寸已经缩小到7nm以下，但受到集成电路芯片封装的限制，输入输出(I/O)管脚密度的增长速度已远跟不上芯片晶体管集成密度的增长速度，传输与运算之间的差距正在越拉越大。高带宽互联传输需求对高速传输接口的设计提出了严峻的考验。在这样的背景下，高速串行互联技术应运而生。高速串行互联技术通常基于串行器和解串器实现，其工作原理是在发送端通过串行器将低速的并行数据转化为高速的串行数据进行传输，而后在接收端将数据恢复出来后再转化为并行数据送入处理器。然而随着高速接口频率的升高，数据传输时的诸多内在问题逐渐显现，其中时序问题表现得更为严重。由于受到集成电路芯片工艺、电压、温度变化的影响，时钟到达集成电路芯片各通道的传播延时或时钟对数据的采样点不可控，从而导致输出信号的幅度变小，甚至是出现误码。例如：双倍速率同步动态随机存储器(DDR)、高速串行计算机扩展(PCIE)等多路高速总线，通常需要时钟树通过高速多路接口作为片内的时钟信号传输通道，本领域中由多级差分子时钟电路构成的用于高速多路接口总线的差分时钟电路，虽然能够传输高速信号，但仍然存在时钟同步问题，导致信号传输的误码率较高、集成电路芯片之间的信号传输可靠性、稳定性较差。而传统技术中的时钟延时调节装置和时钟延时调节系统，虽能够调节时钟同步，但不能用于高速集成电路芯片。
发明内容
本发明的目的在于，提供一种差分时钟树电路，以保证时钟同步、降低误码率，提高集成电路芯片之间的互联速率。
为达到上述目的，本发明提供一种差分时钟树电路，包括级联的第N-1个高速缓冲器和第N个高速缓冲器，以及时序调节单元，所述时序调节单元用于调节所述第N-1个高速缓冲器的时序，所述第N个高速缓冲器用于将调节时序后的第N-1个高速缓冲器输出的衰减时钟信号恢复为正常的时钟信号，其中N为大于1的整数。
进一步的，本发明提供的差分时钟树电路，第N个高速缓冲器包括第三晶体管和第四晶体管，所述第三晶体管的漏极通过第三电阻接电源，所述第四晶体管的漏极通过第四电阻接电源，所述第三晶体管的源极与第四晶体管的源极短接后通过一恒流电流源接地，所述第三晶体管的栅极与第四晶体管的栅极作为所述第N个高速缓冲器的差分时钟信号输入端，所述第三晶体管的漏极与第四晶体管的漏极作为所述第N个高速缓冲器的差分时钟信号的输出端。
进一步的，本发明提供的差分时钟树电路，所述时序调节单元包括第一时序调节单元，所述第一时序调节单元为受控电流源，所述受控电流源包括输出端和控制端，所述受控电流源的控制端连接有激励电流信号；第N-1个高速缓冲器包括第一晶体管和第二晶体管，所述第一晶体管的漏极通过第一电阻接电源，所述第二晶体管的漏极通过第二电阻接电源，所述第一晶体管的源极与第二晶体管的源极短接后通过所述受控电流源的输出端接地，所述第一晶体管的栅极与第二晶体管的栅极作为所述第N-1个高速缓冲器的差分时钟信号输入端，所述第一晶体管的漏极与第二晶体管的漏极作为所述第N-1个高速缓冲器的差分时钟信号的输出端。
进一步的，本发明提供的差分时钟树电路，第N-1个高速缓冲器包括第一晶体管和第二晶体管，所述第一晶体管的漏极通过第一电阻接电源，所述第二晶体管的漏极通过第二电阻接电源，所述第一晶体管的源极与第二晶体管的源极短接后通过一恒流电流源接地，所述第一晶体管的栅极与第二晶体管的栅极作为所述第N-1个高速缓冲器的差分时钟信号输入端，所述第一晶体管的漏极与第二晶体管的漏极作为所述第N-1个高速缓冲器的差分时钟信号的输出端。
进一步的，本发明提供的差分时钟树电路，所述时序调节单元还包括第二时序调节单元；所述第二时序调节单元包括第五开关管和第六开关管，所述第五开关管和第六开关管的栅极均连接有激励电压信号，所述第五开关管的源极通过第一电容接地，所述第六开关管的源极通过第二电容接地，所述第五开关管的漏极和第六开关管的漏极分别连接在所述第N-1个高速缓冲器的差分时钟信号输出端中的一端。
进一步的，本发明提供的差分时钟树电路，所述第五开关管和第六开关管均为场效应晶体管或者双极型晶体管。
进一步的，本发明提供的差分时钟树电路，所述第一电容和第二电容均为金属电容。
进一步的，本发明提供的差分时钟树电路，所述差分时钟树电路为由M个级联的高速缓冲器构成的一输入多输出的树状网络结构，所述树状网络结构中的一输入和每个输出之间的所述N个级联的高速缓冲器均构成的一条时钟通道，每条时钟通道都包括用于调节所述N个级联的高速缓冲器中的第N-1个高速缓冲器时序的时序调节单元，其中M为大于1的整数、且M>N。
进一步的，本发明提供的差分时钟树电路，所述N个级联的高速缓冲器中的第1个至第N-1个高速缓冲器之中相邻两个高速缓冲器之间通过阻抗匹配网络连接。
进一步的，本发明提供的差分时钟树电路，所述N个串接的高速缓冲器中的第1个至第N-2个高速缓冲器与所述第N个高速缓冲器的电路结构相同。
与现有技术相比，本发明提供的差分时钟树电路采用时序调节单元调节第N-1个高速缓冲器的时序，以使第N-1个调整缓冲器输出的时钟信号延时或者提前，从而在第N-1个高速缓冲器的输出端保证了时钟信号的同步，然后通过第N个高速缓冲器将时钟延时或者提前导致第N-1个高速缓冲器输出的衰减时钟信号恢复为正常时钟信号，以在第N个高速缓冲器的输出端保证时钟信号有质量而不失真的输出，以降低误码率，提高集成电路芯片之间互联速率。本发明提供的差分时钟树电路，由于输出的时钟信号同步且不失真，因此能够提高集成电路芯片之间的时钟信号传输的可靠性和稳定性。
附图说明
图1是本发明实施例一的差分时钟树电路中最末两级高速缓冲器及时序调节单元的电路原理图；
图2是本发明实施例二的差分时钟树电路中最末两级高速缓冲器及时序调节单元的电路原理图；
图3是本发明实施例三的差分时钟树电路中最末两级高速缓冲器及时序调节单元的电路原理图；
图4是本发明一实施例的差分时钟树电路的拓扑结构示意图。
具体实施方式
下面结合附图对本发明作详细描述：
本发明的核心思想在于提供一种差分时钟树电路，包括级联的第N-1个高速缓冲器和第N个高速缓冲器，以及时序调节单元，所述时序调节单元用于调节所述第N-1个高速缓冲器的时序，所述第N个高速缓冲器用于将调节时序后的第N-1个高速缓冲器输出的衰减时钟信号恢复为正常的时钟信号，其中N为大于1的整数。
本发明提供的差分时钟树电路采用时序调节单元调节第N-1个高速缓冲器的时序，以使第N-1个调整缓冲器输出的时钟信号延时或者提前，从而在第N-1个高速缓冲器的输出端保证了时钟信号的同步，然后通过第N个高速缓冲器将时钟延时或者提前导致第N-1个高速缓冲器输出的衰减时钟信号恢复为正常时钟信号，以在第N个高速缓冲器的输出端保证时钟信号有质量而不失真的输出，以降低误码率，提高集成电路芯片之间互联速率。本发明提供的差分时钟树电路，由于输出的时钟信号同步且不失真，因此能够提高集成电路芯片之间的时钟信号传输的可靠性和稳定性。
实施例一
请参考图1，本发明实施例一提供的差分时钟树电路，包括级联的第N-1个高速缓冲器和第N个高速缓冲器，以及时序调节单元。其中级联的第N-1个高速缓冲器和第N个高速缓冲器，是指第N-1个高速缓冲器的时钟信号输出端与第N个高速缓冲器的时钟信号输入端连接。例如：高速缓冲器包括但不限于电流模逻辑(Current Mode Logic,CML)的差分放大电路。当高速缓冲器为差分放大电路时，级联的第N-1个高速缓冲器和第N个高速缓冲器，是指第N-1个高速缓冲器的差分时钟信号输出端与第N个高速缓冲器的差分时钟信号输入端连接。
请参考图1，本发明实施例一中的第N-1个高速缓冲器，包括第一晶体管M1和第二晶体管M2，所述第一晶体管M1的漏极通过第一电阻R1接电源VDD，所述第二晶体管M2的漏极通过第二电阻R2接电源VDD，所述第一晶体管M1的源极与第二晶体管M2的源极短接后通过第一恒流电流源I1接地GND，所述第一晶体管M1的栅极与第二晶体管M2的栅极作为所述第N-1个高速缓冲器的差分时钟信号输入端ViN-1，所述第一晶体管M1的漏极与第二晶体管M2的漏极作为所述第N-1个高速缓冲器的差分时钟信号的输出端VoN-1。
请参考图1，本发明实施例一的第N个高速缓冲器，包括第三晶体管M3和第四晶体管M4，所述第三晶体管M3的漏极通过第三电阻R3接电源VDD，所述第四晶体管M4的漏极通过第四电阻R4接电源VDD，所述第三晶体管M3的源极与第四晶体管M4的源极短接后通过第二恒流电流源I2接地GND，所述第三晶体管M3的栅极与第四晶体管M4的栅极作为所述第N个高速缓冲器的差分时钟信号输入端ViN，所述第三晶体管M3的漏极与第四晶体管M4的漏极作为所述第N个高速缓冲器的差分时钟信号的输出端VoN。
其中差分时钟信号包括正相时钟信号和反相时钟信号。
请参考图1，本发明实施例一的时序调节单元为第二时序调节单元200；所述第二时序调节单元200包括第五开关管M5和第六开关管M6，所述第五开关管M5和第六开关管M6的栅极均连接有激励电压信号Vctrl，所述第五开关管M5的源极通过第一电容C1接地GND，所述第六开关管M6的源极通过第二电容C2接地GND，所述第五开关管M5的漏极和第六开关管M6的漏极分别连接在所述第N-1个高速缓冲器的差分时钟信号输出端中的一端。其中第五开关管M5和第六开关管M6可以为场效应晶体管，也可以为双极型晶体管。其中第一电容C1和第二电容C2可以为金属电容，也可以为非金属电容。
本发明实施例一的关键技术在于，第二时序调节单元200的电路结构及其与第N-1个高速缓冲器连接关系及信号传递关系。第二时序调节单元200的工作原理是：通过改变激励电压信号的大小，可以改变第五开关管M5和第六开关管M6的导通程度，即改变第五开关管M5和第六开关管M5的导通电阻的大小，从而引起由第五开关管M5的导通电阻与第一电容C1构成的RC积分电路或者由第六开关管M6的导通电阻与第二电容C2构成的RC积分电路的乘积变化，改变电路时间常数，从而改变第N-1个高速缓冲器输出的差分时钟信号VoN-1延时或者提前，即调节了差分时钟信号VoN-1的时序，从而在第N-1个高速缓冲器的输出端保证了差分时钟信号VoN的同步，然后通过第N个高速缓冲器将时钟延时或者提前导致第N-1个高速缓冲器输出的衰减时钟信号恢复为正常时钟信号。本发明实施例一的第N个高速缓冲器的输出端保证时钟信号有质量而不失真的输出，以降低误码率，提高集成电路芯片之间互联速率。本发明实施例一中，由于第二时序调节单元200具有低通特性，会损耗高频部分的频率分量，因此，需要后级的第N个高速缓冲器对差分时钟信号VoN-1进行重构，从而恢复并改善差分时钟信号VoN的质量。因此，采用本发明提供的差分时钟树电路能够提高集成电路芯片之间的时钟信号传输的可靠性和稳定性。其中差分时钟信号VoN为最终输出的时钟信号。本发明实施例一的上述差分时钟信号为电压型。
实施例二
请参考图2，本发明实施例二提供的差分时钟树电路是在实施例一的基础上改进而成，其区别在于，时序调节单元增加了第一时序调节单元。并且采用第一时序调节单元100替换实施例一中的第N-1高速缓冲器中的第一恒流电流源I1。所述第一时序调节单元100为受控电流源Is，所述受控电流源Is包括输出端和控制端，所述受控电流源Is包括输出端连接在第一晶体管M1的源极与第二晶体管M2的源极公共交点与地GND之间，所述受控电流源Is的控制端连接有激励电流信号Icrtl。
本发明实施例二中，第一时序调节单元100的工作原理如下：通过改变激励电流信号Icrtl的大小，可以改变受控电流源Is的大小，从而改变第一晶体管M1、第二晶体管M2的上拉和下拉时间，引起第N-1个高速缓冲器输出的差分时钟信号VoN-1延时或提前，即调节了差分时钟信号VoN-1的时序，从而在第N-1个高速缓冲器的输出端保证了差分时钟信号VoN的同步，然后通过第N个高速缓冲器将时钟延时或者提前导致第N-1个高速缓冲器输出的衰减时钟信号恢复为正常时钟信号。本发明实施例一的第N个高速缓冲器的输出端保证时钟信号有质量而不失真的输出，以降低误码率，提高集成电路芯片之间互联速率。
本发明实施例二可以实现第一时序调节单元100和第二时序调节单元200的分别或者同时调节时序，从而更好地调节时钟信号的同步信息。
实施例三
本发明实施例三是在实施例二的基础上改进而成，其区别在于，去除了实施例二中的第二时序调节单元200。仅采用第一时序调节单元100实现调节第N-1个高速缓冲器的时序的目的，以保证后级第N个高速缓冲器输出的差分时钟信号VoN同步、不失真，降低误码率。
请参考图4，本发明实施例提供的差分时钟树电路，包括由M个级联的高速缓冲器构成的一输入多输出的树状网络结构，所述树状网络结构中的一输入和每个输出之间的所述N个级联的高速缓冲器构成的一条时钟通道，每条时钟通道都包括用于调节所述N个级联的高速缓冲器中的第N-1个高速缓冲器时序的时序调节单元，其中M为大于1的整数、且M>N。
请参考图4，本发明实施例提供的差分时钟树电路，包括但不限于三级高速缓冲器构成的树状网络结构。其中第一级高速缓冲器B1、第二级缓冲器B2-1、第三级缓冲器B3-1和第三级缓冲器B4-1构成第一条时钟通道S1；第一级高速缓冲器B1、第二级缓冲器B2-1、第三级缓冲器B3-2和第三级缓冲器B4-2构成第二条时钟通道；第一级高速缓冲器B1、第二级缓冲器B2-2、第三级缓冲器B3-3和第三级缓冲器B4-3构成第N-1条时钟通道；第一级高速缓冲器B1、第二级缓冲器B2-2、第三级缓冲器B3-4和第三级缓冲器B4-4构成第N条时钟通道SN。其中第一级高速缓冲器B1也不限于一个，第二级高速缓冲器也不限于一个，第三级高速缓冲器也不限于两个。图4中主要展示差分时钟树电路的拓扑结构。图4中以省略号简化了中间的若干条时钟通道。每条时钟通道的时序调节单元的激励信号均相互独立，通过单独调节每条时钟通道的时序调节单元的时钟延时或提前，可以将外界干扰降到最低，因此，本发明的抗干扰性能较低好。
本发明实施例提供的差分时钟树电路，上述树状网络结构每条时钟通道中的N个级联的高速缓冲器中的第1个至第N-1个高速缓冲器之中相邻两个高速缓冲器之间通过阻抗匹配网络连接。通过改变传输线间距及宽度可以设置阻抗匹配参数。通过控制相关频率点下传输线的传输特性，使时钟信号在经过信道时减少信号完整性带来的负面影响。
本发明实施例提供的差分时钟树电路，上述树状网络结构每条时钟通道中的第1个至第N-2个高速缓冲器与上述实施例一中的第N个高速缓冲器的电路结构相同。第N-1个高速缓冲器为上述实施例一和实施例二的任意一种。
本发明上述实施例提供的差分时钟树电路面向高速数据传输接口的应用，可以用于高速多路接口总线，能够有效地控制高速时钟树信号的延时，一方面使通道间信号同步，减少外界带来的干扰；另一方面使时钟数据同步，达到最佳采样点。
本发明的时钟信号在通过高速缓冲器时，由于信道寄生电容、寄生电阻的影响，时钟信号会有所损耗，使得信号幅度降低、上升沿下降沿变慢。本发明的核心技术方案是通过改变第N-1个高速缓冲器的调节时序，使时钟信号同步，然后通过第N个高速缓冲器对在信道中失真的时钟信号进行重构，使时钟信号恢复并改善信号质量。
本发明不限于上述具体实施方式，凡在本发明的精神和范围内所作出的各种变化，均在本发明的保护范围之内。

Claims (10)

1.一种差分时钟树电路，其特征在于，包括级联的第N-1个高速缓冲器和第N个高速缓冲器，以及时序调节单元，所述时序调节单元用于调节所述第N-1个高速缓冲器的时序，所述第N个高速缓冲器用于将调节时序后的第N-1个高速缓冲器输出的衰减时钟信号恢复为正常的时钟信号，其中N为大于1的整数。
2.如权利要求1所述的差分时钟树电路，其特征在于，第N个高速缓冲器包括第三晶体管和第四晶体管，所述第三晶体管的漏极通过第三电阻接电源，所述第四晶体管的漏极通过第四电阻接电源，所述第三晶体管的源极与第四晶体管的源极短接后通过一恒流电流源接地，所述第三晶体管的栅极与第四晶体管的栅极作为所述第N个高速缓冲器的差分时钟信号输入端，所述第三晶体管的漏极与第四晶体管的漏极作为所述第N个高速缓冲器的差分时钟信号的输出端。
3.如权利要求2所述的差分时钟树电路，其特征在于，所述时序调节单元包括第一时序调节单元，所述第一时序调节单元为受控电流源，所述受控电流源包括输出端和控制端，所述受控电流源的控制端连接有激励电流信号；
第N-1个高速缓冲器包括第一晶体管和第二晶体管，所述第一晶体管的漏极通过第一电阻接电源，所述第二晶体管的漏极通过第二电阻接电源，所述第一晶体管的源极与第二晶体管的源极短接后通过所述受控电流源的输出端接地，所述第一晶体管的栅极与第二晶体管的栅极作为所述第N-1个高速缓冲器的差分时钟信号输入端，所述第一晶体管的漏极与第二晶体管的漏极作为所述第N-1个高速缓冲器的差分时钟信号的输出端。
4.如权利要求2所述的差分时钟树电路，其特征在于，
第N-1个高速缓冲器包括第一晶体管和第二晶体管，所述第一晶体管的漏极通过第一电阻接电源，所述第二晶体管的漏极通过第二电阻接电源，所述第一晶体管的源极与第二晶体管的源极短接后通过一恒流电流源接地，所述第一晶体管的栅极与第二晶体管的栅极作为所述第N-1个高速缓冲器的差分时钟信号输入端，所述第一晶体管的漏极与第二晶体管的漏极作为所述第N-1个高速缓冲器的差分时钟信号的输出端。
5.如权利要求3或4所述的差分时钟树电路，其特征在于，所述时序调节单元还包括第二时序调节单元；所述第二时序调节单元包括第五开关管和第六开关管，所述第五开关管和第六开关管的栅极均连接有激励电压信号，所述第五开关管的源极通过第一电容接地，所述第六开关管的源极通过第二电容接地，所述第五开关管的漏极和第六开关管的漏极分别连接在所述第N-1个高速缓冲器的差分时钟信号输出端中的一端。
6.如权利要求5所述的差分时钟树电路，其特征在于，所述第五开关管和第六开关管均为场效应晶体管或者双极型晶体管。
7.如权利要求5所述的差分时钟树电路，其特征在于，所述第一电容和第二电容均为金属电容。
8.如权利要求1所述的差分时钟树电路，其特征在于，所述差分时钟树电路为由M个级联的高速缓冲器构成的一输入多输出的树状网络结构，所述树状网络结构中的一输入和每个输出之间的所述N个级联的高速缓冲器均构成的一条时钟通道，每条时钟通道都包括用于调节所述N个级联的高速缓冲器中的第N-1个高速缓冲器时序的时序调节单元，其中M为大于1的整数、且M>N。
9.如权利要求8所述的差分时钟树电路，其特征在于，所述N个级联的高速缓冲器中的第1个至第N-1个高速缓冲器之中相邻两个高速缓冲器之间通过阻抗匹配网络连接。
10.如权利要求8所述的差分时钟树电路，其特征在于，所述N个串接的高速缓冲器中的第1个至第N-2个高速缓冲器与所述第N个高速缓冲器的电路结构相同。
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CN111061335A (zh) * 2019-12-12 2020-04-24 涌现(南京)芯片科技有限公司 时钟网络电路、电路系统、芯片及电子设备
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