CN109412579B

CN109412579B - 电流模式逻辑驱动电路

Info

Publication number: CN109412579B
Application number: CN201811095764.8A
Authority: CN
Inventors: 薛庆华; 王海力; 陈子贤; 马明
Original assignee: Jingwei Qili Beijing Technology Co ltd
Current assignee: Jingwei Qili Beijing Technology Co ltd
Priority date: 2018-09-19
Filing date: 2018-09-19
Publication date: 2022-08-26
Anticipated expiration: 2038-09-19
Also published as: CN109412579A

Abstract

本发明涉及一种CML驱动电路。在一个实施例中，该驱动电路包括第一差分对，第一差分对上的彼此互补的第一输入端和第二输入端，第一差分对上的彼此互补的第一输出端和第二输出端；还包括由MOS管构成的第一电感支路和第二电感支路，第一电感支路耦合到第二输出端，第二电感支路耦合到第一输出端；第一差分对由第一电流源驱动，第二电感支路和第三电感支路共同由第二电流源驱动，第一电流源和第二电流源的电流大小成比例。本发明实施例采用了自适应有源电感拉抬峰值技术，有助于降低功耗，提高响应速度，增大高频频谱。

Description

电流模式逻辑驱动电路

技术领域

本发明涉及驱动电路，特别涉及一种CML驱动电路。

背景技术

随着高速数据传输业务需求的不断增加，有必要在芯片间、电路板间实现可靠的信号传输互连，此时信号在传送过程中所采取的逻辑电平是值得关注的技术。CML（CurrentMode Logic，即电流模式逻辑）是一种规定高速数据传输逻辑电平的技术，其应用非常广泛，尤其在速率高于1Gbit/s的串行物理层设备中。CML输出晶体管工作在放大区域，导致CML信号相比CMOS和LVDS信号有更快的开关速度，适用于高频频段工作。

图1是一种CML电路的示意图。如图1所示，CML的输出电路形式是一个差分对(101和102)，该差分对的集电极电阻RL1和RL2（阻值例如均为50ohm），输出信号的高低电平切换是靠共源极差分对的开关控制的。差分对的源极到地的恒流源I0（例如值为16mA），假定CML的输出负载为一50ohm上拉电阻，则单端CML输出信号的摆幅为VCC和 VCC-0.4V之间。在这种情况下，差分输出信号摆幅为800mV，共模电压为VCC-0.2V。若CML输出采用交流耦合至50ohm负载，这时的直流阻抗由源极电阻决定，为50ohm，CML输出工模电压变为VCC-0.4V，差分信号摆幅仍为800mV。

CML驱动电路消耗功率较多，并且难以满足低功率应用，特别是SERDES（串行/解串器)的要求，因为后者通常需要多相位时钟缓冲器、时钟复用器和预加重/去加重预驱动等，而这些模块在串行解串系统中按半速或全速率运行。这导致难以忍受的功率开销。所以，在低功率串行/解串器设计中，CML驱动器并不是一个好的方案。此外，多协议串行/解串器PHY物理层通常运行在数百兆到GHz范围之内，传统驱动器不是可扩展的，因此它不是功率优化的设计。

发明内容

本发明实施例提供一种CML驱动电路。该驱动电路包括第一差分对，第一差分对上的彼此互补的第一输入端和第二输入端，第一差分对上的彼此互补的第一输出端和第二输出端；还包括由MOS管构成的第一电感支路和第二电感支路，第一电感支路耦合到第二输出端，第二电感支路耦合到第一输出端；第一差分对由第一电流源驱动，第二电感支路和第三电感支路共同由第二电流源驱动，第一电流源和第二电流源的电流大小成比例。

在一个可能的实施方式下，第一电感支路和第二电感支路的每个包括MOS管，耦合在MOS管的漏极和栅极之间的电阻和耦合在MOS管的源极和栅极之间的电容。

在一个可能的实施方式下，还包括耦合在第一电感支路和第二输出端之间的电容和耦合在第二电感支路和第一输出端之间的电容（Cz）。

在一个可能的实施方式下，还包括由MOS管构成的第三电感支路和第四电感支路，第三电感支路连接到第二输出端，第四电感支路连接到第一输出端；第一电感支路和第二电感支路耦合到地；第三电感支路和第四电感支路耦合到电源。

在一个可能的实施方式下，还包括耦合在第一电感支路与第三电感支路的每个支路和第二输出端之间的电容，和耦合在第二电感支路与第四电感支路的每个支路和第一输出端之间的电容。

在一个可能的实施方式下，还包括第二差分对，彼此互补的第三输入端和第四输入端；第二差分对的两个输出端分别耦合到第一输出端和第二输出端；第一差分对和第二差分对分别在第一时钟和第二时钟的驱动下，第一时钟和第二时钟频率相同且互补。

本发明实施例采用了自适应有源电感拉抬峰值技术，有助于降低功耗，提高响应速度，增大高频频谱。

附图说明

图1是一种CML电路的示意图；

图2为本发明实施例提供的CML驱动电路结构示意图；

图3示意了图2电路的原理图；

图4中的（a）为传统驱动电路的输出端OP与输出端ON波形示意图；

图4中的（b）示意了图2电路输出端OP与输出端ON波形示意图；

图5是本发明实施例提供的另一种低功耗高速率驱动电路结构示意图；

图6是图5所示低功耗高速率驱动电路的原理图；

图7是图5所示低功耗高速率驱动电路的输出端OP和ON的电压变化情形；

图8为本发明实施例提供的再一种低功耗高速率驱动电路结构示意图；

图9为图8的低功耗高速率驱动电路的原理图；

图10为本发明实施例提供的再一种低功耗高速率驱动电路结构示意图；

图11为图10驱动电路的原理图；

图12为本发明实施例提供的一种驱动电路中电阻负载与电感峰值跟踪互补的2:1MUX电路结构示意图；

图13是图12各信号的波形图；

图14为本发明实施例提供的另一种驱动电路中电阻负载与电感峰值跟踪互补的2:1 MUX电路结构示意图；

图15为本发明实施例提供的再一种驱动电路中电阻负载与电感峰值跟踪互补的2:1 MUX电路结构示意图；

图16为本发明实施例提供的再一种驱动电路中电阻负载与电感峰值跟踪互补的2:1 MUX电路结构示意图；

图17为本发明实施例提供的CML驱动电路结构示意图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

图2为本发明实施例提供的CML驱动电路结构示意图。如图2所示，本驱动电路包括：镜像电流源、CML驱动电路和并联电感电路。

镜像电流源电路包括NMOS管201、NMOS管202 和NMOS管205，流过NMOS管201、NMOS管202 和NMOS管205所在支路的电流按1：K：P的比例进行分流。流经NMOS管201的电流由电流源I确定，NMOS管为CML驱动单元提供电流I0=I*K，NMOS管205为并联电感电路提供电流Ip=I*P。因此，Ip=K/P*I0。

CML驱动单元包括差分对，即NMOS管101和NMOS管102。该差分对的漏极电阻RL1和RL2可以具有相同的阻值，阻值例如均为50ohm。CML驱动单元还包括输入信号互补的输入端IP和输入端IN，以及对应的输出端ON和输出端OP。输出信号的高低电平切换是靠共源极差分对的开关控制的。

并联电感电路包括电感支路203和电感支路204。在一个例子中，这两个电感支路均由电容Cx、电阻Rx、NMOS管构成。电感支路203的一端耦合至ON输出端，另一端耦合至NMOS管205的源极；在电感支路203中，电阻Rx 连接在NMOS管的漏极和栅极之间，电容Cx连接在NMOS管的栅极和源极之间。电感支路204的一端连接OP输出端，另一端连接NMOS管205的源极；在电感支路204中，电阻Rx连接在NMOS管的漏极和栅极之间，电容Cx连接在NMOS管的栅极和源极之间。

本领域的技术人员意识到，电感支路203和204等效于两个有源电感。图3示意了图2电路的原理图。在图3中，电感支路203和电感支路204分别被替换为图2中的电感203与电感204。下文结合图3介绍图2的工作过程，设电阻RL1与电阻RL2阻值为R。

当输入端IP信号处于高电平，输入端IN信号处于低电平时，NMOS管101导通，NMOS管102关断，电阻RL1和NMOS管101构成第一通路，电阻RL1和电感203构成第二通路，电阻RL2和电感204构成第三通路。此时，第一通路上的D处电流为I0，第二通路和第三通路上的电流为1/2Ix。流经电阻RL1的电流为I0+1/2Ix。输出端OP的电压为 VAA-1/2Ix*RL，输出端ON的电压为 VAA-1/2Ix*R-I0*R。那么，输出端OP与输出端ON的电压差为 I0*R。

当输入端IP信号的下降沿（即IN的上升沿）来临时，NMOS管102趋于导通，NMOS管101趋于关闭。此时，在电感203上趋于加正向电压，而电感204上趋于加负向电压。由于电磁感应，在电感203上会产生一个与电源极性相反的电压，阻止正向电流的通过；在电感204上则产生一个和电源极性相同的电压，延续原来的电流。因此，由于电感的存在输出端ON和输出端OP的电压变化趋势为：输出端OP首先出现电压叠加现象，最后出现电压削减现象；输出端ON首先出现电压削减现象，最后出现电压叠加现象。

当输入端IP信号处于低电平，输入端IN信号处于高电平时，NMOS管101关断，NMOS管102导通，电阻RL2和NMOS管102构成第四通路，电阻RL2和电感204构成第五通路，电阻RL1和电感203构成第六通路。此时，第四通路上的D处电流为I0，第五通路和第六通路上的电流为1/2Ix。流经电阻RL2的电流为I0+1/2Ix。输出端ON的电压为 VAA-1/2Ix*RL，输出端OP的电压为 VAA-1/2Ix*R-I0*R。那么，输出端OP与输出端ON的电压差为 -I0*R。

图4中的（a）为传统驱动电路的输出端OP与输出端ON波形示意图。图4中的（b）示意了图2电路输出端OP与输出端ON波形示意图。如图4所示，（a）中传统的CML驱动电路输出端OP与输出端ON的波形变化较慢，（b）电路输出端OP与输出端ON的波形变化较快，较陡峭。

在一个例子中，在图2驱动电路的输出波形幅度不变的情况下，将电路中R_L1与R_L2的阻值R增大，同时将电流I0降低，例如，阻值为2R， D处电流为1/2I0，由于（电流镜负载）按1：K：P分流使电感电路P处的电流Ip较少（取决于P），这样，输出波形的幅度与现有技术驱动电路的幅度基本保持一致。若Ip为1/8I0时， 1/8I0与1/2I0的总和为电路的输出电流，小于现有技术驱动电路的输出电流I0，从而降低了功耗。

改变I0和Ix，可以改变电压的摆幅。

图5是本发明实施例提供的另一种低功耗高速率驱动电路结构示意图。该电路是在图2的低功耗高速率驱动电路的基础上添加两个电容Cz，用于共模电压隔离，使输出端ON的电压变为 VAA，输出端OP的电压变为 VAA -I0*R，达到传统高低电压范围。其中，一个电容Cz在输出端ON的支路上，其一端连接至电阻Rx的一端，另一端连接至输出端ON；另一个电容Cz在输出端OP的支路上，其一端连接至电阻Rx的一端，另一端连接至输出端OP。图6是图5所示低功耗高速率驱动电路的原理图。图7是图5所示低功耗高速率驱动电路的输出端OP和ON的电压变化情形。

在输入端IP和输入端IN同时维持在稳定电平时，输出端ON和输出端OP支路上，电容Cx301和电容Cx302阻断流经电感Lx203和电感Lx204的直流电流，此时电感Lx203和电感Lx204没有直流流过。当输入端IP和输入端IN发生电平变化时，由于输出端ON和输出端OP点的电平变化，电容Cx301、电容Cx 302将电压变化趋势传递给电感Lx203和电感Lx204上。由于电磁感应，此时在电感Lx203倾向于产生相反方向的电势。因此，由于电感的存在输出端ON和输出端OP的电压变化趋势为：输出端OP首先出现电压叠加现象，最后出现电压削减现象；输出端ON首先出现电压削减现象，最后出现电压叠加现象。

图8为本发明实施例提供的再一种低功耗高速率驱动电路结构示意图。如图8所示的电路在图2的基础上增加了并联电感电路的镜像电路406和第二镜像电流源电路。

并联电感电路的镜像电路406的输出端ON与输出端OP分别连接至原并联电感电路的输出端ON与输出端OP，镜像电路406的输入端连接至镜像电流源电路中PMOS管405的漏极；

第二镜像电流源电路包括NMOS管402、PMOS管404与PMOS管405。PMOS管404的漏源极串接在NMOS管402的漏源极所在支路上，即PMOS管404的漏极连接至NMOS管402的漏极。PMOS管404的漏极和栅极相连，且PMOS管404的栅极与PMOS管405的栅极相连接，PMOS管404的源极与PMOS管405的源极均连接至电源电压。由此，PMOS管404和PMOS管405构成镜像电流源。流经NMOS管402的电流同样流经PMOS管404，并且经镜像电路按一定比例复制到PMOS管405所在的支路上。

图9为图8的低功耗高速率驱动电路的原理图。从图中可见，与图2电路相比，图8电路提供了互补的有源电感。

图10为本发明实施例提供的再一种低功耗高速率驱动电路结构示意图。

如图10所示，该驱动电路是在图8各电感电路支路上的输出端ON与输出端OP各增加一个电容Cz，用于阻隔直流电流。图11为图10驱动电路的原理图。

图12为本发明实施例提供的一种驱动电路中电阻负载与电感峰值跟踪互补的2:1MUX电路结构示意图。

如图12所示，电路中增加了一个差分对电路1001，并且两个差分对电路中分别采用NMOS管1002与NMOS管1003的栅极作为时钟信号的输入端，由时钟信号CK1和CK2控制两个差分对电路输出端ON与输出端OP的输出。其中，CK1的时钟信号与 CK2的时钟信号相反。当CK1为高电平，差分对电路1001工作，输出OP与输出ON的波形取决于输入IP1与输入IN1的波形；当CK2为高电平，CK2所在的另一个差分对电路工作，输出OP与输出ON的波形取决于输入IP2与输入IN2的波形。

下面以输入端IP1和输入端IP2输入相同的信号为例，结合图13的波形图详细说明图12的电路的工作过程。由于第一和第二时钟互补，故此图13中省略了CK2的波形。

输入端IP1与输入端IN1的输入信号产生的波形为第一波形；输入端IP2与输入端IN2的输入信号产生的波形为第二波形。

当CK1为高电平时，CK2为低电平时，输入信号由输入端IP1与输入端IN1输入，输出端OP与输出端ON的输出信号的波形变化取决于第一波形变化；当CK2为高电平时，CK1为低电平时，输入信号由输入端IP2与输入端IN2输入，输出端OP与输出端ON的输出信号的波形变化取决于第二波形变化；由此在连续时钟信号下，得到的OP和ON的输出信号波形是由第一波形与第二波形交替形成的。输出信号波形的带宽与各个输入信号的波形带宽相比都短，反应速度快。

图14为本发明实施例提供的另一种驱动电路中电阻负载与电感峰值跟踪互补的2:1 MUX电路结构示意图。如图14所示，该电路是对图12电路的改进，该电路在输出端OP和输出端ON的电感支路上分别增加一个电容Cz，在输入信号稳定时，达到阻隔直流的目的。具体细节如前所述，这里不再赘述。

图15为本发明实施例提供的再一种驱动电路中电阻负载与电感峰值跟踪互补的2:1 MUX电路结构示意图。如图15所示，该电路是对图12电路的改进，该电路增加了并联电感电路的镜像电路，具体细节如前所述，这里不再赘述。

图16为本发明实施例提供的再一种驱动电路中电阻负载与电感峰值跟踪互补的2:1 MUX电路结构示意图。如图16所示，该电路是对图15电路的改进，该电路在并联电感电路和其镜像电路的输出端ON和输出端OP上各串联一个电容Cz，在输入信号稳定时，达到阻隔直流的目的。具体细节如前所述，这里不再赘述。

图17为本发明实施例提供的CML驱动电路结构示意图。不同于图2的地方在于,在图17中,驱动电路包括并行压控振荡器和分频器。通常并行的压控振荡器产生具有一定频率的振荡信号。然后，该振荡信号经过1:N分频器，成为/N分频信号。/N分频信号为其他的电路，例如串并转换电路（N:1）、驱动电路、输出驱动电路等信号提供基础的工作频率信号。为了做到电流优化，可以按照压控振荡器的分频比（/N），对应使其他电路的工作电流也变成压控振荡器工作电流的/N。这样使电路能实现在不同频率下自适应的调节工作电流，实现性能功耗最优。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.电流模式逻辑CML驱动电路，包括第一差分对（101和102），第一差分对（101和102）上的彼此互补的第一输入端（IP，IP2）和第二输入端（IN，IN2），第一差分对（101和102）上的彼此互补的第一输出端（OP）和第二输出端（ON）；还包括由MOS管构成的第一电感支路（203）和第二电感支路（204），第一电感支路耦合到第二输出端，第二电感支路耦合到第一输出端；第一差分对（101和102）由第一电流源驱动，第一电感支路和第二电感支路共同由第二电流源驱动，第一电流源和第二电流源的电流大小成比例；

其中，所述CML驱动电路还包括第二差分对（1001），彼此互补的第三输入端（IP1）和第四输入端（IN1）；第二差分对（1001）的两个输出端分别耦合到第一输出端（OP）和第二输出端（ON）；第一差分对（101和102）和第二差分对（1001）由第一时钟和第二时钟驱动，第一时钟和第二时钟频率相同且互补。

2.如权利要求1所述的CML驱动电路，其中第一电感支路和第二电感支路均包括MOS管，耦合在MOS管的漏极和栅极之间的电阻（Rx）和耦合在MOS管的源极和栅极之间的电容（Cx）。

3.如权利要求1所述的CML驱动电路，其中还包括耦合在第一电感支路和第二输出端之间的电容和耦合在第二电感支路和第一输出端之间的电容（Cz）。

4.如权利要求1所述的CML驱动电路，其中还包括由MOS管构成的第三电感支路和第四电感支路，第三电感支路连接到第二输出端，第四电感支路连接到第一输出端；第一电感支路和第二电感支路耦合到地；第三电感支路和第四电感支路耦合到电源。

5.如权利要求4所述的CML驱动电路，其中第三电感支路和第四电感支路均包括MOS管，耦合在MOS管的漏极和栅极之间的电阻（Ry）和耦合在MOS管的源极和栅极之间的电容（Cy）。

6.如权利要求4所述的CML驱动电路，其中还包括耦合在第一电感支路与第三电感支路的每个支路和第二输出端之间的电容，和耦合在第二电感支路与第四电感支路的每个支路和第一输出端之间的电容（Cz）。