JP5502469B2 - 多用途でコンパクトなｄｃ結合ｃｍｌバッファ - Google Patents

多用途でコンパクトなｄｃ結合ｃｍｌバッファ Download PDF

Info

Publication number
JP5502469B2
JP5502469B2 JP2009518452A JP2009518452A JP5502469B2 JP 5502469 B2 JP5502469 B2 JP 5502469B2 JP 2009518452 A JP2009518452 A JP 2009518452A JP 2009518452 A JP2009518452 A JP 2009518452A JP 5502469 B2 JP5502469 B2 JP 5502469B2
Authority
JP
Japan
Prior art keywords
coupled
fet
differential signal
load
input node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2009518452A
Other languages
English (en)
Other versions
JP2009543464A (ja
Inventor
ナラソング、チューチャーン
ス、ウェンジュン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2009543464A publication Critical patent/JP2009543464A/ja
Application granted granted Critical
Publication of JP5502469B2 publication Critical patent/JP5502469B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018514—Interface arrangements with at least one differential stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit

Description

開示される実施の形態は、ＣＭＬ論理バッファ及びＣＭＬ論理バッファから負荷への信号の伝達に関する。
デジタル論理回路は、高くなる一途の周波数を有する信号を含む用途で用いられている。例えば、携帯電話内では、高速周波数分割器を実現するためにデジタル回路がいま用いられている。携帯電話のレシーバー連鎖（receiver chain）は、位相同期ループ（phase locked loop）を有する局部発信器を含んでよい。位相同期ループのフィードバック・ループにおける周波数分割器は、デジタル・カウンタであってよい。このカウンタの部品は、スピードの理由で、「電流モード論理」（"current mode logic”）（ＣＭＬ）と呼ばれるタイプで実現されうる。１つのタイプのＣＭＬ論理ゲートはバッファ（「クロック・ドライバ」（"clock driver"）と呼ばれる場合もある）である。
図１（先行技術）は、従来の態様で負荷２にＡＣ結合された従来の非反転ＣＭＬバッファ１の線図である。負荷は、差動信号を受信するための２つの差動信号入力ノード３及び４を有する。Ｎチャンネル電界効果トランジスタ（ＦＥＴｓ）５及び６と抵抗７及び８は、ＣＭＬ負荷の典型的な回路を表わす。トランジスタ５のゲートは、負荷の差動信号入力ノード３に結合される。トランジスタ６のゲートは、負荷の差動信号入力ノード４に結合される。負荷２は、適切な大きさのＤＣバイアス電圧がトランジスタ５及び６のゲートに存在する場合に適切に作用する。入力ノード３及び４において受信される差動信号は、このＤＣバイアス電圧の上方及び下方に移行する（transition）。抵抗９及び１０は、適切なＤＣ電圧ＶＢＩＡＳ２をトランジスタ５及び６のゲートに与えるバイアス回路を表わす。
バッファ１は、１対の差動信号入力ノード１１及び１２において差動ＣＭＬ入力信号を受信し、そして、差動ＣＭＬ出力信号を１対の差動信号出力ノード１３及び１４から負荷２に駆動する。バッファ１は通常、１対のＮチャンネル・プルアップ（pullup）ＦＥＴｓ１６及び１７に対する負荷として作用するＮチャンネルＦＥＴプルダウン電流源構造１５を含む。電流ミラー構造１５は、ＤＣバイアス電流１８及び１９をそれぞれ出力ノード１２及び１４からシンク（sink）させるように動作する。遠隔配置されたバイアス電圧発生器が通常、ＤＣバイアス電流１８及び１９の大きさを決定するバイアス電圧ＶＢＩＡＳ１を供給する。受信された差動ＣＭＬ入力信号が差動信号入力ノード１１及び１２に受信される場合に、トランジスタ１６及び１７は差動信号を差動信号出力ノード１３及び１４に伝達することになる。差動信号入力信号のそれぞれは、ある電圧範囲わたって変化し、そして、通常はＤＣバイアス電圧オフセットを有する。差動ＣＭＬ入力信号のＤＣバイアス電圧は、トランジスタ１６及び１７のソース・フォロワ動作及びＤＣバイアス電流１８及び１９との組合わせで、差動信号出力ノード１３及び１４にＤＣバイアス電圧を確立するように作用する。バッファ１の差動信号出力ノードにおけるこのＤＣバイアス電圧は、一般に、負荷２のトランジスタ５及び６のゲートに存在すべきＤＣバイアス電圧ＶＢＩＡＳ２とは異なる。従って、バッファ１の差動信号出力ノード１３及び１４は、コンデンサ２０及び２１を通じて負荷２の差動信号入力ノード３及び４にＡＣ結合される。これは、バッファと負荷のＤＣバイアス電圧が異なることを可能にするが、差動信号をバッファ１から負荷２へと通過するように移行させることを可能にする。
図２（先行技術）は、図１の従来のバッファの動作を示す波形図である。上方の波形は、５００ピコ秒のパルス幅を有する比較的高い周波数信号がどのようにしてコンデンサ２０及び２１を通じてバッファから負荷へと通過するかを示す。しかし、それより低い周波数信号は、ＡＣ結合によって拒否される。信号の周波数が低ければ低いほど、信号は多く拒否される。下方の波形は、１０マイクロ秒のパルス幅を有する比較的低い周波数信号がどのようにしてバッファと負荷の間のＡＣ結合によって大部分拒否されるかを示している。デジタル論理値「ハイ」（"high"）の１０マイクロ秒パルスの終わりまでに、その信号の電圧レベルは、反対のデジタル論理値（デジタル論理値「ロー」（"low"））として定義された電圧までほぼ落下している。１０マイクロ秒パルスの終わりまでに、信号の９０パーセントが減衰されている。従って、それの負荷にＡＣ結合される典型的なＣＭＬバッファは、負荷に伝達されるべき信号が、所望の信号が十分な信号強度をもって負荷にそれをなすように十分に高い周波数を有する。より多用途のバッファ回路が望まれる。
新規のコンパクトなＣＭＬバッファの１対の差動信号出力ノードが、１対の連続導体によって、負荷の差動信号入力ノードの対応した１対にＤＣ結合される。負荷の１つの例は、ＣＭＬ論理要素である。新規のＣＭＬバッファは、「プルダウン負荷ラッチ」（"pulldown load latch"）と呼ばれる回路を含む。プルダウン負荷ラッチは、ＣＭＬバッファの差動信号出力ノードのうちの第１の差動信号出力ノードに結合される第１の入力ノードを有する。プルダウン負荷ラッチは、ＣＭＬバッファの差動信号出力ノードのうちの第２の差動信号出力ノードに結合される第２の入力ノードを有する。ＣＭＬバッファのトランスコンダクタンスを高めることに加えて、プルダウン負荷ラッチは、導体を横切って及び負荷の差動信号入力ノードにＤＣバイアス電圧を与えるように動作し、それによって、負荷がそれ自体のＤＣバイアス回路を有する必要性を除去する。負荷のＤＣバイアス回路は、集積回路に集積された場合にダイ領域の大きい部分を従来占有していた抵抗を従来含んでいたが、新規のＣＭＬバッファは、負荷がこのようなＤＣバイアス回路を有する必要性を除去し、従って、全体のバッファ及び負荷回路を実現する場合についやされなければならないダイ領域の部分を少なくする。新規のＣＭＬバッファ及び負荷間のＤＣ結合により、従来のＡＣ結合されたバッファ対負荷接続のコンデンサは使用されず、それによって、新規のＣＭＬバッファ回路を実現するために必要とされる集積回路ダイ領域の部分をさらに小さくし、かつ、バッファ対負荷接続の容量を小さくする。新規のＣＭＬバッファは、それが負荷に対する従来のＡＣ結合の大きいコンデンサを含まないことにより、そして、負荷がＤＣバイアス回路を必要としないことにより、小型にかつコンパクトになされ得るので、新規のＣＭＬバッファ及びそれの負荷は、集積回路ダイ上に互いに接近して配置さることが可能である。バッファ及びそれの負荷を互いに接近して配置することは、バッファと負荷の間のＤＣ結合接続の連続導体を短くすることができ、従って、バッファ対負荷接続の寄生容量を小さくできる。
差動ＣＭＬ信号は、５キロヘルツより小さいから１ギガヘルツより大きいまでの広い周波数範囲にわたって、５０パーセントより小さい信号減衰をもって、新規のＣＭＬバッファからＣＭＬ負荷に伝達されうる。従来のＣＭＬバッファでは、長い存続期間のパルスの信号レベルが、バッファ及び負荷間のＡＣ結合により、その長いパルス存続期間にわたって、低下する可能性があるが、新規のＣＭＬバッファによる長い存続期間出力のパルスの信号レベルは、時間的に低下することはない。従って、差動ＣＭＬ信号が長い存続期間のパルスと短い存続期間のパルスとの両方を含む場合に、新規のＣＭＬバッファは、差動ＣＭＬ信号を負荷に駆動するために用いられうる。従って、新規のＣＭＬバッファは、負荷にＡＣ結合されており、かつ、実質的な信号低下を伴うことなしには長いパルスを伝達することができない従来のＣＭＬバッファよりも多用途である。
上記は概要であり、従って、必然的に、詳細の単純化、一般化及び省略を含む。従って、当業者は、この概要が例示的にすぎず、そして、いかなる態様においても限定的であるとは意図されていないことを認識する。ここに記載され、請求項によってのみ定義される装置及び（又は）方法の他の態様、発明的特徴、及び利点は、ここに開示された非限定的な詳細な説明で明らかとなるであろう。
負荷にＡＣ結合された従来のＣＭＬバッファの線図である（先行技術）。 図１の従来ＣＭＬバッファから出力される信号の波形図であり、１つの波形では、その信号は比較的短い存続期間のパルスを有し、他の波形では、その信号は比較的長い存続期間のパルスを有する（先行技術）。 新規の態様に従って負荷にＤＣ結合された新規のＣＭＬバッファを含むシステムの線図である。 図３の新規のＣＭＬバッファに供給される信号及び新規のＣＭＬバッファから出力されかつ負荷の入力ノードで受信される得られた信号の波形図であり、１つの波形は信号ＯＵＴが比較的短い存続期間のパルスを有する場合における得られた出力信号ＯＵＴを示し、第２の波形は信号ＯＵＴが比較的長い存続期間のパルスを有する場合における得られた出力信号ＯＵＴを示す。 図３の新規のＣＭＬバッファに供給される信号及び新規のＣＭＬバッファから出力されかつ負荷の入力ノードで受信される得られた信号の波形図であり、１つの波形は信号ＯＵＴが比較的短い存続期間のパルスを有する場合における得られた出力信号ＯＵＴを示し、第２の波形は信号ＯＵＴが比較的長い存続期間のパルスを有する場合における得られた出力信号ＯＵＴを示す。 図３の新規のＣＭＬバッファに供給される信号及び新規のＣＭＬバッファから出力されかつ負荷の入力ノードで受信される得られた信号の波形図であり、１つの波形は信号ＯＵＴが比較的短い存続期間のパルスを有する場合における得られた出力信号ＯＵＴを示し、第２の波形は信号ＯＵＴが比較的長い存続期間のパルスを有する場合における得られた出力信号ＯＵＴを示す。 図３の新規のＣＭＬバッファに供給される信号及び新規のＣＭＬバッファから出力されかつ負荷の入力ノードで受信される得られた信号の波形図であり、１つの波形は信号ＯＵＴが比較的短い存続期間のパルスを有する場合における得られた出力信号ＯＵＴを示し、第２の波形は信号ＯＵＴが比較的長い存続期間のパルスを有する場合における得られた出力信号ＯＵＴを示す。 新規のＣＭＬバッファの１つの実施の形態の線図であり、ＣＭＬバッファは、そのＣＭＬバッファが負荷に供給するＤＣバイアス電圧を調節するための１対の抵抗をそのＣＭＬバッファが含む。 図３の新規のＣＭＬバッファの動作の方法のフローチャートである。
詳細な説明
図３は、１つの新規の態様によるシステム１０１の簡略トランジスタ・レベル図である。システム１０１は、単一の集積回路ダイ内に集積される。システム１０１は、１対の直接かつ連続の接続１０３１０３及び１０４によって負荷１０５にＤＣ結合された新規のＤＣ結合非反転ＣＭＬバッファ１０２を含む。「ＤＣ」とう文字は、ここでは「直流」を意味する。バッファ１０２は、１対の差動信号入力ノード１０６及び１０７上で差動ＣＭＬ（電流モード論理）入力信号を受信し、そして、その入力信号の非反転バージョンを１対の差動信号出力ノード１０８及び１０９に出力する。バッファ１０２は、第１のＮチャンネル電界効果トランジスタ（ＦＥＴ）１１０、第２のＮチャンネルＦＥＴ１１１、及びプルダウン負荷ラッチ（pulldown load latch）１１２を含む。第１のトランジスタのドレインは、電源電圧導体１１３に結合される。第２のトランジスタ１１１のドレインも、電源電圧導体１１３に結合される。図３におけるトランジスタ１１０及び１１１のドレインは、符号“Ｄ”で示されている。図３におけるトランジスタ１１０及び１１１のソースは、符号“Ｓ”で示されており、そして、ゲートは符号“Ｇ”で示されている。ラッチ１１２は、電圧が発生される１つの抵抗負荷として作用するので、「負荷」（"load"）ラッチと呼ばれる。ラッチ１１２は、プルアップ・トランジスタ１１０及び１１１のソースにおける電圧をプルダウン（pull down）するように作用するので、「プルダウン」負荷と呼ばれる。
プルダウン負荷ラッチ１１２は、第１の入力ノード１１４及び第２の入力ノード１１５を有する。第１の入力ノード１１４は、バッファ１０２の第１の差動信号出力ノード１０８に結合される。第２の入力ノード１１５は、バッファ１０２の第２の差動信号出力ノード１０９に結合される。プルダウン負荷ラッチ１１２は、１対の交差結合（cross-coupled）ＮチャンネルＦＥＴ１１６及び１１７を含む。トランジスタ１１６のソースは、抵抗１１８によって接地導体１１９に抵抗的に結合される。トランジスタ１１７のソースは、抵抗１２０によって接地導体１１９に抵抗的に結合される。トランジスタ１１６のゲートは、ラッチ１１２の第１の入力ノード１１４に結合される。トランジスタ１１７のゲートは、ラッチ１１２の第２の入力ノード１１５に結合される。コンデンサ１２１の第１の端子は、トランジスタ１１６のソースに結合され、そして、コンデンサ１２１の第２の端子は、トランジスタ１１７のソースに結合される。プルダウン負荷ラッチ１１２は、第１の入力ノード１１４と接地導体１１９の間及び第２の入力ノードと接地導体の間に差動プルダウン・インピーダンス（differential pulldown impedance）を与える。「差動」（"differential"）という用語は、ここでは、第１の入力ノード１１４と接地導体の間のインピーダンスが第２の入力ノード１１５と接地導体１１９の間のインピーダンスとは異なっていることを意味する。第１の入力ノード１１４と接地導体１１９の間のインピーダンスが第２の入力ノード１１５と接地導体１１９の間のインピーダンスより低いか、あるいは、第１の入力ノード１１４と接地導体１１９の間のインピーダンスが第２の入力ノード１１５と接地導体１１９の間のインピーダンスより高い。第１及び第２の入力ノードのうちのどちらが接地導体に対して低いインピーダンスを有するかは、下記にさらに詳細に説明されるように、タッチがどのようにしてラッチされるかによって決定される。
負荷１０５は、第１の差動信号入力ノード１２２及び第２の差動信号入力ノード１２３を有する。第１及び第２の差動信号入力ノード１２２及び１２３は、負荷１０５がバッファ１０２からＣＭＬ又はＣＭＬ様の差動信号を受信する。図３における負荷１０５は、新規のバッファ１０２が駆動するために用いられうるＣＭＬ負荷の１つのタイプのモデルを表わす。この負荷１０５は、１対のＮチャンネルＦＥＴｓ１２４及び１２５を含む。典型的なＣＭＬ負荷では、負荷１２６及び１２７は、ＶＤＤ電源導体１３０とトランジスタ１２４及び１２５のドレインの間に結合される。負荷１０５はＣＭＬ負荷であってよいが、例えば、負荷の各入力ノードがＰチャンネルト・ランジスタのゲートとＮチャンネル・トランジスタのゲートの両方に結合されるＣＭＯＳ（相補性金属酸化物半導体）負荷のような他のタイプの論理回路負荷であってもよい。
１つの新規の態様では、負荷１０５は、この負荷の差動信号入力ノード１２２及び１２３に対してＤＣバイアス電圧を与えるためのＤＣ電圧バイアス回路を含まない。しかし、ＣＭＬ負荷１０５は、差動信号入力ノード１２２及び１２３に１．５ボルトＤＣバイアス電圧が存在する場合に適切に作用する回路である。入力ノード１２２及び１２３に受信される差動信号のそれぞれは、この１．５ボルトＤＣバイアス電圧より上方及び下方に移行（transition）する。図１の従来回路におけるようにコンデンサによって差動信号出力ノードにＡＣ結合された負荷の差動信号入力ノードとは異なり、負荷１０５の差動信号入力ノード１２２及び１２３は、直接のかつ連続した導電接続１０３及び１０４によって新規のバッファ１０２の差動信号出力ノード１０８及び１０９にＤＣ結合される。バッファ１０２は、これらの接続１０３及び１０４間の適切なＤＣバイアス電圧を負荷１０５のノード１２２及び１２３に供給する。したがって、図３のシステムは、「自己バイアス」（"self-biasing"）と言える。図３の特定の実施の形態では、負荷１０５のトランジスタ１２４のゲートにおけるＤＣバイアス電圧は、トランジスタ１１６のゲート及びソース間のＤＣ電圧と抵抗１１８の両端間で降下したＤＣ電圧との和である。１つの例では、バッファ１０２の差動信号入力ノード１０６における５キロヘルツ方形波差動入力信号は、約２．０ボルトのＤＣバイアス電圧を有する。この差動入力信号は、０．１ボルトと１．０ボルトの間のＡＣ振幅を有する。バッファ１０２がこのような信号を受信している場合には、トランジスタ１１６のＤＣゲート・ツー・ソース電圧は約１．０ボルトであり、そして、抵抗１１８の両端間で降下したＤＣ電圧は約０．５ボルトである。従って、バッファ１０２は、負荷１０５のトランジスタ１２２のゲートに所望の１．５ボルトＤＣバイアス電圧を供給するように動作する。負荷１０５の入力ノード１２２における差動信号は、０．１ボルトと１．０ボルトの間のＡＣ振幅を有する。ノード１０６及び１０７のノードにおける信号ＩＮ及びＩＮＢの差動電圧変化はバッファされそして接続１０３及び１０４における信号ＯＵＴ及びＯＵＴＢの対応する差動電圧変化として出力される。入力トランジスタ１１０はそれのソース電圧がゲート電圧にフォロー（follows）する点でソース・フォロワとして作用するので、ノード１０６における差動入力信号のＤＣバイアス電圧が、トランジスタ１０６のゲート・ソース間電圧降下がノード１０６における入力信号のＤＣバイアス電圧から引き算される場合に、その結果生じる電圧が負荷１０５のノード１２２において予想される適切なＤＣバイアス電圧となるような適切な大きさを有するように注意される。
ラッチ１１２の動作がこれから説明される。
最初にラッチ１１２は、トランジスタ１１６がトランジスタ１１７よりも導電性が少ないようにラッチされると最初に仮定する。トランジスタ１１６及び１１７の交差結合構成により、第１の入力ノード１１４と接地導体１１９との間のインピーダンスは、第２の入力ノード１１５と接地導体１１９の間のインピーダンスよりも低い。最初に、バッファ「１０２の差動信号入力ノード１０６及び１０７における差動入力信号ＩＮ及びＩＮＢは、ノード１０６における電圧がノード１０７における電圧より低いようになっている。したがって、トランジスタ１１０は、トランジスタ１１１より導電性が少ない。従って、バッファ１０２の差動信号出力ノード１０８における電圧は、プルダウン負荷タッチ１１２によってプルダウン（pulled down）されて差動信号出力ノード１０９における電圧よりも低くなる。従って、信号ＯＵＴは信号ＯＵＴＢよりも低い電圧を有する。
次に、入力ノード１０６及び１０７における差動入力信号ＩＮ及びＩＮＢは、ノード１０６における電圧がノード１０７における電圧に対して増加するように移行（transition）する。このことは、トランジスタ１１０の導電性をより多くし、そして、トランジスタ１１１の導電性をより少なくする。ノード１０８における電圧が増加する。トランジスタ１１０は事実上、それがラッチ１１２の小さいトランジスタ１１７をオーバーパワー（overpowers）するように導電性となる。ラッチ１１２の入力ノード１１４及び１１５における電圧は、トランジスタ１１６のゲートにおける電圧がトランジスタ１１７のゲートにおける電圧より高くなるようにクロスする。ラッチ１１２は、トランジスタ１１６がトランジスタ１１７よりも導電性を大きく保持されるように状態を切替えかつラッチングすることによって応答する。バッファ１０２の差動信号出力ノード１０８における電圧は、バッファ１０２の差動信号出力ノード１０９における電圧より高い。ノード１０８及び１０９における差動出力信号ＯＵＴ及びＯＵＴＢは、接続１０３及び１０４を横切って負荷１０５に伝達される。
ノード１０６における電圧がノード１０７における電圧に対して減少するように入力ノード１０６及び１０７における差動入力信号が移行すると、トランジスタ１１１はより大きく導電性となされ、そして、トランジスタ１１０はより小さく導電性となされる。ノード１０９における電圧はノード１０８における電圧に対して増加する。トランジスタ１１１は事実上、それがラッチ１１２のより小さいトランジスタ１１６をオーバーパワーするような導電性となる。ラッチ１１２の入力ノード１１４及び１１５における電圧は、トランジスタ１１７のゲートにおける電圧がトランジスタ１１６のゲートにおける電圧より高いようにクロスする。ラッチ１１２は、トランジスタ１１７がトランジスタ１１６よりも導電性が大きくなるように状態を切替えかつラッチングすることによって応答する。バッファ１０２の差動信号出力ノード１０９における信号ＯＵＴＢの電圧は、バッファ１０２の差動信号出力ノード１０８における信号ＯＵＴの電圧より高い。ノード１０８及び１０９における差動出力信号ＯＵＴ及びＯＵＴＢは、接続１０３及び１０４を横切って負荷１０５に伝達される。
図４Ａは、信号が約５００ピコ秒の短いパルス幅を有する状況における差動信号入力ノードにおける信号ＩＮの波形図である。信号ＩＮは、約２．０ボルトのＤＣバイアス電圧、及び約１．０ボルトのＡＣ電圧振幅を有する１ギガヘルツ方形波である。
図４Ｂは、図４Ａの信号Ｎがバッファ１０２の差動信号入力ノード１０６に供給される場合に負荷１０５の入力ノードに現れる信号ＯＵＴの波形図である。信号ＯＵＴは、１．５ボルトのＤＣバイアス電圧、及び約１．０ボルトのＡＣ電圧振幅を有する。１．５ボルトＤＣバイアス電圧は、バッファ１０２により接続１０３を横切って負荷１０５のトランジスタ１２４のゲートに供給される。
図４Ｃは、信号ＩＮが約１０マイクロ秒の長いパルス幅を有する状況における差動信号入力ノードにおける信号ＩＮの波形図である。信号ＩＮは、約２．０ボルトのＤＣバイアス電圧、及び約１．０ボルトのＡＣ電圧振幅を有する５キロヘルツ方形波である。
図４Ｄは、図４Ｃの信号ＩＮがバッファ１０２の差動信号入力ノード１０６に供給される場合に負荷１０５の入力ノード１２２に現れる信号ＯＵＴの波形図である。信号ＯＵＴは、１．５ボルトのＤＣバイアス電圧、及び約１．０ボルトのＡＣ電圧振幅を有する。１．５ボルトＤＣバイアス電圧は、バッファ１０２により接続１０３を横切って負荷１０５のトランジスタ１２４のゲートに供給される。図２（先行技術）の先行技術状況では、負荷の入力における信号レベルはバッファと負荷との間のＡＣ結合に基因して時間的に減少するが、図４Ｄにおける負荷１０５の入力ノード１２２における信号レベルは、約２．０ボルトの高いままであり、高いパルスが１０マイクロ秒の間継続しても時間的に減少しない。差動信号ＯＵＴは、約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって５５パーセントより小さい減衰を伴って負荷に伝達される。ここでの減衰は、バッファ１０２の入力ノード１０６から負荷１０５の入力ノードまで測定される。従って、バッファ１０２は、バッファ１０２から負荷１０５まで信号が非常に短いパルス（例えば、５００ピコ秒以下のパルス）及び非常に長いパルス（例えば、１０マイクロ秒以上）の両方を有する場合に、信号を負荷１０５に首尾よく伝達できるから、図１の従来のバッファよりも多用途である。
１つの用途では、バッファ１０２は、携帯電話内のＲＦトランシーバ集積回路の局部発振器の多係数分割器（multi-modulus divider）（ＭＭＤ）における信号経路で利用される。バッファを通じて伝達される信号は、高い周波成分（例えば、短い５００ピコ秒パルス）、ならびに、はるかに低い周波数成分（例えば、１０マイクロ秒パルス）の劉邦を有する。バッファ１０２は、ＣＭＬ論理回路の出力からＣＭＯＳ論理回路の入力までパルスを伝達するためのバッファとして信号経路内で使用可能である。
１つの有益な態様では、新規バッファ１０２とそれの負荷との間のＤＣ結合は、図１の先行技術のコンデンサ２０及び２１を含まない。図１の先行技術のコンデンサ２０及び２１のそれぞれは、例えば、集積回路形式で実現される場合に、大きい集積回路領域を占有する２ピコファラッド・コンデンサであってよい。図３の新規バッファ「１０２は、これらのコンデンサを必要も使用もしない。これは、幾つかの利点を有する。
第１に、バッファと一緒にコンデンサを集積回路上に設ける必要がないことは、バッファ、負荷及びそのバッファ及び負荷間の接続によってついやされる集積回路領域の大きさ（amount）を減少させる。さらに、負荷をＤＣバイアスするための抵抗を負荷に設ける必要がないことは、図３の新規バッファ回路を実現するために必要とされる集積回路領域の大きさを減少させる。新規バッファ回路１０２を実現するために必要とされる集積回路領域の大きさの全体的な減少は、図１の先行技術ＡＣ結合回路と比較して集積回路コストを減少させる。
第２に、図１の先行技術回路のＡＣ結合用コンデンサ２０及び２１を設ける必要がないことは、負荷１０５をバッファ１０２により接近して配置できるようにする。バッファと負荷の間の距離を減少さることは、バッファと負荷の間の接続の長さを減少させ、従って、これらの接続の寄生容量を減少させる。集積回路上の長い信号ライン導体は、そのライン自体と近隣の及びその下に存在する構造との間に寄生容量を有する。図１の先行技術回路では、バッファ1は、それが信号を負荷に駆動する場合に、この寄生容量を充電しそして放電しなければならない。バッファ１と負荷２の間の接続の導体部分の寄生容量は、５００フェムトファラッド(500 x 10E-15F)のように大きいことが多い。駆動される信号が非常に頻繁に切替わる非常に高い周波数信号（例えば、１ギガヘルツ）である場合には、バッファは、負荷への接続の寄生容量を充電させそして放電させなければならないから、大量の電力を消費しうる。図３の実施の形態では、バッファ１０２が負荷に１０５に接近して配置されるから、接続１０３及び１０４は、比較的短くなされうる。接続１０３及び１０４は短いから、それらの寄生容量は小さい。１つの例では、各接続１０３及び１０４の全体の寄生容量は２０フェムトファラッド(20x10E-15F)より小さくなるまで減少される。
第３に、上述のようにバッファと負荷の間の接続１０３及び１０４の寄生容量を減少させることは、バッファが多くの容量を充電しそして放電しなくてもよいから、バッファの電力消費を減少させる。
プルダウン負荷ラッチ１１２内にコンデンサ１２１を設けることは随意である。コンデンサ１２１が設けられる場合には、差動入力信号の周波数が増大すると、コンデンサ１２１のインピーダンスが減少し、それによって、トランジスタ１１６及び１１７のソース間のインピーダンスを減少させ、そしてまたこれらのソースと接地導体１１９との間のインピーダンスを効果的に減少させる。トランジスタ１１６及び１１７のソースと接地導体１１９との間のインピーダンスを減少させることはノード１０８及び１０９の最大電圧スイング（maximum voltage swing）の増加を生ずる。ノード１０８及び１０９の最大電圧スイング（maximum voltage swing）を増加させることは、差動信号入力ノード１０６及び１０７に適切に受信されうる入力信号のＡＣ振幅を効果的に増大させる。より大きいＡＣ振幅の入力信号を受信するためにバッファ１０２の容量を増加させることは、バッファの「ヘッドルーム」（"headroom"）を増加させると呼ばれる場合がある。ノード１０８及び１０９の最大電圧スイングを増大させることは高い周波数でのバッファのヘッドルームを増大させるだけではなく、ノード１０８及び１０９の最大電圧スイングを増大させることは入力電圧信号を出力電流信号に変換するためのバッファ１０２の容量（すなわち、バッファ１０２のトランスコンダクタンス）を増大させる作用をする。従って、コンデンサ１２１は、バッファ１０２のヘッドルームとトランスコンダクタンスの両方を増加する入力信号周波数をもって増加させる。
バッファ１０２は、１より小さいＤＣオフセット伝達関数（ＤＣオフセット利得）を有する。このことは、差動信号入力ノード１０６及び１０７に受信される入力信号のＤＣバイアス・オフセット電圧が理想のＤＣバイアス・オフセットに対してあるＤＣ電圧（ＤＣ入力オフセット）だけオフ（off）している場合には、バッファ１０２は、対応する出力信号を、負荷における理想ＤＣバイアス電圧から他のＤＣ電圧（ＤＣ出力オフセット）だけ異なるＤＣバイアス電圧と一緒に負荷１０５に供給するであろう。しかし、ＤＣ出力オフセットの大きさは、ＤＣ入力オフセットの大きさより小さい。従って、差動信号をバッファするためにバッファ１０２を用いることは、バッファ１０２が信号経路内にない場合よりも負荷１０５におけるＤＣバイアス・オフセットを大きくせず、信号経路内でバッファ１０２を用いることは、負荷においけるＤＣバイアス・オフセットをより小さくするであろう。信号がバッファの連鎖をたどる場合にＤＣオフセットが増加しないで、新規のＣＭＬバッファの多数の具体例（instantiations）が互いに直列に連鎖されうる。
図５は、バッファ１０２の他の実施の形態の図である。図５の実施の形態では、２つのバイアス抵抗１２８及び１２９が設けられる。抵抗１２８は、トランジスタ１１６のゲートをＤＣバイアス電圧に抵抗的に結合する。抵抗１２９は、トランジスタ１１７のゲートをＤＣバイアス電圧ＶＢＩＡＳに抵抗的に結合する。バッファ１０２がそれの負荷に与える「自己バイアス」（"self-biasing"）ＤＣバイアス電圧は、電圧ＶＢＩＡＳを調節することによって調節されうる。
図６は、負荷にＤＣ結合されたバッファが、１）ＤＣバイアス電圧を負荷に与える、そして、２）５キロヘルツから１ギガヘルツまでの広い周波数範囲にわたって５０パーセントより少ない減衰をもって差動信号を負荷に伝達する新規の方法のフローチャートである。図３のバッファ１０２の第１の差動信号出力ノード１０８から図３の負荷１０５の第１の差動信号入力ノード１２２までの第１の導電性信号経路が設けられる（ステップ２００）。第１の導電性信号経路は、出力ノードから入力ノードまでの第１の連続導体による直接接続である。図１のＡＣ結合例のような介在コンデンサは存在しない。図３のプルダウン負荷ラッチ１１２は、接続１０３を横切るＤＣバイアス電圧を負荷１０５の第１の差動信号入力ノード１２２に与えるために用いられる（ステップ２０１）。バッファ１０２の第２の差動信号出力ノード１０９から負荷１０５の第２の差動信号入力ノード１２３までの第２の導電性信号経路が設けられる（ステップ２０２）。第２の導電性信号経路は、出力ノードから入力ノードまでの第２の連続導体による直接接続である。プルダウン負荷ラッチ１１２は、接続１０４を横切るＤＣバイアス電圧を負荷１０５の第２の差動信号入力ノード１２３に与えるために用いられる（ステップ２０３）。バッファ１０２は負荷１０５の入力ノードをＤＣバイアスするだけではなく、バッファ１０２はまた、バッファ１０２の第１及び第２の差動信号入力ノード１０６及び１０７に差動信号を受信し、そして、これらの信号を、広い５キロヘルツから１ギガヘルツまでの周波数範囲にわたって５０パーセントより少ない減衰をもって、負荷１０５の第１及び第２の差動信号入力ノード１２２及び１２３への第１及び第２の導電性信号経路を横切って負荷１０５に伝達する。減衰は、バッファ１０２の差動信号入力ノード１０６及び１０８と負荷１０５の差動信号入力ノード１２２及び１２３の間で測定される。
ある特定の実施の形態が教示の目的のために上述されたが、この特許文書の教示は一般的な適用性を有しており、上記特定の実施の形態に限定されない。プルダウン負荷ラッチの使用が１対の差動信号入力を有するバッファに関連して上記で説明されたが、そのプルダウン負荷ラッチは１対より多い差動信号入力ノードを有する論理ゲードで使用可能である。ＣＭＬ回路の出力を負荷にＤＣ結合しかつＤＣバイアス電圧を負荷に供給するためにＤＣ結合を用いる上述の技法は、例えば、ＣＭＬ ＮＯＲゲートのような他のタイプの回路での使用に拡張可能である。新規のＣＭＬバッファの例示的な実施例が携帯電話内のmulti-modulus divider (MMD)における用途に関連して上述されたが、新規のＣＭＬバッファはＭＭＤｓ及び携帯電話以外の用途において一般的な適用可能性を有する。従って、上述された特定の実施の形態の種々の特徴の種々の修正、適合、及び組合せが、下記に記載される特許請求の範囲から逸脱することなしに実施可能である。
(関連出願の相互参照)
この出願は、２００６年６月２８日に提出された仮出願第60/817,595号及び２００６年７月２４日に提出された仮出願第60/833,059号の３５ＵＳＣ１１９に基づく利益を主張し、前記仮出願は参照としてここに取り入れられる。
本願の出願時に提出された請求項１−２５に対応する記載が付記１−２５として表記される。
付記１
第１の差動信号入力ノードと、
第２の差動信号入力ノードと、
第１の差動信号出力ノードと、
第２の差動信号出力ノードと、
ソース、ドレイン及びゲートを有し、ゲートは前記第１の差動信号入力ノードに結合され、そして、ソースは前記第１の差動信号出力ノードに結合される第１の電界効果トランジスタ（ＦＥＴ）と、
ソース、ドレイン及びゲートを有し、ドレインは前記第１のＦＥＴのドレインに結合され、ゲートは前記第２の差動信号入力ノードに結合され、ソースは前記第２の差動出力ノードに結合される第２の電界効果トランジスタ（ＦＥＴ）と、
第１の入力ノード及び第２の入力ノードを有するラッチであって、該ラッチの第１の入力ノードは前記第１の差動信号出力ノードであり、そして、該ラッチの第２の入力ノードは前記第２の差動信号出力ノードであるラッチと、
を備えるバッファ回路。
付記２
前記バファ回路は、信号をそれの第１の差動信号入力ノードに受信し、そして、
前記信号をそれの第１の差動信号出力ノードから負荷の差動信号入力ノードに伝達し、前記信号が、約５キロヘルツのより少ないから１ギガヘルツより多いまでの周波数範囲にわたって、５０パーセントより小さい減衰をもって前記バッファ回路の前記第１の差動信号入力ノードから前記負荷の前記差動信号入力ノードに伝達される、付記１のバッファ回路。
付記３
前記ラッチは、
ソース、ドレイン、及びゲートを有し、ソースは接地に抵抗的に結合され、ドレインは前記ラッチの前記第２の入力ノードに結合され、ゲートは前記ラッチの前記第１の入力ノードに結合される第１のＮチャンネル電界効果トランジスタ（ＦＥＴ）と、
ソース、ドレイン及びゲートを有する第２のＮチャンネルＦＥＴであって、前記第２のＮチャンネルＦＥＴのドレインは前記第１のＮチャンネルＦＥＴのゲートに結合され、前記第２のＮチャンネルＦＥＴのゲートは前記第１のＮチャンネルＦＥＴのドレインに結合され、そして、前記第２のＮチャンネルＦＥＴのソースは接地に抵抗的に結合される前記第２のＮチャンネルＦＥＴと、
を備える、付記１のバッファ回路。
付記４
前記第１及び第２の差動信号出力ノードは負荷の１対の差動信号入力ノードにＤＣ結合される、付記３のバッファ回路。
付記５
前記バッファ回路は、それの第１及び第２の差動信号入力ノードから前記負荷の前記１対の差動信号入力ノードまでのＤＣ伝達関数比を有し、そして、前記ＤＣ伝達関数比は約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって１より小さい、付記４のバッファ回路。
付記６
電界効果トランジスタ（ＦＥＴ）を備え、前記ＦＥＴはゲートを有し、そして、前記ゲートは前記負荷の信号入力ノードである負荷と、
第１及び第２の差動信号入力リード及び第１及び第２の差動信号出力リードを有し、第１の差動信号出力リードは前記負荷の前記信号入力ノードにＤＣ結合されるバッファ回路と、
を備え、
前記バッファ回路は、
ソース、ドレイン及びゲートを有し、ドレインは供給電圧を受け取るように結合され、ゲートは前記バッファ回路の前記第１の差動信号入力リードであり、そして、ソースは前記バッファ回路の前記第１の差動信号出力リードに結合される第１の電界効果トランジスタ（ＦＥＴ）と、
ソース、ドレイン及びゲートを有し、ドレインは前記第１のＦＥＴのドレインに結合され、ゲートは前記バッファ回路の前記第２の差動信号入力リードであり、そしてソースは前記バッファ回路の前記第２の差動信号出力リードに結合される第２の電界効果トランジスタ（ＦＥＴ）と、
第１の入力ノード及び第２の入力ノードを有し、第１の入力ノードは前記バッファ回路の前記第１の差動信号出力リードに結合され、第２の入力ノードは前記バッファ回路の前記第２の差動信号出力リードに結合されるラッチと
を備えるシステム。
付記７
前記ラッチは、１対の交差結合Ｎチャンネル電界効果トランジスタを備える、付記６のシステム。
付記８
前記バッファ回路の前記第１の差動信号出力リードは、前記バッファ回路の前記第１の差動信号出力リードから前記負荷の前記信号入力ノードまで延長する連続導体によって、前記負荷の前記信号入力ノードにＤＣ結合される、付記６のシステム。
付記９
前記バッファ回路は、前記負荷のＦＥＴのゲートにＤＣバイアス電圧を供給する、付記６のシステム。
付記１０
前記ラッチは、
ソース、ゲート、及びドレインを有し、ゲートは前記ラッチの第１の入力ノードに結合されるＮチャンネル・トランジスタと、
第１の端子及び第２の端子を有する抵抗であって、前記抵抗の第１の端子は前記Ｎチャンネル・トランジスタのソースに結合され、前記抵抗の第２の端子は接地導体に結合され、前記ラッチは前記負荷のＦＥＴのゲートにＤＣバイアス電圧を供給し、前記ＤＣバイアス電圧は前記抵抗で降下した電圧プラス前記Ｎチャンネル・トランジスタのゲート・ソース間電圧に実質的に等しい前記抵抗と
を備える、付記６のシステム。
付記１１
前記負荷は、ＤＣバイアス電圧を前記負荷のＦＥＴのゲートに供給できるバイアス回路を備えていない、付記６のシステム。
付記１２
前記バッファ回路は、多係数周波数分割器の一部である、付記６のシステム。
付記１３
前記バッファ回路は、それの第１及び第２の差動信号入力リードから前記負荷までにＤＣ伝達関数比を有し、前記ＤＣ伝達関数比は、約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって１より小さい、付記６のシステム。
付記１４
前記バッファ回路は、それの第１の差動入力リードで信号を受信し、そして、約５キロヘルツより少ないから１ギガヘルツより多いまでの信号周波数範囲にわたって５０パーセントより少ない減衰をもって前記信号を前記負荷の信号入力ノードに伝達する、付記６のシステム。
付記１５
前記バッファ回路は、前記負荷の信号入力ノードにＤＣバイアス電圧を供給し、差動入力信号が前記バッファ回路の前記第１の差動信号入力リードで受信され、前記差動入力信号はＤＣバイアス電圧を有し、そして、前記差動入力信号のＤＣバイアス電圧は前記負荷の信号入力ノードにおける前記ＤＣバイアス電圧を決定する、付記６のシステム。
付記１６
前記負荷はＣＭＯＳ論理回路である、付記６のシステム。
付記１７
負荷と、
電流モード論理（ＣＭＬ）差動信号をバッファするための及び前記ＣＭＬ差動信号を前記負荷に駆動するための手段と、
を備え、前記手段は前記負荷にＤＣ結合され、そして、前記手段は、前記ＣＭＬ差動信号が約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって５０パーセントより少ない減衰をもって前記負荷に伝達されるように、前記ＣＭＬ差動信号をバッファするためであるシステム。
付記１８
前記手段は、多係数分割器内のバッファである、付記１７のシステム。
付記１９
ラッチを含むバッファの第１の差動信号出力ノードから負荷の第１の差動信号入力ノードまで延長する第１の導電性信号経路を提供すること、
前記第１の導電性信号経路を横切って前記負荷の第１の差動信号入力ノードに第１のＤＣバイアス電圧を与えるために前記ラッチを用いること、
前記バッファの第２の差動信号出力ノードから前記負荷の第２の差動信号入力ノードまで延長する第の導電性信号経路を提供すること、
前記第２の導電性信号経路を横切って前記負荷の第２の差動信号入力ノードに第２のＤＣバイアス電圧を与えるために前記ラッチを用いること、
前記バッファの第１及び第２の差動信号入力ノードで差動信号を受信すること及び前記差動信号が約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって５０パーセントより少ない減衰をもって前記負荷に伝達されるように前記第１及び第２の導電性信号通路を横切って前記バッファから前記負荷に前記差動信号を伝達すること、
を備える方法。
付記２０
前記バッファは電流モード論理（ＣＭＬ）バッファであり、そして、前記ラッチは、１対の交差結合Ｎチャンネル・トランジスタを含む、付記１９の方法。
付記２１
前記第１及び第２のＤＣバイアス電圧は同じＤＣ電圧であり、前記第１の導電性信号経路は２０フェムトファラッドより少ない全容量を有し、前記第２の導電性信号経路は２０フェムトファラッドより少ない全容量を有する、付記２０の方法。
付記２２
前記バッファから前記負荷に伝達される差動信号は、５００ピコ秒より小さいパルス幅を有するパルスを含み、かつまた、１０マイクロ秒より大きいパルス幅を有する、付記２１の方法。
付記２３
前記バッファは、Ｐチャンネル・トランジスタを含まない、また、前記バッファはバイポーラ接合トランジスタを含まない、付記１９の方法。
付記２４
前記負荷はＣＭＯＳ論理回路である、付記１９の方法。
付記２５
ラッチを含むバッファの第１の差動信号出力ノードから負荷の第１の差動信号入力ノードまで延長する第１の導電性信号経路を提供するための手段と
前記第１の導電性信号経路を横切って前記負荷の第１の差動信号入力ノードに第１のＤＣバイアス電圧を与えるために前記ラッチを用いるための手段と、
前記バッファの第２の差動信号出力ノードから前記負荷の第２の差動信号入力ノードまで延長する第の導電性信号経路を提供するための手段と
前記第２の導電性信号経路を横切って前記負荷の第２の差動信号入力ノードに第２のＤＣバイアス電圧を与えるために前記ラッチを用いるための手段と、
前記バッファの第１及び第２の差動信号入力ノードで差動信号を受信する、そして、前記差動信号が約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって５０パーセントより少ない減衰をもって前記負荷に伝達されるように前記第１及び第２の導電性信号通路を横切って前記バッファから前記負荷に前記差動信号を伝達するための手段と、
を備える回路。

Claims (23)

  1. 第１の差動信号入力ノードと、
    第２の差動信号入力ノードと、
    第１の差動信号出力ノードと、
    第２の差動信号出力ノードと、
    ソース、ドレイン及びゲートを有し、ゲートは前記第１の差動信号入力ノードに結合され、そして、ソースは前記第１の差動信号出力ノードに結合される第１の電界効果トランジスタ（ＦＥＴ）と、
    ソース、ドレイン及びゲートを有し、ドレインは前記第１のＦＥＴのドレインに結合され、ゲートは前記第２の差動信号入力ノードに結合され、ソースは前記第２の差動信号出力ノードに結合される第２の電界効果トランジスタ（ＦＥＴ）と、
    第１の入力ノード及び第２の入力ノードを有するラッチであって、該ラッチの第１の入力ノードは前記第１の差動信号出力ノードであり、そして、該ラッチの第２の入力ノードは前記第２の差動信号出力ノードであるラッチと、
    を備え、前記ラッチは、
    ソース、ドレイン及びゲートを有し、第３の電界効果トランジスタ（ＦＥＴ）であって、前記第３のＦＥＴのドレインは前記第２のＦＥＴのソースに結合される第３の電界効果トランジスタ（ＦＥＴ）と、
    ソース、ドレイン及びゲートを有する第４の電界効果トランジスタ（ＦＥＴ）であって、前記第４のＦＥＴのドレインは前記第１のＦＥＴのソースに結合される第４の電界効果トランジスタ（ＦＥＴ）と、
    前記第３のＦＥＴのソースに結合される第１の端子および接地に結合される第２の端子を有する第１の抵抗と、
    前記第４のＦＥＴのソースに結合される第１の端子および接地に結合される第２の端子を有する第２の抵抗と、
    第１の端子および第２の端子を有し、前記第１の端子は前記第３のＦＥＴのソースと前記第１の抵抗の第１の端子とに結合され、前記第２の端子は前記第４のＦＥＴのソースと前記第２の抵抗の前記第１の端子とに結合されるコンデンサと、をさらに備え、
    前記第３のＦＥＴのドレインは前記第４のＦＥＴのゲートに結合され、前記第３のＦＥＴのドレインは前記ラッチの前記第２の入力ノードに結合され、前記第３のＦＥＴのゲートは前記ラッチの前記第１の入力ノードに結合され、
    前記第４のＦＥＴのゲートは前記ラッチの前記第２の入力ノードに結合され、前記第４のＦＥＴのドレインは前記第３のＦＥＴのゲートに結合され、前記第４のＦＥＴのドレインは前記ラッチの前記第１の入力ノードに結合される、バッファ回路。
  2. 信号をそれの第１の差動信号入力ノードに受信し、そして、前記信号を負荷の差動信号入力ノードにＤＣ結合されたそれの第１の差動信号出力ノードから伝達し、前記信号が、前記負荷の前記差動信号入力ノード上にＤＣバイアス電圧を与える前記第１および第２の抵抗との組み合わせにおいて前記負荷の前記差動信号入力ノードに前記ラッチの前記第１の入力ノードがＤＣ結合される配列により約５キロヘルツのより少ないから１ギガヘルツより多いまでの周波数範囲にわたって、５０パーセントより小さい減衰をもって前記バッファ回路の前記第１の差動信号入力ノードから前記負荷の前記差動信号入力ノードに伝達される、請求項１のバッファ回路。
  3. 前記第１及び第２の差動信号出力ノードは負荷の１対の差動信号入力ノードにＤＣ結合される、請求項１のバッファ回路。
  4. 前記バッファ回路は、それの第１及び第２の差動信号入力ノードから前記負荷の前記１対の差動信号入力ノードまでのＤＣ伝達関数比を有し、そして、前記負荷の前記差動信号入力ノード上にＤＣバイアス電圧を与える前記第１および第２の抵抗との組み合わせにおいて前記負荷の前記差動信号入力ノードに前記ラッチの前記第１の入力ノードおよび前記第２の入力ノードがＤＣ結合された配列により前記ＤＣ伝達関数比は約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって１より小さい、請求項３のバッファ回路。
  5. 電界効果トランジスタ（ＦＥＴ）を備える負荷と、ここにおいて、記ＦＥＴはゲートを有し、そして、前記ゲートは前記負荷の信号入力ノードであり、
    第１及び第２の差動信号入力リード及び第１及び第２の差動信号出力リードを有し、第１の差動信号出力リードは前記負荷の前記信号入力ノードにＤＣ結合されるバッファ回路と、
    を備え、
    前記バッファ回路は、
    ソース、ドレイン及びゲートを有し、ドレインは供給電圧を受け取るように結合され、ゲートは前記バッファ回路の前記第１の差動信号入力リードであり、そして、ソースは前記バッファ回路の前記第１の差動信号出力リードに結合される第１の電界効果トランジスタ（ＦＥＴ）と、
    ソース、ドレイン及びゲートを有し、ドレインは前記第１のＦＥＴのドレインに結合され、ゲートは前記バッファ回路の前記第２の差動信号入力リードであり、そしてソースは前記バッファ回路の前記第２の差動信号出力リードに結合される第２の電界効果トランジスタ（ＦＥＴ）と、
    第１の入力ノード及び第２の入力ノードを有し、第１の入力ノードは前記バッファ回路の前記第１の差動信号出力リードに結合され、第２の入力ノードは前記バッファ回路の前記第２の差動信号出力リードに結合されるラッチと
    を備え、
    前記ラッチは、
    ソース、ドレイン及びゲートを有する第３の電界効果トランジスタ（ＦＥＴ）であって、前記第３のＦＥＴのドレインは前記第２のＦＥＴのソースに結合される第３の電界効果トランジスタ（ＦＥＴ）と、
    ソース、ドレイン及びゲートを有する第４の電界効果トランジスタ（ＦＥＴ）であって、前記第４のＦＥＴのドレインは前記第１のＦＥＴのソースに結合される第４の電界効果トランジスタ（ＦＥＴ）と、
    前記第３のＦＥＴのソースに結合される第１の端子および接地に結合される第２の端子を有する第１の抵抗と、
    前記第４のＦＥＴのソースに結合される第１の端子および接地に結合される第２の端子を有する第２の抵抗と、
    第１の端子および第２の端子を有し、前記第１の端子は前記第３のＦＥＴのソースと前記第１の抵抗の第１の端子とに結合され、前記第２の端子は前記第４のＦＥＴのソースと前記第２の抵抗の前記第１の端子とに結合されるコンデンサと、をさらに備え、
    前記第３のＦＥＴのドレインは前記第４のＦＥＴのゲートに結合され、前記第３のＦＥＴのドレインは前記ラッチの前記第２の入力ノードに結合され、前記第３のＦＥＴのゲートは前記ラッチの前記第１の入力ノードに結合され、
    前記第４のＦＥＴのゲートは前記ラッチの前記第２の入力ノードに結合され、前記第４のＦＥＴのドレインは前記第３のＦＥＴのゲートに結合され、前記第４のＦＥＴのドレインは前記ラッチの前記第１の入力ノードに結合される、システム。
  6. 前記バッファ回路の前記第１の差動信号出力リードは、前記バッファ回路の前記第１の差動信号出力リードから前記負荷の前記信号入力ノードまで延長する連続導体によって、前記負荷の前記信号入力ノードにＤＣ結合される、請求項５のシステム。
  7. 前記バッファ回路は、前記負荷のＦＥＴのゲートにＤＣバイアス電圧を供給する、請求項５のシステム。
  8. 前記ラッチは前記負荷のＦＥＴのゲートにＤＣバイアス電圧を供給し、前記ＤＣバイアス電圧は前記第２の抵抗で降下した電圧プラス前記第４のＦＥＴのゲート・ソース間電圧に等しい、請求項５のシステム。
  9. 前記負荷は、ＤＣバイアス電圧を前記負荷のＦＥＴのゲートに供給できるバイアス回路を備えていない、請求項５のシステム。
  10. 前記バッファ回路は、多係数周波数分割器の一部である、請求項５のシステム。
  11. 前記負荷は差動信号入力ノードを備え、前記バッファ回路は、それの第１及び第２の差動信号入力リードから前記負荷までにＤＣ伝達関数比を有し、前記負荷の前記差動信号入力ノード上にＤＣバイアス電圧を与える前記第１および第２の抵抗との組み合わせにおいて前記負荷の前記差動信号入力ノードに前記ラッチの前記第１の入力ノードおよび前記第２の入力ノードが第１および第２の導電性信号経路によってＤＣ結合される配列により、前記ＤＣ伝達関数比は、約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって１より小さい、請求項５のシステム。
  12. 前記負荷は差動信号入力ノードを備え、前記バッファ回路は、それの第１の差動入力リードで信号を受信し、そして、前記負荷の前記差動信号入力ノード上にＤＣバイアス電圧を与える前記第１および第２の抵抗との組み合わせにおいて前記負荷の前記差動信号入力ノードに前記ラッチの前記第１の入力ノードおよび前記第２の入力ノードが第１および第２の導電性信号経路によってＤＣ結合される配列により、約５キロヘルツより少ないから１ギガヘルツより多いまでの信号周波数範囲にわたって５０パーセントより少ない減衰をもって前記信号を前記負荷の信号入力ノードへのＤＣ結合を通じて伝達する、請求項５のシステム。
  13. 前記バッファ回路は、前記負荷の前記信号入力ノードにＤＣバイアス電圧を供給し、差動入力信号が前記バッファ回路の前記第１の差動信号入力リードで受信され、前記差動入力信号はＤＣバイアス電圧を有し、そして、前記差動入力信号のＤＣバイアス電圧は前記負荷の信号入力ノードにおける前記ＤＣバイアス電圧を決定する、請求項５のシステム。
  14. 前記負荷はＣＭＯＳ論理回路である、請求項５のシステム。
  15. 負荷と、
    電流モード論理（ＣＭＬ）差動信号をバッファするための及び前記ＣＭＬ差動信号を前記負荷に駆動するための手段と、
    を備え、前記手段は前記負荷にＤＣ結合され、そして、前記手段は、前記ＣＭＬ差動信号が約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって５０パーセントより少ない減衰をもって前記負荷に伝達されるように、前記ＣＭＬ差動信号をバッファするためであり、
    前記バッファするための手段はラッチを備え、前記ラッチは、
    ソース、ドレインおよびゲートを有し、ドレインは前記ラッチの第１の入力ノードに結合される第１の電界効果トランジスタ（ＦＥＴ）と、
    ソース、ドレインおよびゲートを有し、ドレインは前記ラッチの第２の入力ノードに結合される第２の電界効果トランジスタ（ＦＥＴ）と、
    前記第１のＦＥＴのソースに結合される第１の端子および接地に結合される第２の端子を有する第１の抵抗と、
    前記第２のＦＥＴのソースに結合される第１の端子および接地に結合される第２の端子を有する第２の抵抗と、
    第１の端子および第２の端子を有し、前記第１の端子は前記第１のＦＥＴのソースと前記第１の抵抗の前記第１の端子とに結合され、前記第２の端子は前記第２のＦＥＴのソースと前記第２の抵抗の前記第１の端子とに結合されるコンデンサと、を備え、
    前記約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたる５０パーセント減衰は、前記負荷の差動信号入力ノード上にＤＣバイアス電圧を与えるために前記第１および第２の抵抗との組み合わせにおいて前記負荷の前記差動信号入力ノードに前記ラッチの前記第１の入力ノードおよび前記第２の入力ノードが第１および第２の導電性信号経路によってＤＣ結合される配列により与えられる、システム。
  16. 前記手段は、多係数分割器内のバッファである、請求項１５のシステム。
  17. 第１の入力ノードおよび第２の入力ノードを有するラッチを含むバッファの第１の差動信号出力ノードから負荷の第１の差動信号入力ノードまで延長する第１の導電性信号経路を提供すること、
    前記第１の導電性信号経路を横切って前記負荷の第１の差動信号入力ノードに第１のＤＣバイアス電圧を与えるために前記ラッチを用いること、
    前記バッファの第２の差動信号出力ノードから前記負荷の第２の差動信号入力ノードまで延長する第２の導電性信号経路を提供すること、
    前記第２の導電性信号経路を横切って前記負荷の第２の差動信号入力ノードに第２のＤＣバイアス電圧を与えるために前記ラッチを用いること、
    前記バッファの第１及び第２の差動信号入力ノードで差動信号を受信すること及び前記差動信号が約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって５０パーセントより少ない減衰をもって前記負荷に伝達されるように前記第１及び第２の導電性信号通路を横切って前記バッファから前記負荷に前記差動信号を伝達すること、
    を備え、
    前記バッファは、
    ソース、ドレイン及びゲートを有し、ドレインは供給電圧を受け取るように結合され、ゲートは前記バッファの前記第１の差動信号入力リードであり、そして、ソースは前記バッファの前記第１の差動信号出力リードに結合される第１の電界効果トランジスタ（ＦＥＴ）と、
    ソース、ドレイン及びゲートを有し、ドレインは前記第１のＦＥＴのドレインに結合され、ゲートは前記バッファの前記第２の差動信号入力リードであり、そしてソースは前記バッファの前記第２の差動信号出力リードに結合される第２の電界効果トランジスタ（ＦＥＴ）と、を含み、
    前記ラッチは、
    ソース、ドレイン及びゲートを有し、第３の電界効果トランジスタ（ＦＥＴ）であって、前記第３のＦＥＴのドレインは前記第２のＦＥＴのソースに結合される第３の電界効果トランジスタ（ＦＥＴ）と、
    ソース、ドレイン及びゲートを有する第４の電界効果トランジスタ（ＦＥＴ）であって、前記第４のＦＥＴのドレインは前記第１のＦＥＴのソースに結合される第４の電界効果トランジスタ（ＦＥＴ）と、
    前記第３のＦＥＴのソースに結合される第１の端子および接地に結合される第２の端子を有する第１の抵抗と、
    前記第４のＦＥＴのソースに結合される第１の端子および接地に結合される第２の端子を有する第２の抵抗と、
    第１の端子および第２の端子を有し、前記第１の端子は前記第３のＦＥＴのソースと前記第１の抵抗の第１の端子とに結合され、前記第２の端子は前記第４のＦＥＴのソースと前記第２の抵抗の前記第１の端子とに結合されるコンデンサと、をさらに備え、
    前記第３のＦＥＴのドレインは前記第４のＦＥＴのゲートに結合され、前記第３のＦＥＴのドレインは前記ラッチの前記第２の入力ノードに結合され、前記第３のＦＥＴのゲートは前記ラッチの前記第１の入力ノードに結合され、
    前記第４のＦＥＴのゲートは前記ラッチの前記第２の入力ノードに結合され、前記第４のＦＥＴのドレインは前記第３のＦＥＴのゲートに結合され、前記第４のＦＥＴのドレインは前記ラッチの前記第１の入力ノードに結合され、
    前記約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたる５０パーセントより少ない減衰は、前記負荷の前記第１および第２の差動信号入力ノード上にＤＣバイアス電圧を与えるために前記第１および第２の抵抗との組み合わせにおいて前記負荷の前記第１および第２の差動信号入力ノードに前記ラッチの前記第１の入力ノードおよび前記第２の入力ノードがＤＣ結合され、前記ラッチの前記第２の入力ノードが前記負荷の前記第２の差動信号入力ノードに結合される配列により与えられる、方法。
  18. 前記バッファは電流モード論理（ＣＭＬ）バッファであり、そして、前記ラッチの前記第３および第４のＦＥＴは、１対の交差結合Ｎチャンネル・トランジスタを含む、請求項１７の方法。
  19. 前記第１及び第２のＤＣバイアス電圧は同じＤＣ電圧であり、前記第１の導電性信号経路は２０フェムトファラッドより少ない全容量を有し、前記第２の導電性信号経路は２０フェムトファラッドより少ない全容量を有する、請求項１８の方法。
  20. 前記バッファから前記負荷に伝達される差動信号は、５００ピコ秒より小さいパルス幅を有するパルスを含み、かつまた、１０マイクロ秒より大きいパルス幅を有する、請求項１９の方法。
  21. 前記バッファは、Ｐチャンネル・トランジスタを含まない、また、前記バッファはバイポーラ接合トランジスタを含まない、請求項１７の方法。
  22. 前記負荷はＣＭＯＳ論理回路である、請求項１７の方法。
  23. 第１の入力ノードおよび第２の入力ノードを有するラッチを含むバッファの第１の差動信号出力ノードから負荷の第１の差動信号入力ノードまで延長する第１の導電性信号経路を提供する、
    前記第１の導電性信号経路を横切って前記負荷の第１の差動信号入力ノードに第１のＤＣバイアス電圧を与えるために前記ラッチを用いる、
    前記バッファの第２の差動信号出力ノードから前記負荷の第２の差動信号入力ノードまで延長する第２の導電性信号経路を提供する、
    前記第２の導電性信号経路を横切って前記負荷の第２の差動信号入力ノードに第２のＤＣバイアス電圧を与えるために前記ラッチを用いる、
    前記バッファの第１及び第２の差動信号入力ノードで差動信号を受信する、そして、前記差動信号が約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたって５０パーセントより少ない減衰をもって前記負荷に伝達されるように前記第１及び第２の導電性信号通路を横切って前記バッファから前記負荷に前記差動信号を伝達する
    ように構成された回路であって、前記バッファは、
    ソース、ドレイン及びゲートを有し、ドレインは供給電圧を受け取るように結合され、ゲートは前記バッファの前記第１の差動信号入力リードであり、そして、ソースは前記バッファの前記第１の差動信号出力リードに結合される第１の電界効果トランジスタ（ＦＥＴ）と、
    ソース、ドレイン及びゲートを有し、ドレインは前記第１のＦＥＴのドレインに結合され、ゲートは前記バッファの前記第２の差動信号入力リードであり、そしてソースは前記バッファの前記第２の差動信号出力リードに結合される第２の電界効果トランジスタ（ＦＥＴ）と、を含み、
    前記ラッチは、
    ソース、ドレイン及びゲートを有する第３の電界効果トランジスタ（ＦＥＴ）であって、前記第３のＦＥＴのドレインは前記第２のＦＥＴのソースに結合される第３の電界効果トランジスタ（ＦＥＴ）と、
    ソース、ドレイン及びゲートを有する第４の電界効果トランジスタ（ＦＥＴ）であって、前記第４のＦＥＴのドレインは前記第１のＦＥＴのソースに結合される第４の電界効果トランジスタ（ＦＥＴ）と、
    前記第３のＦＥＴのソースに結合される第１の端子および接地に結合される第２の端子を有する第１の抵抗と、
    前記第４のＦＥＴのソースに結合される第１の端子および接地に結合される第２の端子を有する第２の抵抗と、
    第１の端子および第２の端子を有し、前記第１の端子は前記第３のＦＥＴのソースと前記第１の抵抗の第１の端子とに結合され、前記第２の端子は前記第４のＦＥＴのソースと前記第２の抵抗の前記第１の端子とに結合されるコンデンサと、を含み、
    前記第３のＦＥＴのドレインは前記第４のＦＥＴのゲートに結合され、前記第３のＦＥＴのドレインは前記ラッチの前記第２の入力ノードに結合され、前記第３のＦＥＴのゲートは前記ラッチの前記第１の入力ノードに結合され、
    前記第４のＦＥＴのゲートは前記ラッチの前記第２の入力ノードに結合され、前記第４のＦＥＴのドレインは前記第３のＦＥＴのゲートに結合され、前記第４のＦＥＴのドレインは前記ラッチの前記第１の入力ノードに結合され、
    前記約５キロヘルツより少ないから１ギガヘルツより多いまでの周波数範囲にわたる５０パーセントより少ない減衰は、前記負荷の前記第１および第２の差動信号入力ノード上にＤＣバイアス電圧を与えるために前記第１および第２の抵抗との組み合わせにおいて前記ラッチの前記第１の入力ノードが前記負荷の前記第１の差動入力ノードにＤＣ結合され、前記ラッチの前記第２の入力ノードが前記負荷の前記第２の差動信号入力ノードにＤＣ結合される配列により与えられる、回路。
JP2009518452A 2006-06-28 2007-06-18 多用途でコンパクトなｄｃ結合ｃｍｌバッファ Expired - Fee Related JP5502469B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US81759506P 2006-06-28 2006-06-28
US60/817,595 2006-06-28
US83305906P 2006-07-24 2006-07-24
US60/833,059 2006-07-24
US11/560,737 US7719313B2 (en) 2006-06-28 2006-11-16 Versatile and compact DC-coupled CML buffer
US11/560,737 2006-11-16
PCT/US2007/071496 WO2008002792A2 (en) 2006-06-28 2007-06-18 Versatile and compact dc-coupled cml buffer

Publications (2)

Publication Number Publication Date
JP2009543464A JP2009543464A (ja) 2009-12-03
JP5502469B2 true JP5502469B2 (ja) 2014-05-28

Family

ID=38846403

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009518452A Expired - Fee Related JP5502469B2 (ja) 2006-06-28 2007-06-18 多用途でコンパクトなｄｃ結合ｃｍｌバッファ

Country Status (7)

Country Link
US (1) US7719313B2 (ja)
EP (1) EP2039003B1 (ja)
JP (1) JP5502469B2 (ja)
KR (1) KR101109364B1 (ja)
CN (1) CN101479937B (ja)
TW (1) TW200814523A (ja)
WO (1) WO2008002792A2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821300B2 (en) * 2008-12-03 2010-10-26 International Business Machines Corporation System and method for converting between CML signal logic families
JP5454582B2 (ja) * 2009-09-09 2014-03-26 日本電気株式会社 ラッチ回路およびラッチ回路における電位補正方法
US7936186B1 (en) * 2009-12-04 2011-05-03 Intel Corporation Method and apparatus for correcting duty cycle via current mode logic to CMOS converter
US8378714B2 (en) * 2010-07-01 2013-02-19 Integrated Device Technology, Inc. 5V tolerant circuit for CML transceiver in AC-couple
WO2012066696A1 (ja) * 2010-11-19 2012-05-24 パナソニック株式会社 遅延機能付きレベルシフト回路、デジタル－アナログ混載型半導体集積回路、及び遅延回路
US8829954B2 (en) 2011-03-23 2014-09-09 Qualcomm Incorporated Frequency divider circuit
CN102412786B (zh) * 2011-12-20 2014-06-11 东南大学 一种跨导增强无源混频器
US9473120B1 (en) * 2015-05-18 2016-10-18 Qualcomm Incorporated High-speed AC-coupled inverter-based buffer with replica biasing
US9531372B1 (en) * 2015-06-05 2016-12-27 Texas Instruments Incorporated Driver with transformer feedback
CN106505990B (zh) * 2015-09-08 2021-12-03 恩智浦美国有限公司 具有可选滞后和速度的输入缓冲器
CN106488152B (zh) * 2016-09-27 2019-12-20 北京空间机电研究所 遥感ccd相机高速差分信号转换电路
CN107147431B (zh) * 2017-06-30 2022-10-11 横店集团得邦照明股份有限公司 一种基于差分耦合的低压直流载波通信电路及其实现方法
US10484042B2 (en) 2018-03-09 2019-11-19 Texas Instruments Incorporated Bidirectional data link

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2840329C2 (de) * 1978-09-15 1981-10-15 Siemens AG, 1000 Berlin und 8000 München Adreßpuffer in MOS-Technik
DE3675306D1 (de) 1985-08-09 1990-12-06 Siemens Ag Signalumsetzschaltung.
JPH01264309A (ja) * 1988-04-15 1989-10-20 Hitachi Ltd レベル変換回路
US5585747A (en) 1994-10-11 1996-12-17 Townsend & Townsend & Crew Llp High speed low power sense amplifier
JP3689197B2 (ja) 1996-09-06 2005-08-31 三菱電機株式会社 レベルシフト回路
US6154064A (en) * 1998-12-30 2000-11-28 Proebsting; Robert J. Differential sense amplifier circuit
US6254064B1 (en) * 1999-05-18 2001-07-03 Edward L. Gibbs Ornamental ring for fence
US6396329B1 (en) * 1999-10-19 2002-05-28 Rambus, Inc Method and apparatus for receiving high speed signals with low latency
US7282981B2 (en) * 2002-11-06 2007-10-16 Nec Corporation Level conversion circuit with improved margin of level shift operation and level shifting delays
US7091754B2 (en) 2004-06-28 2006-08-15 Exar Corporation CMOS LvPECL driver with output level control
JP3841221B2 (ja) * 2004-12-15 2006-11-01 株式会社ルネサステクノロジ 半導体集積回路

Also Published As

Publication number Publication date
KR20090034360A (ko) 2009-04-07
JP2009543464A (ja) 2009-12-03
US20080001633A1 (en) 2008-01-03
CN101479937B (zh) 2013-09-25
EP2039003A2 (en) 2009-03-25
WO2008002792A3 (en) 2008-05-29
KR101109364B1 (ko) 2012-01-31
US7719313B2 (en) 2010-05-18
EP2039003B1 (en) 2018-04-04
TW200814523A (en) 2008-03-16
CN101479937A (zh) 2009-07-08
WO2008002792A2 (en) 2008-01-03

Similar Documents

Publication Publication Date Title
JP5502469B2 (ja) 多用途でコンパクトなｄｃ結合ｃｍｌバッファ
US7239191B2 (en) Level shifting circuit
US20080246511A1 (en) Differential Drive Circuit and Electronic Apparatus Incorporating the Same
WO1994022220A1 (en) Differential- to single-ended cmos converter
US7298201B2 (en) Clock buffer circuit having predetermined gain with bias circuit thereof
US6271730B1 (en) Voltage-controlled oscillator including current control element
CN113691249B (zh) 工作周期校正电路及其方法
US11295789B2 (en) Latching sense amplifier
US6320422B1 (en) Complementary source coupled logic
CN113196660A (zh) 用于功率和高速应用的比较器
CN109412579B (zh) 电流模式逻辑驱动电路
US7236518B2 (en) Deskewing differential repeater
US6211699B1 (en) High performance CML to CMOS converter
US6452422B1 (en) Interface circuit and operating method thereof
US6489809B2 (en) Circuit for receiving and driving a clock-signal
JP2005223872A (ja) 差動駆動回路およびそれを内蔵する電子機器
US7026848B2 (en) Pre-driver circuit
US20010024137A1 (en) Driver circuit
KR100453424B1 (ko) 반도체 집적 회로
TWI751363B (zh) 緩衝器電路
KR100319288B1 (ko) 고속, 저 스큐 ｃｍｏｓ-ｅｃｌ컨버터
Ch'ng et al. Configurable output driver with programmable on-chip impedance supporting wide range data rates

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111004

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120104

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120112

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120403

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120821

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130820

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131119

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140212

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140313

R150 Certificate of patent or registration of utility model

Ref document number: 5502469

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees