JP3689197B2 - レベルシフト回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、レベルシフト回路に関するものであり、特に、GaAsディジタル回路等に用いられ、SCFLレベルをシフトしてDCFLレベルに変換するものに関する。
【0002】
【従来の技術】
GaAsディジタル回路は、光通信システムの送受信部や高速のICテスタ等に用いられている。このGaAsディジタル回路の基本構成には、大きく分けて図7に示すSCFL(Source-Coupled FET Logic :ソース結合型FET論理) や図8に示すDCFL(Direct-Coupled FET Logic :直接結合型FET論理) があり、SCFL回路は高速動作を要求する回路に、DCFL回路は低消費電力動作及び高集積化を重視する回路に主として用いられる。
【0003】
図7のSCFLにおいて、E1〜E4はE−FET (Enhancement mode FET) を、D1〜D3はD−FET(Deplation mode FET)を示し、R1〜R5は抵抗、Dd11 ,Dd21 はダイオード、IN,/INは入力信号端子、OUT,/OUTは出力信号端子、Vssは電源電圧端子を示す。
【0004】
そしてそのE−FET E1,E2はゲートに入力信号端子IN、/INが接続されており、ドレインが抵抗R1,R2を介してグランドに接続されるとともに、ソースが共通に接続されている。そして、その共通ソースがD−FET D1および抵抗R3を介して電源電圧端子Vssに接続されている。また、D−FET D1のゲートには電源電圧端子Vssが接続されている。
【0005】
E−FET E3はゲートがE−FET E1と抵抗R1との接続点に接続されており、ドレインがグランドに接続されるとともに、ソースがダイオードDd11 ,D−FET D2および抵抗R4を介して電源電圧端子Vssに接続されている。E−FET E4はゲートがE−FET E2と抵抗R2との接続点に接続されており、ドレインがグランドに接続されるとともに、ソースがダイオードDd21 ,D−FET D3および抵抗R5を介して電源電圧端子Vssに接続されている。また、ダイオードDd11 ,Dd21 とD−FET D2,D−FET D3との共通接続点には出力信号端子OUT,/OUTが接続されており、D−FET D2,D3のゲートには電源電圧端子Vssが接続されている。
【0006】
次に動作について説明する。入力信号端子IN,/INには相補形式で信号が入力され、差動増幅器を構成するE−FET E1,E2はこの入力信号に応じてその一方がオンし、他方がオフして、D−FET D1および抵抗R3からなる電流源により吸い込まれるべき電流が、E−FET E1,E2のいずれかに流れるように電流経路を切り換える。
【0007】
これにより抵抗R1,R2はそのいずれかの電流が流れた側に電圧降下を生じ、ソースフォロワを構成するE−FET E3,E4はその電圧降下を生じた側が“L”レベルとなり、他方が“H”レベルとなる。その結果、出力信号端子OUT,/OUTは入力信号端子IN,/INの入力信号とは逆相の信号を相補形式で出力する。
【0008】
また図8のDCFLにおいて、EはE−FET、DはD−FET、INは入力信号端子、OUTは出力信号端子、Vddは電源電圧端子を示す。
【0009】
そしてE−FET Eはゲートに入力信号端子INが接続されており、ソースが接地されている。また、D−FET Dはドレインが電源電圧端子Vddに接続されるとともに、ゲートおよびソースがともにE−FET Eのドレインおよび出力信号端子OUTに接続されている。
【0010】
次に動作について説明する。入力信号端子INに“H”の信号が入力されたとすると、E−FET Eがオンする。これにより、出力信号端子OUTとグランドとの間が導通するため、出力信号端子OUTは“L”レベルとなる。
【0011】
逆に入力信号端子INに“L”の信号が入力されたとすると、E−FET Eがオフする。これにより、出力信号端子OUTにはD−FET Dを介して電流が流れ込み、このため、出力信号端子OUTは“H”レベルとなる。
【0012】
このように、SCFL回路とDCFL回路はいずれも入力の論理レベルを反転して出力するものであるが、SCFL回路は動作が高速である反面、常時電流が流れるため、消費電力が大きいという欠点があり、一方、DCFL回路は消費電力や集積度の点では有利であるが、高速動作には適さないものであり、互いに得失が逆になるものである。
【0013】
このため、高速動作が可能でかつ低消費電力のGaAsディジタル回路を実現しようとすれば、高速動作が要求される部分をSCFL回路で構成し、低消費電力が要求される部分をDCFL回路で構成することとなるが、その際、混在させたSCFL回路とDCFL回路との間で信号のやりとりを行うために、SCFL回路とDCFL回路とを接続する必要がある。
【0014】
しかしながら、このSCFL回路とDCFL回路とを接続するためには、その論理レベル (“H" レベルと“L" レベル) を正確にSCFLレベル (0V、−1V) ( または(Vdd、Vdd−1V))からDCFLレベル(0.6V、0V) ( または (Vss+0.6V、Vss) )に変換する必要がある。ここに、Vddは正の電源電圧(例えば+2V、+5.2V)を、またVssは負の電源電圧(例えば−2V、−5.2V)を示し、Vddとして正の電源電圧を用いるときは、Vssはこれを0Vとする。また、Vssとして負の電源電圧を用いるときは、Vddはこれを0Vとする。
【0015】
図9は、このようなSCFLレベルをDCFLレベルに変換するレベルシフト回路の従来例である。図9において、E1〜E3,E5,E6はE−FET、D1,D2,D4,D5はD−FETを示し、R1〜R3は抵抗、Dd11 〜Dd13 はダイオード、IN,/INは入力信号端子、OUTは次段へのDCFLレベル出力信号端子、Vssは電源電圧端子であり、本従来例では-3Vくらいを想定している。V1はレベルシフトからDCFL回路への入力電圧を示す。
【0016】
そしてそのE−FET E1,E2にはゲートに入力信号端子IN,/INが接続されており、ドレインが抵抗R1,R2を介してグランドに接続されるとともに、ソースが共通に接続されている。そして、その共通ソースがD−FET D1および抵抗R3を介して電源電圧端子Vssに接続されている。また、D−FET D1のゲートには電源電圧端子Vssが接続されている。そして、これらのE−FET E1,E2、D−FET D1および抵抗R1,R2,R3によりSCFL回路部200aが構成されている。
【0017】
また、E−FET E3はゲートがE−FET E1と抵抗R1との接続点に接続されており、ドレインがグランドに接続されるとともに、ソースがダイオードDd11 〜Dd13 ,D−FET D2を介して電源電圧端子Vssに接続されている。また、D−FET D2のゲートには電源電圧端子Vssが接続されている。そして、これらのE−FET E3、ダイオードDd11 〜Dd13 およびD−FET D2によりレベルシフタ回路部100aが構成されている。
【0018】
さらに、E−FET E5はゲートがダイオードDd13 とD−FET D2との接続点に接続されており、ソースが電源電圧端子Vssに接続されている。D−FET D4はゲートとドレインがE−FET E5のドレインに接続されており、ドレインがグランドに接続されている。E−FET E6はゲートがD−FET D4とE−FET E5との接続点に接続されており、ソースが電源電圧端子Vssに接続されている。D−FET D5はゲートとソースがE−FET E6のドレインに接続されており、ドレインがグランドに接続されている。そして、これらのD−FET D4、E−FET E5、D−FET D5、E−FET E6によりDCFL回路部300aが構成されており、このE−FET E6のドレインとD−FET D5のゲートとソースとの接続点が出力信号端子OUTとなり、次段のDCFL回路に信号が出力される。
【0019】
次に動作について説明する。ここでは、Vss=−3Vの場合を例にとって説明する。SCFL回路部200aの入力信号端子IN、/INに入力された、SCFLレベルでかつ相補形式の入力信号に応じてE−FET E1,E2はその一方がオン,他方がオフする。例えば、入力信号端子IN,/INに約−1.4V,約−0.8V、すなわち、“L”,“H”のレベルの信号が入力されたとすると、これによりE−FET E1,E2はオフ,オンとなり、抵抗R1には電圧降下が生じない。このためレベルシフタ回路部100aのE−FET E3のソース電位は“H”となり、ダイオードDd11 〜Dd13 によって、ダイオード3個分に相当する順方向電圧(ダイオード1個につき約0.6V)とこのときのE−FET E3のゲート・ソース間電圧(例えば約0.6V)を合わせた合計約2.4Vの電圧降下が生じる。
【0020】
この電圧降下によって、DCFL回路部300aの入力電圧V1は約−2.4V、すなわちDCFLレベルの“H”に変換され、これにより、E−FET E5がオンするため、“L”レベルがE−FET E6のゲートに入力され、E−FET E6がオフするため、出力端子OUTからはDCFLレベルの“H”が出力される。
【0021】
逆に、SCFL回路部200aの入力信号端子IN,/INに“H”,“L”のレベルの信号が入力されたとすると、これによりE−FET E1,E2はオン,オフとなり、抵抗R1には電圧降下が生じる。このためレベルシフタ回路部100aのE−FET E3のソース電位は“L”となり、DCFL回路部300aの入力電圧V1は約−3.0V、すなわちDCFLレベルの“L”に変換され、これにより、E−FET E5がオフするため、“H”レベルがE−FETE6のゲートに入力され、E−FET E6がオンするため、出力端子OUTからはDCFLレベルの“L”が出力される。
【0022】
このように、本従来例の回路では、SCFLレベルをDCFLレベルに変換するために、レベルシフタ回路部のダイオードDd1〜Dd3により約1.8V(=0.6V×3)のDCレベルシフト量を得ており、個々のダイオードの順方向電圧がほぼ決まっているために、回路定数の設定、さらには回路設計を容易に行うことができる。
【0023】
しかしながら、この従来のレベルシフト回路では、SCFL回路部ではグランドが電位の基準となるのに対し、DCFL回路部では電源電圧Vssが電位の基準となるため、電源電圧Vssが変動するとSCFL回路部側とDCFL回路部側とでは基準電位の変動が互いに逆方向になるため、DCFL回路への入力電圧V1の“H" および“L" レベルが電源電圧Vssの変化に応じて増減してしまう。図2の“従来例" の線はこの様子を表している。従って、約0.6V以上の電源電圧変動が生じた場合、例えば、この図2に示すように、電源電圧Vssが−3.2Vから−2.7Vにわたって変動したような場合、レベルシフト回路が正常に動作できなくなる、という問題点があった。
【0024】
【発明が解決しようとする課題】
以上説明したように、従来のSCFL−DCFLレベルシフト回路は、電源電圧変動に対する動作範囲が約0.6Vと狭いものしか得られていなかったが、一般に、電源電圧変動の保証範囲は、中心電圧に対して±5%あるいは±10%と定められており、携帯電話機のように、電源電圧変動範囲が広いバッテリ駆動機器にこれを適用するのは不向きであるという問題点があった。
【0025】
この発明は、上記のような従来のものの問題点を解決するためになされたもので、電源電圧の変動が広範囲にわたっても正常に動作でき、しかも広い温度範囲に対して動作を保証できるレベルシフト回路を得ることを目的とする。
【0028】
【課題を解決するための手段】
この発明の請求項1のレベルシフト回路は、SCFL回路の論理レベルをレベルシフトしてDCFL回路の論理レベルに変換する回路において、それぞれスイッチングFETと負荷抵抗とからなる2つの直列回路と、それぞれ抵抗と容量とからなる2つの並列回路と、上記2つの直列回路の,上記スイッチングFETと上記負荷抵抗との接続点に接続された2つの入出力ノードとを有し、該2つの入出力ノードと上記2つの直列回路のスイッチングFETのゲートとを上記2つの並列回路により交差接続してなるDCFL型のフリップフロップ回路と、それぞれFETとダイオードとを有し、SCFL回路の相補出力にその入力が接続され出力が2つの上記負荷抵抗の,上記スイッチングFETと接続していない側の一端に接続された2つのソースフォロワ回路と、上記フリップフロップ回路の2つの入出力ノードにその入力が接続され、その少なくとも一方の出力に次段のDCFL回路が接続される2つのDCFL回路とを備えるようにしたものである。
【0029】
また、この発明の請求項2のレベルシフト回路は、請求項1のレベルシフト回路において、上記2つの並列回路から各容量を取り除くようにしたものである。
【0030】
また、この発明の請求項3のレベルシフト回路は、請求項1のレベルシフト回路において、上記2つの直列回路から各負荷抵抗を取り除くようにしたものである。
【0031】
さらに、この発明の請求項4のレベルシフト回路は、請求項1のレベルシフト回路において、上記2つのソースフォロワ回路から各ダイオードを取り除くようにしたものである。
【0032】
【発明の実施の形態】
実施の形態1.
図1は、本発明の実施の形態1にかかるレベルシフト回路の構成図である。図1において、E1,E2,E5,E6,E11,E12,E15,E16,E21,E22はE−FET、D1,D4,D5,D14,D15はD−FET、R1〜R3,Ra1,Ra2,Rs1,Rs2,Rc1,Rc2は抵抗、Dd1,Dd2はダイオード、Cc1,Cc2は容量、IN,/INは入力信号端子、OUT,/OUTは次段へのDCFLレベル出力信号端子、Vssは電源電圧端子であり、本実施の形態1の例では−3Vくらいを想定している。また、V2,V3はDCFL回路への入力電圧を示す。
【0033】
そしてSCFL回路部200のE−FET E1,E2にはゲートに入力信号端子IN,/INが接続されており、ドレインが抵抗R1,R2を介してグランドに接続されるとともに、ソースが共通に接続されている。そして、その共通ソースがD−FET D1および抵抗R3を介して電源電圧端子Vssに接続されている。また、D−FET D1のゲートには電源電圧端子Vssが接続されている。
【0034】
また、ソースフォロワ回路20aおよび20bはそれぞれ上述のE−FET E11,ダイオードDd1およびE−FET E21,ダイオードDd2から構成されている。
【0035】
また、レベルシフタ回路部100のE−FET E11はゲートがE−FETE1と抵抗R1との接続点に接続されており、ドレインがグランドに接続されるとともに、ソースがダイオードDd1,負荷抵抗Ra1,E−FET(スイッチングFET)E12,抵抗Rs1を介して電源電圧端子Vssに接続されている。また、E−FET E21はゲートがE−FET E2と抵抗R2との接続点に接続されており、ドレインがグランドに接続されるとともに、ソースがダイオードDd2,負荷抵抗Ra2,E−FET(スイッチングFET)E22,抵抗Rs2を介して電源電圧端子Vssに接続されている。さらに、E−FET E12のゲートは抵抗Rc2と容量Cc2からなる並列回路10dを介してE−FET E22と抵抗Ra2との接続点(入出力ノード)bに接続され、E−FET E22のゲートは抵抗Rc1と容量Cc1からなる並列回路10cを介してE−FET E12のドレインと抵抗Ra1との接続点(入出力ノード)aに接続されている。なお、一点鎖線枠内はこのレベルシフタ回路部100に設けられ、上記ソースフォロワ回路20a,20bによってDCFLレベルとなった信号のハイ,ロウを検知し、その検知結果と論理レベルが等しい信号を出力するハイ,ロウ検知回路としてのDCFL型フリップフロップ回路10であり、上述の負荷抵抗Ra1,スイッチングFET E12からなる直列回路10a、負荷抵抗Ra2,スイッチングFET E22からなる直列回路10b、並列回路10c,10d、および抵抗Rs1,Ra2から構成されている。
【0036】
さらに、DCFL回路部300のE−FET E5はゲートがE−FET E12と抵抗Ra1との接続点に接続され、ソースが電源電圧端子Vssに接続されている。また、D−FET D4はドレインがグランドに接続され、ソースおよびゲートがE−FET E5のドレインに接続されている。E−FET E6はゲートがD−FET D4とE−FET E5との接続点に接続され、ソースが電源電圧端子Vssに接続されている。D−FET D5はドレインがグランドに接続され、ソースおよびゲートがE−FET E6のドレインに接続されている。
【0037】
また、DCFL回路部400のE−FET E15はゲートがE−FET E22と抵抗Ra2との接続点に接続され、ソースが電源電圧端子Vssに接続されている。また、D−FET D14はドレインがグランドに接続され、ソースおよびゲートがE−FET E15のドレインに接続されている。E−FET E16はゲートがD−FET D14とE−FET E15との接続点に接続され、ソースが電源電圧端子Vssに接続されている。D−FET D15はドレインがグランドに接続され、ソースおよびゲートがE−FET E16のドレインに接続されている。
【0038】
次に動作について説明する。SCFL回路部200の入力信号端子IN、/INに入力された、SCFLレベルでかつ相補形式の入力信号に応じてE−FETE1,E2はその一方がオン,他方がオフする。そして抵抗R1,R2はE−FET E1,E2のオンした側のみに電圧降下が生じるため、レベルシフタ回路部100には、入力信号端子IN、/INに入力された相補の信号とは逆相の信号が出力される。
【0039】
例えば、SCFL回路部200の入力信号端子IN,/INに“L”,“H”のレベルの信号が入力されたとすると、これによりE−FET E1,E2はオフ,オンとなり、抵抗R1には電圧降下が生じないが、抵抗R2には電圧降下が生じる。このため、レベルシフタ回路部100のE−FET E11,E12のゲートにはSCFLレベルにおける“H”,“L”のレベルの信号が出力される。
【0040】
これにより、E−FET E11,E12のソース電位は“H”,“L”となり、フリップフロップ回路10の入出力ノードa,bには“H”,“L”のレベルの信号が入力される。
【0041】
フリップフロップ回路10は抵抗Rc1と容量Cc1および抵抗Rc2と容量Cc2からなる2つの並列回路10cおよび10dにより、該回路10を構成するE−FET E12とE−FET E22とが互いにクロスカップルされており、最小限の素子数で実現されている。この並列回路10cおよび10dは、低周波では抵抗Rc1,Rc2が、高周波では容量Cc1,Cc2が有効にフリップフロップ回路10の相補出力電圧をスイッチングFETであるE−FET E12とE−FETE22のゲートに伝達する。また抵抗Rs1およびRs2はE−FET E12とE−FET E22が完全にオフ状態に切り替わるようにするために、E−FET E12とE−FET E22のソース側に付加されている。これにより、フリップフロップ回路10はダイオードDd1,Dd2の順方向電圧降下によってDCFLレベルに変換されて入出力ノードa,bに入力された“H”,“L”の状態に急速に遷移し、その状態をDCFL回路部300,400に対し強制的に伝達する。すなわち、フリップフロップ回路10を介さずSCFL回路200とDCFL回路300,400とを直結したとすると、電源電圧変動が生じた場合にDCFL回路300,400は“H”,“L”を検知しにくくなるが、フリップフロップ回路10は少しでも“H”あるいは“L”と認識できるレベルが入力されると、急速に状態遷移を行うため、DCFL回路300,400単独で“H”,“L”レベルを検知するよりも早く“H”,“L”レベルを検知でき、DCFL回路300,400はこのフリップフロップ回路10によってすみやかにその状態を遷移するため、DCFL回路300,400はその状態遷移をアシストされる。このため、本レベルシフト回路はその動作電圧範囲を拡大できる。
【0042】
なお、以上の動作はSCFL回路部200の入力信号端子IN,/INに“H”,“L”のレベルの信号が入力された場合にも“H”,“L”やオン,オフが逆になるだけで同様の動作となる。従って、この構成により、電源電圧Vssに変動が生じた場合の本レベルシフト回路の動作電圧範囲を0.6Vから約1V以上に拡大できる。
【0043】
さらに抵抗Ra1は、DCFL回路部300の入力FETである、E−FET E5のゲート電圧とダイオードDd1との間の電位差を吸収し、電源電圧Vssの上昇に伴うDCFL回路部300への入力電圧V2の増加を防ぐ。また、抵抗Ra2も同様にDCFL回路部400の入力FETである、E−FET E15のゲート電圧とダイオードDd2との間の電位差を吸収し、電源電圧Vssの上昇に伴うDCFLへの入力電圧V3の増加を防ぐ働きをする。これにより本レベルシフト回路の動作電圧範囲は、約2.7V、例えば、図2に示すように、電源電圧Vssが−1.6Vから−4.4Vにわたって変動するような場合にまで広くなる。
【0044】
なお、ダイオードDd1,Dd2はこれがそれぞれ1個のものを示したが、電源電圧が大きい場合はそれに応じてこれらを互いに複数個が直列接続されたダイオード列に変更すればよい。
【0045】
また、DCFL回路部はレベルシフタ回路部の負荷を等しくするためにその相補出力の正相側,逆相側にともにこれを設けている。従って、通常のDCFL回路のように1相の出力信号でよい場合は、そのいずれか一方のDCFL回路部に対してのみ次段にDCFL回路を設けてその出力を受けるようにすればよく,他方のDCFL回路部にはこれを設ける必要はない。
【0046】
これに対し、このDCFL回路部より相補の出力信号を得る場合は、両方のDCFL回路部に対して次段のDCFL回路を設ければよい。
【0047】
図2に、図6の従来回路と図1の本実施の形態1にかかるレベルシフト回路の動作電圧範囲のシミュレーションによる比較結果を示す。シミュレーションの中心電圧(最適動作電圧)は3Vに設定した。図2には図6の電圧V1と図1の電圧V2の“H" ,“L" 電圧レベルをプロットしている。この図2より、従来例の回路は、電源電圧の変動に対するV1の変化が大きく、動作電圧範囲が−2.7V〜−3.2V(約0.6V)と狭いのに対し、本実施の形態1の回路は電源電圧の変動に対するV2の変化が小さく、その分−1.6Vから−4.2Vと広い動作電圧範囲が得られていることが分かる。
【0048】
図3は、本回路の動作電圧に対する温度特性の実験結果を示したものである。本回路は常温の+25℃において−1.6V〜−4.2Vの電圧範囲で動作し、かつ−20℃〜+80℃までの温度範囲に対しても−1.8〜−4.2Vと広い電圧範囲で動作している。このことより、本実施の形態1にかかるレベルシフト回路は広い温度範囲にわたって動作できることが分かる。
【0049】
実施の形態2.
図4は本発明の実施の形態2にかかるレベルシフト回路の構成図である。
この実施の形態2は、図1の回路において、クロスカップルした並列回路10c,10dから容量Cc1およびCc2を取り除き、抵抗Rc1とRc2とにより、フリップフロップ回路10を構成するE−FET E12とE−FET E22とを互いにクロスカップルするように構成したものである。
【0050】
この実施の形態2によれば、高周波特性は図1の回路より劣るが、電源電圧変動に対しては実施の形態1と同様の効果が期待できる。また容量Cc1およびCc2がない分、ICとして実際にパターン化したときにそのチップ面積を小さくできる効果がある。
【0051】
実施の形態3.
図5は本発明の実施の形態3にかかる回路の構成図である。
この実施の形態3は、図1の回路において、抵抗Ra1、Ra2を取り除いた構成である。この実施の形態3によれば、実施の形態1で述べたように、動作電圧範囲は1Vと小さくなるが、抵抗Ra1およびRa2がない分、構成素子数を減らすことができ、ICとして実際にパターン化したときにそのチップ面積を小さくできる効果がある。また、抵抗Ra1およびRa2がない分、高速動作に適したものが得られる効果がある。
【0052】
実施の形態4.
図6は本発明の実施の形態4にかかるレベルシフト回路の構成図である。
この実施の形態4は、図1の回路において、ダイオードDd1,Dd2を取り除いた構成である。
【0053】
この実施の形態4は低電圧動作に適するものであり、電源電圧が低電圧になれば、各部にかかる電圧も低くなるため、ダイオードDd1,Dd2を省略することができるものである。
【0054】
この実施の形態4によれば、実施の形態1の回路が中心電圧(最適動作電圧)が例えば3V前後であったのに対して、これを2.4Vと低減でき、図2、図3の動作電圧範囲を低電圧側にシフトすることができる。これにより実施の形態1と同様な効果を有し、かつ低電圧領域での動作に適したレベルシフト回路が得られる効果がある。
【0057】
【発明の効果】
以上のように、この発明の請求項1のレベルシフト回路によれば、SCFL回路の論理レベルをレベルシフトしてDCFL回路の論理レベルに変換する回路において、それぞれスイッチングFETと負荷抵抗とからなる2つの直列回路と、それぞれ抵抗と容量とからなる2つの並列回路と、上記2つの直列回路の,上記スイッチングFETと上記負荷抵抗との接続点に接続された2つの入出力ノードとを有し、該2つの入出力ノードと上記2つの直列回路のスイッチングFETのゲートとを上記2つの並列回路により交差接続してなるDCFL型のフリップフロップ回路と、それぞれFETとダイオードとを有し、SCFL回路の相補出力にその入力が接続され出力が2つの上記負荷抵抗の,上記スイッチングFETと接続していない側の一端に接続された2つのソースフォロワ回路と、上記フリップフロップ回路の2つの入出力ノードにその入力が接続され、その少なくとも一方の出力に次段のDCFL回路が接続される2つのDCFL回路とを備えるようにしたので、従来回路よりも約4倍以上の広い電圧範囲で動作し、かつ広い温度範囲に対して動作できるレベルシフト回路が得られる効果がある。
【0058】
また、この発明の請求項2のレベルシフト回路によれば、請求項1のレベルシフト回路において、上記2つの並列回路から各容量を取り除くようにしたので、従来回路よりも約4倍以上の広い電圧範囲で動作し、かつ広い温度範囲に対して動作できるとともに、容量がない分、ICとして実際にパターン化したときにそのチップ面積を小さくできるレベルシフト回路が得られる効果がある。
【0059】
また、この発明の請求項3のレベルシフト回路によれば、請求項1のレベルシフト回路において、上記2つの直列回路から各負荷抵抗を取り除くようにしたので、従来回路よりもやや広い電圧範囲で動作し、かつ広い温度範囲に対して動作できるとともに、抵抗がない分、ICとして実際にパターン化したときにそのチップ面積を小さくできるレベルシフト回路が得られる効果がある。
【0060】
さらに、この発明の請求項4のレベルシフト回路によれば、請求項1のレベルシフト回路において、上記2つのソースフォロワ回路から各ダイオードを取り除くようにしたので、従来回路よりも約4倍以上の広い電圧範囲で動作し、かつ広い温度範囲に対して動作できるとともに、低電圧領域での動作に適したレベルシフト回路が得られる効果がある。
【図面の簡単な説明】
【図1】 本発明の実施の形態1におけるレベルシフト回路の構成例を示す図。
【図2】 本発明の実施の形態1における動作電圧範囲のシミュレーション結果の例を示す図。
【図3】 本発明の実施の形態1における温度変化に対する動作電圧範囲の実験結果の例を示す図。
【図4】 本発明の実施の形態2におけるレベルシフト回路の構成例を示す図。
【図5】 本発明の実施の形態3におけるレベルシフト回路の構成例を示す図。
【図6】 本発明の実施の形態4におけるレベルシフト回路の構成例を示す図。
【図7】 SCFL回路の一例を示す図。
【図8】 DCFL回路の一例を示す図。
【図9】 従来のSCFL−DCFLレベルシフト回路の構成例を示す図。
【符号の説明】
E1,E2,E3,E4,E5,E6,E11,E12,E15,E16,E21,E22 E−FET、D1,D3,D4,D5,D14,D15 D−FET、R1,R2,R3,Ra1,Ra2,Rs1,Rs2,Rc1,Rc2 抵抗、Dd1,Dd2 ダイオード、Cc1,Cc2 容量、IN,/IN 入力信号端子、OUT,/OUT 次段へのDCFLレベル出力信号端子、Vss 電源電圧端子、a,b入出力ノード、10 フリップフロップ回路、10a,10b 直列回路、 10c,10d 並列回路、20a,20b ソースフォロワ回路、200 SCFL回路、300,400 DCFL回路。
Claims (4)
- SCFL回路の論理レベルをレベルシフトしてDCFL回路の論理レベルに変換する回路において、
それぞれスイッチングFETと負荷抵抗とからなる2つの直列回路と、それぞれ抵抗と容量とからなる2つの並列回路と、上記2つの直列回路の,上記スイッチングFETと上記負荷抵抗との接続点に接続された2つの入出力ノードとを有し、該2つの入出力ノードと上記2つの直列回路のスイッチングFETのゲートとを上記2つの並列回路により交差接続してなるDCFL型のフリップフロップ回路と、
それぞれFETとダイオードとを有し、SCFL回路の相補出力にその入力が接続され出力が2つの上記負荷抵抗の,上記スイッチングFETと接続していない側の一端に接続された2つのソースフォロワ回路と、
上記フリップフロップ回路の2つの入出力ノードにその入力が接続され、その少なくとも一方の出力に次段のDCFL回路が接続される2つのDCFL回路とを備えたことを特徴とするレベルシフト回路。 - 請求項1記載のレベルシフト回路において、
上記2つの並列回路から各容量を取り除いたことを特徴とするレベルシフト回路。 - 請求項1記載のレベルシフト回路において、
上記2つの直列回路から各負荷抵抗を取り除いたことを特徴とするレベルシフト回路。 - 請求項1記載のレベルシフト回路において、
上記2つのソースフォロワ回路から各ダイオードを取り除いたことを特徴とするレベルシフト回路。
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