JPH01157121A

JPH01157121A - 論理回路

Info

Publication number: JPH01157121A
Application number: JP63116422A
Authority: JP
Inventors: Shoichi Shimizu; 庄一清水
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-09-29
Filing date: 1988-05-13
Publication date: 1989-06-20
Also published as: EP0310359A2; EP0310359A3; US4897565A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は低電力化を図ったシ璽ｙ）キーＦｇＴ構成の
論理回路に関するものである。

（従来の技術）ガリウム・ヒ素（ＧａＡｓ）はシリコンに比べて電子移
動速度が数倍も早く、高速度の論理処理に適しているば
かりでなく、論Ｊ４駆動に必要な順方向電圧が低くてよ
いため、その低電力性が注目されシ、ツ）　−？　−Ｆ
ＥＴで構成される論理回路Ｉｃの型究開発が活発に行な
われるようになってきた。

Ｇ　ａ　Ａ　ｓの７璽、トギーＦＥＴで構成される論理
回路はシ、、トキーＦＥ’ｌ”をスイッチング素子およ
び負荷素子に使用し、その接続点を論理出力とする直接
結合形のＤＯＦＴ（Ｄｉｒｅｃｔ　Ｃｏｕｐｌｅｄ　Ｆ
ＥＴ　Ｌｏｇｉｃ　）と２個のシ讐ットキーＦＥＴを差
動接続して電流切換形の論理として使用するＳＣＦＬ　
（Ｓｏｕｒｃｅ　ＣｏｕｐｌｅｄＦＥＴ　Ｌｏｇｉｃ　
）が知られているが、これらの倫理回路を使用したＩＣ
は通常ｌｖ程度の電源でも動作するのが一つの特長にな
っている。

ところでＣ）ａ　Ａ　ｓのシ層ットキーＦ’ＥＴ＃４成
の論理ＩＣは、それ単独でシステムを構成することはま
れであり、多くの場合、例えばシリコンを素材としたデ
バイスであるＯＭＯＳやＢＯＬなどの工０とシステムを
構成することが多い。しかしシリコンデバイスの１０は
通常電源電圧として３〜５ｖ程度が必袂であり、ＧａＡ
ｓのＩＣとの間で′α線電圧の整合がとれず、このため
シリコンＩＣ用の電源を抵抗等で分圧してＧａＡｓ　Ｉ
Ｃに供給するなどの手段をとっていたのでこの抵抗で電
力の多くを消費させてしまうという問題があった。

（発明が解決しようとする課題）上記したように従来の技術では、電力が分圧用の抵抗等
で消費され、折角のＧａＡｓ　工Ｃの低電力性を活すこ
とができｒ１結果として期待する程の低電力化が達成さ
れなかった。

この発明はこのような問題を解決するためになされたも
ので、Ｇａ　Ａ　ｓの論理ＩＯとシリコンの論理ＩＯと
システムを組むような場合に、システムとして実質的に
低電力となるようなＧａ　Ａｓのシ璽ットキーＦＥＴで
構成される論理回路を提供することを目的としている。

［発明の構成］（課題を解決するための手段）上記の目的を達成するためこの発明の論理回路は、シｌ
ツ）　＃　−ＰＥＴをスイッチング素子および負荷素子
とする直接結合形の単位論理で構成されるＤＯＦＴ回路
、およびシ冒ットキーＦＥＴを差動接続してなる電流切
換形の単位論理で構成されるＳＣＦＬ回路のいずれか一
方の回路のみ、または双方の回路を°電源、基準電源間
に複数段縦積みして構成するとともに、各段間の論理伝
達を行なう信号伝達手段と、各段の消費差を吸収して段
間の中間電位を安定させる電流調整手段とを備えたこと
特徴としている。

前記の電流調整手段には、基準電位を発生させる回路と
、この基準電位がゲートに供給されて、ソースフォロア
接続により段間の中間電位に調整電流を供給するＰＥＴ
とよりなる電流調整回路であって、このソースフォロア
接続されるＦＦ１Ｔはその電位を利用する回路の電流源
ＦＨＴと同一構成のものであるような電流調整手段を設
けることができる。

またこの発明の倫理回路より高い論理電位を必要とする
回路、例えば同一システム内に組込まれたシリコンＩＣ
などに論理を伝達する手段として、電源、基準電源間に
２個のＦＥＴを縦積みに接続し、夫々のゲートに逆論理
関係にある論理を入力して、両ＦＥＴの接続部に電源、
基準電源間電位の調理出力を得る出力回路を備えること
もできる。

（作用）この発明の論理回路は、ＤＣＦＬ回路およびＳＣＦＬ回
路の一方のみまたは双方の回路を複数段縦積みすること
により低消費電力化を図ったものである。

ＧａＡｓのシ冒ットキーＦＥＴをスイッチング素子およ
び負荷素子とする直接結合形の単位論理で構成されるＤ
ＣＦＬ回路、またシ四ットキーＰＥＴを差動接続してな
る電流切換形の単位論理で構成される８ＯＦＬ回路は、
１ｖ程度の低電圧でも動作する倫理回路であり、かつこ
れら回路に流れる消費電流は論理動作に関係なく、はぼ
−冗であるという特性をもっている。これらの特性を活
して前記回路を複数段、例えば２〜３段積み重ねて、３
〜５ｖで動作させる論理回路を構成することにより、シ
リコンＩＣなどとシステムを組むような場合に、この発
明の論理回路はシリコンＩＣ用の電源に直接接続するこ
とができるので従来のように抵抗などでＧ　ａ　Ａ　ｓ
のＩＣに必要な電圧まで下げていた場合に比べて、消費
電力を最大その積み重ね段数分の１にすることができる
。

また前記したように、ＤＣＦＬ、ＳＣＦＬ　１５１各で
消費する電流は論理動作に関係なくはり一尾であるので
、これらの回路を積み重ねた場合も、各段の電流差は論
理動作に関係なくほぼ一定値となるため、簡単な回路構
成で中間電位を安定させるための電流調整手段を構成で
きる特長がある。

電流調整手段として、上記のＦＥＴのソース７オロア接
続による場合、このＦＥＴを電流調整手段を利用するＤ
ＣＦＬまたはＳＯＦ’Ｌ回路の電流源ＦＥＴと同一の構
成にする。例えばこれらのＦＥＴを同一ウェファ上に同
一の工程で作るなど、同じプロセスで製造すれば、電流
調整回路のＦＥＴと電流源ＦＥＴのしきい値などの特性
がほぼ同じ喧にばらつくので相殺されて、安定した中間
電位を供給することができる。

また、この発明の論理回路はシリコンエ０などと共にシ
ステムを組む場合に低消費電力の効果が発揮されるもの
であるが、このようにシリコンＩＯとシステムを組む場
合は、この発明の論理回路から高い論理電位のシリコン
エ０へ論理を伝達することが必要になる場合が多い。こ
のようなとき上記した出力回路を設ければ論理電位を真
大、ｉｔｓ基準電源間の電位幅でとれるので論理伝達が
可能になる。

（実施例）以下図面を参照してこの発明の一実施例を説明する。８
ｇ１図はＤＣＦＬ回路とＳＯＦ’Ｌ回路を２段に積み重
ねた実施例を示している。この実施例では上段にＤＣＦ
Ｌ回路ｌ回路膜にＳＣＦＬ回路２を電源、基準電源間に
縦積みし、これら回路間の信号伝達手段として下段のＳ
ＣＦＬ回路２より上段のＤＣＦＬ回路１へ論理を伝達す
る信号伝達回路３を設け、　ＤＣＦＬ回路１およびＳＣ
ＦＬ回路２の接続部にｔ流調整回路４より中間゛電位が
供給されている。

この゛１流調整回路４はＤＣＦＬ回路１とＳＣＦＬ回路
２の消費電流ＩＤとＩｓとの点電流を接続部に供給して
中間電位を安定にしている。

この実施例では処理すべき論理入力が下段の８０ＦＬ回
路２の入力ＩＮとして供給され論理処理された出力を上
段のＤＣＦＬ回路１の出力ＯＵＴにとる実施例である。

第１図に示したようにＤＣＦＬ回ｉｌ、５ｏｐＬ回路２
を電源、基準電源間に縦積みして正常な論理動作を行な
うことができるのは、ＤＣＦＬ回路１とＳＣＦＬ回路２
の消費電流Ｉｎ、Ｉｓ　が論理動作に関係なくはシ一定
で、ＩＤがはゾそのま＼Ｉｓとして有効に産月できるか
らである。もしも夫々の電流ＩＤ　、　Ｉｓ　　が回路
の論理状態で大きく変化するものであれば夫々に独立の
電源を設けなければ正常な動作を期待できず、回路の複
数段縦積みは困難になる。

ＤＣＦＬ回路１．８０ＦＬ回路２の消費電流ＩＤ、Ｉ８
が論理状態に関係なくはり一定であることを第２図〜＠
５図で説明する。

ＤＣＦＬｕ路ｌはｍ２図に示すような、エンハンスメン
ト形のシ重ットキーＦＥＴＱ□−−ヲスイッチング素子
とし、デイグレッジ曹ン形のシ讐ットキｌ’　Ｅ　Ｔ　
Ｑ、　、を負荷素子とし、負荷素子Ｑｔｔが接続される
スイッチング素子Ｑ□ｌのドレインを論理出力とする直
接結合形の単位論理を基本にして構成された回路である
。同図において、負荷素子も。

のゲートは直接ソースに接続されていて、この負荷素子
Ｑ□はデイプレッシン形のＦＥＴであるので定電流負荷
を構成する。この基本論理でスイッチング素子ＱＣｓの
ゲートｉｎに高い電位の論理が加えられるとこのスイッ
チング素子Ｑ□はオン状態になり負荷電流ｆ　＋１’Ｉ
）はこのＱ□のチャンネルを流れる。

錫、のゲートｉｎが低い電位の論理になるとＱ！１はオ
フ状櫨になり、ドレイン電位が高くなり、このドレイン
に接続されている次段のスイッチング素子ｑ３のゲート
電位も高くなってＱ。をオン状態ｌこし、負荷素子Ｑ！
４による負荷′４流’２ＤをＱ□に流すようになるが、
スイッチング素子Ｑ、、、Ｑ□はシ目ットキーゲー）　
４４ｇ造のＦＥＴであるので、ゲート電圧がゲート・ソ
ース１４に構成されるダイオードの順方向電圧である約
０．７ｖ以上になると順方向電流がゲートからソースに
流れこむようになる。つま咲Ｑ□のドレイン電圧が前記
の約０．７ｖ程度に褐くなるとＱｔｔによる負荷電流１
１Ｌ）は次段のＱｔｓのゲート電流として流れ、Ｑ！、
のドレイン電圧は約０．７ｖにクランプされる。第２図
の破線はこのときの負荷電流’ＩＤｅｉ２Ｄの流れる通
路を示している。

以上に説明したようにＱ□、Ｑ□で構成される単位論理
で考えると論理状態に関係なく、負荷電流ｉ１Ｄは流れ
る通路が異なるだけでその電流値は一定である。

第３図は第２図に示した単位論理を基本に構成されたＤ
ＣＦＬ回路ｌを示しているが、構成する単位論理の数を
ｍ　１［ｉ！としてその電流をｉＤとすればＤＣＦＬ回
路１の電流ＩＤはΣｍｉＤで表わされ、この値は論理動
作に関係なく一定である。

第４図は８０ＦＬ回、路を構成する電流切換形の単位論
理を示しでいる。同図においてＱ＝　−、Ｑ−雪は相互
のソースが接続されで、夫々のグー）　ｉｎ、ｉｎ　に
逆論理関係にある論理が人力されて差動的な動作により
、負荷抵抗Ｒ−−−鳥＊に接続された夫々のドレインに
逆論理関係の論理出力を得るシ璽ット中ＦＥＴのスイッ
チング素子である。Ｑ、、　、ｃ＋、はゲートがＱ、、
、Ｑ、、のドレインに夫々接続されて、ソースフォロア
接続によりソースより次段の回路にＱａｔ＊Ｑ□は鳥、
と共にＱ、、、Ｑ□で構成される差動回路に定電流ｉｒ
ｔを流すための電流源となりている。へ−Ｑ３フも同様
にＲ，４−Ｒ□と共にＱａｓ　ｅ　Ｑｍ４で構成さ°れ
るバッファ回路に定電流Ｆ！＊１１ｍを流すための電流
源となっている。差動回路の電流ｉｓｚはへｔｐＱａｔ
のゲ−）ｉｎ、ｉｎ　　に供給される論理によりＱ、、
　、Ｑ、、のいずれかのチャンネルを流れるがその１直
は入力論理に関係なく、蟻、、瓜、による電流源の定電
流ｉｔ＋で一定値をとる。Ｑ、、　、　Ｑ、、で構成さ
れるバッファの電流１１１ｔｉ１ｍ　も一定であり、し
たがって、これら電流の和であるこの単位論理の消費電
流ｉｓは論理′＄、態に関係なく一定である。

第５図は第４図に示した単位理理を基本に構成されたＳ
ＣＦＬ回路２であるが、この回路のｉ流Ｉｓは構成する
単位論理の数をｎとし、その電流をｉｓとするとΣ１１
　Ｓで表わされ、回路の論理動作状態にＩＡ係なく一定
値をとる。

上記したようにＤＣＦＬ回路１もＳＣＦＬ回路２も論理
動作状態に関係ない消費電流となるので、夫々の回路の
差電流だけを電流調整回路４より供給すれば縦積みして
も安定な動作をさせることができる。

第１図では上段にＤＣＦＬ回路ｌを、下段にＳＣＦＬ回
洛２を配置した実施例を示したが、上下段ともＤＣＦＬ
回路ｌまたはＳＣＦＬ回路２にすることも、上段に８０
ＦＬ回路２、下段にＤＣＦＬ回路ｌを配置することも、
また３段以上に縦積みすることも可能である。

回路を積み重ねて一体として論理動作させるためには下
段の回路から上段の回路、またはその反対の方向に論理
を伝達する手段が盛装であり、第６〜第９図は論理を伝
達するための信号伝達回路３を示している。第６図は上
、下段ともＤＣＦＬ回路で構成されていて、論理を下段
より上段に伝達する実施例である。破線の枠内はその信
号伝達回路３である。ＱＢは単位論理と同様な構成のス
イッチング素子のＮＥＴで、そのゲートは下段のＤＣＦ
Ｌ回路の論理出力に接続されている。またこのＱｔｓの
ソースは下段の低電位側電源線である基準電源に接続さ
れていて、ドレインは上段と下段の電圧差を吸収するた
めのレベルシフト手段ｖ重を介して負荷素子であるＱａ
ｓのソースに接続されている。込。

はドレインが上段回路の高電位側電源を兼ねる電源に接
続されていて、そのゲートはソースに接続されて単位論
理の負荷素子と同様に定電流負荷を構成している。この
Ｑ□のソース電位がシフドア、プされた論理となって上
段のＤＣＦＬ回路の論理入力となる。レベルシフト手段
としては、ダイオードの順方向電圧、定電圧ダイオード
の定電圧特性、シＷ９Ｆ）キーＦＥＴの特性、その他意
電圧特性を備えた素子、回路が利用できる。

第７図は第６図の実施例と反対に上段のＤＣＦＬ回路か
ら下段のＤＣＦＬ回路への信号伝達回路３を示している
。

この回路で、スイッチング素子Ｑｔ？のゲートは上段０
）ＤＣＦＬ回路の論理出力に接続され、またドレインは
上段回路の高電位ｉ電源を兼ねる電源ｌこ接続されてい
る。

このＱｔ？のソースはｇ６図の実施例で説明したと同様
のレベルシフト手段Ｖ、を介して、負荷素子Ｑ□のドレ
インにソースフォロア接続されている。ｑ。

のゲートとソースは共に下段回路の低電位側電源８兼ね
る基準ｉｔ源に接続されていて、定電流負荷を構成して
いる。レベルダウンした論理はＱｍａのドレイン電位と
なって下段のＤＣＦＬｕ路に入力される。

第８図は上段がＤＣＦＬ回路で下段が８ＯＦＬ回路で構
成されていて、下段のＳＣＦＬ回路より上段のＤＣＦＬ
Ｉ′ｏｌ路に論理を伝達する手段を破線内の回路で示し
ている。Ｑ、ｓ　−Ｑ４ｔ　−Ｑ４Ｍ　−Ｆ％意で構成
される回路は第４図のＳＣＦＬ　＠路の単位論理の差動
部分とほぼ同じ構成、動作になっており、Ｑ４１のドレ
インは直接、ｑ、のドレインは負荷抵抗４１を介して上
段の回路の高電位側′電源を兼ねる電源に接続されてい
る。レベルアップされた論理はｑ、のドレイン電位とし
て取り出され、上段のＤＣＦＬ回路の論理入力となる。

第９図は上段がＤＣＦＬ回路、下段が８ＣｊＦＬ回路で
構成され、上段より下段に論理を伝達する信号伝達口＠
３を破線枠内に示しでいる。Ｑ、Ｉと儀、およびＱ、、
、Ｑ、、は直接結合形の単位論理で、その出力は逆論理
関係になっていてソースフォロア接続”ＱＩＩＪ　−Ｑ
６＠で構成されるバッファを介して上段のＤＯＦ’Ｌ回
路からの出力論理を下段の電流切換形の単位論理に供給
するための正逆論理をつくる回路を構成している。Ｑｌ
、、ｃｈ、の夫々のソースはレベルシフト手段ｖ５１　
ｅ　ｖ、ｔおよび定電流負荷ｑｔ　ｅ馬３．ｑ８鳥、を
介して下段［ｏｌｖ６の低位側電源を兼ｔコる基準電源
にソースフォロア接続されている。ＱｙｅｅＱａｉｐＱ
５Ｂ−Ｑｓｃ、Ｑｓｏ、Ｑｓ＋ｃ　、Ｑｊｒ　オヨＣＦ
　Ｒｇｓ　、Ｒ９４−Ｒｓｓ　、鳥！１−鳥、は第４図
に示した電流切換形の単位論理を構成しており、その入
力へ。ｔＱｓムの夫々のゲート　はＱ、、　、Ｑ、、の
ドレインに接続されていて、Ｑｓｙ、Ｑｓｓのドレイン
にシフトダウンされ、かつ逆論理関係になっている勾上
段ＤＣＦＬ回路からの論理が入力される。単位論理の出
力、Ｑ”ｅＱ５Ｃのソース電位は下段のＳＣＦＬ回路の
論理入力となる。レベルシフト手段Ｖ、、、Ｖ、、は第
６図の実施例で説明したレベルシフト手段と同様である
。

第６図〜第９図に説明した信号伝達回路３は単に段間の
論理伝達手段として使用されるばかりでなく、論理処理
回路としても使用できる。

第１Ｏ図、第１１図に示す実施例は論理も月と論理伝達
手段を兼ねる回路の実施例である。第１０図は上段がＤ
ＣＦＬ回路、下段が８ＯＦＬ回路２段縦積みで構成され
ているが、この実施例の回路は破線内にＦＥＴＱ、０−
Ｑ７ム、抵抗島・、＆、、レベルシフト手段ｖ？ｏ、Ｖ
、、の部分で示しているが、Ｑ、Ｉｏ〜Ｑｙｓ　ｅＲ’
Ｆｌｌ　ｌ　ＲＦｔで構成されるＳＣＦＬ部分は電源、
基準電源間に３段積（′５み構成になっている。この回
路の論理動作は下段の８ＣＦＬ　１ｏｌＶｊ！ｒの論理
人と論理ＢとのＡＮＤをとった論理をさらに上段のＤＣ
ＦＬ回路の論理ＣとのＮｏ几をとり、その論理出力を下
段のＳＣＦＬ回路にシフトダウンする動作構成になって
いる。

一般に８ＯＦＬ回路は回路の性格上積み重１コると論理
構成が容易になるが、この実施例のように必要番こ応じ
て積み重ね数を増して上位の電源との間に回路を形成す
れば中間α位の電圧を上げる必要がなく、低消費電力化
が計れるばかりでなく、効率的な論理回路を構成できる
。

第１１図は上下段とも２段積みの８０ＦＬ回路で構成さ
れている回路の中に３段積みのＳＣＦＬ回路を電源、基
準電源間に設けた実施例である。この回路はＦＥＴＱｓ
ｏ→馨〜抵抗塊。、鳥３、レベルシフト手段Ｖ、。、Ｖ
ｌで構成されており、その論理動作は下段のＳＣＦＬ回
路の論理Ａと上段のＳ　ＣＦＬ回路の論理ＢとのＯＲを
とり、さらにその論理と同じく上段のＳＣＦＬ回路の論
理０とのＮＡＮＤをとって、レベルシフトして上段の下
積み側の８０ＦＬｌ路に論理伝達する回路である。この
実施例も必要に応じて３段積みのＳＣＦＬ回路を電源、
基準電源間に設けて論理構成を効率化している一実施例
である。

この発明の論理回路はシリコンＩＣ，例えばＴＴＬＯＭ
Ｏ８などとシステムを組む場合が多い。ｉｌＺ図はこの
ような場合に低ｄ圧で動作するＧａＡｓｌ０の論理回路
より高い論理心位を必要とする例えばシリコンデバイス
への論理出力回路である。この実施例は上段がＤＣＦＬ
回路で構成されていて、この回路の論理出力レベルを−
ｆｔ源、基準電源間電位レベルに増大させる回路である
。同図においで、５はその出力回路でＱ＝　−、Ｑａ　
ｔは電源、基準電源間に縦積みされたＦＥＴであり、喝
、とも、の接続点が論理出力点ＯＵＴになっているＥＦ
Ｔ　Ｑａｍ　−Ｑａ４は１．のゲートに入力される論理
の逆論理を生成して偽。

のゲートに入力するためのインバータ回路を構成してい
る。偽、と１３のゲートには同相の論理がインターフェ
ース回路６より入力される。インターフェース回路６は
ＦＥＴ　Ｑａ１　Ａｓによる直接結合形の単位論理とＦ
ＥＴ　ＱＡ、を負荷素子とするＦ’Ｈ’ｌ’Ｑ、、のソ
ースフォロア回路を電源、基準電源間に設けた構成にな
っている。このインターフェース回路はＱ６７のソース
とｑδのドレイン間に必要に応じてレベルシフト手段を
挿入することもできる。

上段のＤＣＦＬ回路の論理出力はインターフェース回路
６のＱａｍのゲートよりＱ、、　、Ｑ、マを介して負荷
素子Ｑａ６のドレインと基準１！源間にシフトダウンさ
れて出力回路５のＱ、、、Ｑ、、のゲートに入力され、
出力用のＦＥＴ　Ｑｓ＋　ｅＱａｔを駆動する。１３の
ゲートには前記したようにＱ、、　、Ｑ、、で構成され
るインバータによりも、のゲートの逆論理が供給される
ので、う。

がオン状１襟になったとき、ｑ、はオフ状ｍｌこなり、
反対にＱ４ｍがオフのときへ鵞はオンになって論理出力
点ＯＵＴは基準電源電位から電源電位までの論理レベル
をとりだすことができる。

前述したようにＤＣＦＬ　、　ＳＣＦＬ回路は論理動作
状態に関係なく消費を流がはシ一定であるので、これら
回路を縦積みに構成した場合、上下段回路の差電流を調
整するだけの比較的簡単な電流調整手段で安定した中間
電位を確保することができる。

第１３図、第１４図は最も簡単な構成の電流調整手段の
一例を示している。第１３図は上段［回路の電流Ｉｕが
下段回路のＩｄより大であ°る場合の例で破線内に電流
調整回路４を示している。同図でＤはダイオードで必要
個数縦積みされ、順方向電圧ＶＦが安定化された電圧と
して下段回路に供給される。つまりこの回路ではＩｕと
Ｉｄの差電流はダイオードＤに流れて中間電位を安定に
している。

逆方向に接続されたダイオードＤ′は容量としての役目
としており、中間電位に乗るノイズを除去している。

第１４図は上段の回路電流Ｉｕより下段の回路電流Ｉｄ
の方が大きい場合の実施例である。この場合は電圧安定
化用のダイオードＤを上段回路に並列に設ける。中間電
位は電源電圧より順方向電圧Ｖｖを引いた値となる。こ
の実施例では容量の役目をするダイオードＤ’Ｇま下段
回路側に設けた一例である。

なは電流調整回路４は重要な回路側に設けることが論理
動作の安定上のぞましい。

またノイズ除去用のダイオードＤｔｉ実、′ＦＡのコン
デンサに置きかえることはでき、実装方法として集積回
路内に設けることも外部に設けることもできる。

第１５図は電流調整回路４の他の実施例である。

この実施例は上段回路の゛４流Ｉｕより下段回路の電流
Ｉｄが大きい場合の実施例で破線内に電流調整回路４を
示している。この電流調整回路４はＦＥＴ　Ｑ□を中間
電位にソース７オロア接続して上段と下段回路の電流差
をこのＱマ、のソースより下段の回路に供給するように
なっている。ＱＩｆｌのゲートはダイオードＤに接続さ
れているがこのダイオードＤは必要個数が縦積みされ、
中間電位の基準電位をつくるため電流源ＦＥＴＱ、、よ
り微小な電流が　　・供給されて基準電位を発生してい
る。この電位がＱｔ　ｓのゲートに加えられているので
Ｑ？Ｉのソースより調、脩電流が供給される中間電位は
、ダイオードＤがつくる基準電位よりＱｔ　ｓのゲート
・ソース間電圧を引いた電位となる。Ｑマ１の構成とし
てソース電流を規定するゲート幅を、下段回路を構成す
る電流源ＦＥＴのゲート幅のトータル幅より上段回路を
構成する電流源ＦＥＴのゲート幅のトータル幅を引いた
値にすれば電流容量的に充分である。またＱ？１の構成
プロセスをこの中間電位を利用する回路の電流源Ｆｇ’
ｒと同じ手段にする。例えば同じウェファ上に同じ工程
でつくるなどの方法によれば、しきい値などの特性は電
流＃ＦＥＴと同じ値にばらつくので相殺されて安定な中
間電位を供給できる。

この電流８ＪＩ４整回路４はソースフォロア接続となっ
ているので極めて安定した定電圧回路が（、構成でき、
重要な回路に使用すると有効である。

なあ・第１５図のコンデンサＣは中間電位に乗るノイズ
を除去するためのデカップリングコンデンサである。

第１６図ｆａ）〜［Ｃ）に示すものはそれぞれ電流調整
回路４の基準電圧を作りだすための各種回路である。第
１６図（ａ）はＩＶを作りだすための回路でダイオード
Ｄ１段で０．７■を、抵抗Ｂで残りの０．３Ｖを作る。

同図ｆｂ）は抵抗几のみの場合であるが、電流が定′眠
流特性をもつＦＥＴｔ流源より供給されているので抵抗
凡の両端電圧は定電圧となる。同図ｆａ）　ｆｂ）にお
いてコンデンサ０は五″ｊＬｔ流やノイズを流すための
容量である。同図ＦＣ）はこの容量をダイオードＤ′の
順万同接合容量として用いて構成した例である。このダ
イオードＤ′の積み重ね段数を基準電位をつくるダイオ
ードＤの積み重ね段数より多くすること°により、ダイ
オードとしての動作はせず、大きな容量としで利用され
る。第１６図ｆａ）〜（Ｃ）を適宜組合せて基準電位発
生回路を構成することもできる。

第１７図は、回路の積み重ね段数を３段１こした実施例
を示している。この実施例の各段の消費電流関係はＩ、
（Ｉ、＜Ｉ、でＩ、＝Ｉ、＋　Ｉ、’、　Ｉ、＝Ｉ、＋
１１′であると仮定している。上段の回路電源電位はダ
イオードＤ、、、Ｄ・ｔの両端電位で決定され、下段の
回路電源電位はダイオードＤ□、Ｄ、４の両端電位より
ＦＥＴＱ、。

のゲートソース′成位を引いたｊ直となる。中段の回路
電源電位は電源、基準′α源電位からよ、下段の回路電
源電位を引いた電位となる。

第１８図は携帯！話などの移動無線のシンセナイザ一部
に応用される可変分周ＩＣである。これらのシステムは
一般に電池で駆動するものが多く、消費ｉ力を減少させ
ることが直装課題の一つである。

可変分周ＩｃはＩＧＨｚで動作する必要があるため、従
来はＥＯＬを使用してきたが、最近はＧａ　Ａ　ｓの低
電力性を活かしたＩＣが注目されている。第１８図はＧ
　ａ　Ａ　ｓのＦＥＴを使用したＤＣＦＬ回路構成の１
２８／１２９または６４／６５分周の可変分局器であり
、この可変分周器にこの発明を適用した実施例である。

図中のＦＦ−１〜ＦＦ−８はいずれも２分の１分周を行
なうフリップ７０ツブである。工は下段回路で入力回路
ｌＯと３個のマスタースレーブ形の７リツプ７０ツブＦ
ＦＩ〜ＦＦ３からなり４または５分の１分周を司どる可
変分局部１１とでなり、可変分周部１１は高速動作する
ためグランド電位が安定する下段回路工の中に構成され
ている。

また■は上段回路で、フリップ７０ツブＦ’Ｆ−１〜Ｆ
Ｆ−８により構成された拡張部１２、帰還回路１３およ
び出力回路１４を備えている。拡張部１２は可変分周部
１１よりの出力信号をさらに３２分周するためのブロッ
クで、低速動作でよいのでフリ、プフロップＦＦ−，ａ
〜ｉＩ’Ｆ−８にはエッジドトリガ形フリップフロップ
が用いられている。

図中、ハツチングを施した人が第６図に示した下段回路
■より上段回路Ｉへ論理を伝達する信号伝達回路であり
、Ｂは第７図に示した上段回路工より下段回路■への信
号伝達回路である。

第１９図は第１８図の回路をシュミレシ嘗ンした波形図
である。

図において２５はフリップ７０ツブＦＦ−１〜ＦＦ−３
のクロック（ＯＫ）信号で、また２６はフリップ７０ツ
ブＦＦ−１０）Ｑ出力であり、クロック信号の４分の１
の周波数になっている。２７は人の信号伝達回路を通し
た後の波形であり、電位が約１、４　Ｖ上昇しているこ
とが解る。２８はフリップ７０ツブＦＦ−４の出力であ
り、２７を２分の１分周している。さらに２９はフリ、
プフロ、プＦＦ’−５の出力、３０はフリップ７０ツブ
ＦＦ−８の出力である。この場合には６４分の１分周動
作させているので、クロック周波数２５の６４分の１の
周□波数となっている。

従来、この可変分周用ＩＣに必要な消費・“ｄ流は７ｍ
Ａであったが、この発明’ｌＡ用して上、下段に積み重
ねた第１８図の実施列では約４　ｍ　Ａと大幅に「電流
を低減することができた。

なあ・、この発明は上記各実施例に限定されるものでな
く、要旨を変更しない範囲において１道々変形して実施
できる。

（発明の効果）この発明によれば、ＤＣＦＬ回路、ＳＣＦＬ回路を適宜
段積みすることにより、シリコンＩＣなどとシステムを
組む場合、このシリコンＩＣ用電源に直接接続利用でき
、システムとしての消費電力を着るしく小さくすること
ができる。

【図面の簡単な説明】

第１図はＤＣＦＬ　、　ＳＣＦＬ回路２Ｒ積みの実施例
、第２図は直接結合形の単位論理の回路図、第３図は・
８２図の単位論理で構成されるＤＯＰＬ回路の消費電流
説明図、第４図は電流切換形の単位論理の回路図、第５
図は滓４図の単位論理で構成されたＳＣＦＬ回路の消費
′；流説明図、第６図〜第９図はそれぞれ各種信号伝達
回路、第１０図、第１１図はＳ　ＯＦＬを３段積みにし
て論理逃理回路と信号伝達回路を兼ねた実施例、第１２
図は回路の動作電位以上の論理レベルを発生させる出力
回路の実施例、５ｇ１３図第１４図はダイオードを利用
した電ｆｉｉｍ贅回路、第１５図はソースフォロア接続
の電流ａ４贅回路、第１６図は第１５図の実施例の基準
電位を発生させるため回路の実施例、＠１７図はｔａｔ
路を３段積みした実施例、第１８図はこの発明を可変分
局用ＩＣに応用した実施例、第１９図は４１８図の可変
分周用ＩＣの各部波形とその電位を説明する波形図であ
る。１・・・１）ＯＦＬ回路　　−２・・・ＳＯＦ’Ｌ回路
３・・・信号伝達回路　　４・・・電流調整回路５・・
・出力回路　　　　６・・・インターフェース回路Ｑ・
・・ＦｇＴ　　　　　　Ｄ、Ｄ’・・・ダイオード几・
・・抵抗　　　　　　Ｃ・・・コンデンサＦＦ−１〜Ｆ
　Ｆ　−８・・・フリップ７０ツブ■・・・下段回路　
　　１０・・・入力回路１１・・・可変分周部 ■・・・上段回路　　　１２・・・拡張部１３・・・帰
還回路　　１４・・・出力回路第１図第２図第４図第５図第６図第７図第１２図第１３図　　　　　第１４図第１５図第１６図第１７図

Claims

【特許請求の範囲】

（１）ショットキーＦＥＴをスイッチング素子および負
荷素子とする直接結合形の単位論理で構成されるＤＣＦ
Ｌ回路およびショットキーＦＥＴを差動接続してなる電
流切換形の単位論理で構成されるＳＣＦＬ回路のいずれ
か一方の回路のみまたは双方の回路を電源、基準電源間
に複数段縦積みして構成するとともに、各段間の論理伝
達を行なう信号伝達手段と、各段の消費電流差を吸収し
て段間の中間電位を安定させる電流調整手段とを備えた
ことを特徴とする論理回路。
（２）上記電流調整手段は、基準電位を発生させる回路
と、この基準電位がゲートに供給されて、ソースフォロ
ア接続により段間の中間電位に調整電流を供給するＦＥ
Ｔとよりなる電流調整回路であって、このソースフォロ
ア接続されるＦＥＴはその電位を利用する回路の電流源
ＦＥＴと同一構成のものであることを特徴とする請求項
１記載の論理回路。
（３）電源、基準電源間に２個のＦＥＴを縦積みに接続
し、夫々のゲートに逆論理関係にある論理を入力して、
両ＦＥＴの接続部に電源、基準電源間電位の論理出力を
得る出力回路を備えた請求項１記載の論理回路。