JPH0763140B2 - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
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- JPH0763140B2 JPH0763140B2 JP60254124A JP25412485A JPH0763140B2 JP H0763140 B2 JPH0763140 B2 JP H0763140B2 JP 60254124 A JP60254124 A JP 60254124A JP 25412485 A JP25412485 A JP 25412485A JP H0763140 B2 JPH0763140 B2 JP H0763140B2
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- gate
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はGaAs集積回路において利用されるゲート回路に
関する。
関する。
従来の技術 近年、GaAs集積回路は、超高速動作が可能な集積回路と
して開発が急速に進んでいる。
して開発が急速に進んでいる。
以下、図面を参照しながら従来のGaAs集積回路について
説明を行う。
説明を行う。
第２図は従来のGaAs集積回路におけるBFLと称せられる
ゲート回路である。第２図において、１はスイッチング
MESFET（ショットキー障壁ゲート型電界効果トランジス
タ）、２は負荷MESFET、３はバッファMESFET、４はバッ
ファMESFET3に流す電流を一定にする電流源MESFET、５
はレベルシフトダイオード、6,7は電源端子である。
ゲート回路である。第２図において、１はスイッチング
MESFET（ショットキー障壁ゲート型電界効果トランジス
タ）、２は負荷MESFET、３はバッファMESFET、４はバッ
ファMESFET3に流す電流を一定にする電流源MESFET、５
はレベルシフトダイオード、6,7は電源端子である。
以上のように構成された従来のGaAs集積回路につき、以
下その動作を説明する。
下その動作を説明する。
まず、入力端子（VI）からの入力信号がスイッチングME
SFET1に入力されると、その反転信号がバッファMESFET3
に入力される。MESFET4と、MESFET3の大きさは等しくし
てあるため、MESFET3のゲートソース電圧は、ほぼ０
（Ｖ）になる。つまりバッファMESFET3のソース電位と
ゲート電位は等しい。次にこの電位はレベルシフトダイ
オード５によって次段のスイッチングMESFETをスイッチ
出来るレベルに変換され、出力端子（VO）から出力され
る。
SFET1に入力されると、その反転信号がバッファMESFET3
に入力される。MESFET4と、MESFET3の大きさは等しくし
てあるため、MESFET3のゲートソース電圧は、ほぼ０
（Ｖ）になる。つまりバッファMESFET3のソース電位と
ゲート電位は等しい。次にこの電位はレベルシフトダイ
オード５によって次段のスイッチングMESFETをスイッチ
出来るレベルに変換され、出力端子（VO）から出力され
る。
発明が解決しようとする問題点 しかしながら、上記のような従来の構成では、バッファ
MESFET3、レベルシフトダイオード５、および電流源MES
FET4によって構成しているバッファ回路には、ほぼ一定
の電流が流れるため、消費電力が大きいという問題点が
あった。一方、もし消費電力を下げるために電流値が少
なくすると、速度が低下するという問題を有していた。
MESFET3、レベルシフトダイオード５、および電流源MES
FET4によって構成しているバッファ回路には、ほぼ一定
の電流が流れるため、消費電力が大きいという問題点が
あった。一方、もし消費電力を下げるために電流値が少
なくすると、速度が低下するという問題を有していた。
本発明は上記欠点に鑑み、低消費電力でしかも負荷駆動
能力が格段に高いゲート回路を提供するものである。
能力が格段に高いゲート回路を提供するものである。
問題点を解決するための手段 上記問題点を解決するために、本発明のゲート回路は、
接地端子と第１の電源端子との間に負荷電界効果トラン
ジスタとゲートを入力端子とするスイッチング電界効果
トランジスタとを直列に接続し、接地端子と第２の電源
端子との間に、ゲートが前記スイッチング電界効果トラ
ンジスタのドレインに接続されたバッファ電界効果トラ
ンジスタとレベルシフトダイオードと電流源電界効果ト
ランジスタとを直列に接続し、一方の端子が前記第２の
電源端子に接続されたバイアスダイオードの他方の端子
と、一方の端子が入力端子に接続された結合コンデンサ
の他方の端子とを、前記電流源電界効果トランジスタの
ゲートにそれぞれ接続したものである。
接地端子と第１の電源端子との間に負荷電界効果トラン
ジスタとゲートを入力端子とするスイッチング電界効果
トランジスタとを直列に接続し、接地端子と第２の電源
端子との間に、ゲートが前記スイッチング電界効果トラ
ンジスタのドレインに接続されたバッファ電界効果トラ
ンジスタとレベルシフトダイオードと電流源電界効果ト
ランジスタとを直列に接続し、一方の端子が前記第２の
電源端子に接続されたバイアスダイオードの他方の端子
と、一方の端子が入力端子に接続された結合コンデンサ
の他方の端子とを、前記電流源電界効果トランジスタの
ゲートにそれぞれ接続したものである。
作用 このような構成によると、バッファ回路に流れる電流は
入力信号に応じて制御され、所期の目的を達することが
出来ることとなる。
入力信号に応じて制御され、所期の目的を達することが
出来ることとなる。
実施例 以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例におけるGaAs集積回路のゲー
ト回路を示すものである。第１図において１はスイッチ
ングMESFET、２は負荷MESFET、３はバッファMESFET、４
は電流源MESFET、５はレベルシフトダイオード、６は第
１の電源端子、７は第２の電源端子、８は結合コンデン
サ、そして９はバイアスダイオードである。
ト回路を示すものである。第１図において１はスイッチ
ングMESFET、２は負荷MESFET、３はバッファMESFET、４
は電流源MESFET、５はレベルシフトダイオード、６は第
１の電源端子、７は第２の電源端子、８は結合コンデン
サ、そして９はバイアスダイオードである。
以上のように構成されたゲート回路につき、以下その動
作を説明する。まず、入力信号が入力端子（VI）に入力
されると、従来のゲート回路同様の過程を経て出力端子
（VO）にその反転信号が出力される。一方入力信号は、
ダイオード９によって第２の電源端子７に印加される電
源電圧までバイアスされている電流源MESFET4のゲート
に結合コンデンサ８を通して伝達される。この作用によ
って、入力がロー（Low）レベルの時は電流源MESFET4の
ゲートには第２の電源端子７に印加される電源電圧以下
の電圧が印加され、電流は０近くまで減少する。この結
果、消費電力が従来のゲート回路に比べ格段に減少す
る。また入力がハイ（High）レベルの時はMESFET4のゲ
ートには第２の電源端子７に印加される電源電圧より高
い電圧が印加されるので、ドレイン−ソース電流は増大
する。このため出力端子（VO）に接続された容量性負荷
の放電時間が短縮され、スイッチング遅延が著しく改善
される。
作を説明する。まず、入力信号が入力端子（VI）に入力
されると、従来のゲート回路同様の過程を経て出力端子
（VO）にその反転信号が出力される。一方入力信号は、
ダイオード９によって第２の電源端子７に印加される電
源電圧までバイアスされている電流源MESFET4のゲート
に結合コンデンサ８を通して伝達される。この作用によ
って、入力がロー（Low）レベルの時は電流源MESFET4の
ゲートには第２の電源端子７に印加される電源電圧以下
の電圧が印加され、電流は０近くまで減少する。この結
果、消費電力が従来のゲート回路に比べ格段に減少す
る。また入力がハイ（High）レベルの時はMESFET4のゲ
ートには第２の電源端子７に印加される電源電圧より高
い電圧が印加されるので、ドレイン−ソース電流は増大
する。このため出力端子（VO）に接続された容量性負荷
の放電時間が短縮され、スイッチング遅延が著しく改善
される。
この構成の特徴としては更に、結合コンデンサ８やバイ
アスダイオード９の素子サイズが充分小さく出来るとい
うことである。つまり、バイアスダイオード９は単にバ
イアス点を保持するだけであるから、MESFET4のゲート
容量とバイアスダイオード９の寄生抵抗による遅延がゲ
ート回路の遅延時間に比較して無視出来る範囲で小さく
出来る。例えばMESFET4のゲート幅を15μｍとすると、
バイアスダイオード９は10μｍであればよい。
アスダイオード９の素子サイズが充分小さく出来るとい
うことである。つまり、バイアスダイオード９は単にバ
イアス点を保持するだけであるから、MESFET4のゲート
容量とバイアスダイオード９の寄生抵抗による遅延がゲ
ート回路の遅延時間に比較して無視出来る範囲で小さく
出来る。例えばMESFET4のゲート幅を15μｍとすると、
バイアスダイオード９は10μｍであればよい。
次に結合コンデンサ８は、次のようにして決定出来る。
すなわち、MESFET4及びバイアスダイオード９の寄生容
量を（CS）とし、結合コンデンサ８の容量を（CC）とす
ると、入力電圧がΔＶ変化した時、MESFET4のゲートに
印加される電圧（ΔＶ′）は ΔＶ′＝｛CC／（CS＋CC）｝ΔＶ となる。MESFET4のゲート幅とダイオードのサイズを先
に示したものと同程度とすると、CS0.04pFであるか
ら、CC＝0.05〜0.06pFで充分な効果が得られる。この容
量は、Si3N4を絶縁層とするMIM型のもので構成すると、
絶縁層厚0.5μｍとして約20μｍ×20μｍの大きさを占
有するにすぎない。
すなわち、MESFET4及びバイアスダイオード９の寄生容
量を（CS）とし、結合コンデンサ８の容量を（CC）とす
ると、入力電圧がΔＶ変化した時、MESFET4のゲートに
印加される電圧（ΔＶ′）は ΔＶ′＝｛CC／（CS＋CC）｝ΔＶ となる。MESFET4のゲート幅とダイオードのサイズを先
に示したものと同程度とすると、CS0.04pFであるか
ら、CC＝0.05〜0.06pFで充分な効果が得られる。この容
量は、Si3N4を絶縁層とするMIM型のもので構成すると、
絶縁層厚0.5μｍとして約20μｍ×20μｍの大きさを占
有するにすぎない。
以上のように、本実施例によれば、バイアスダイオード
９と結合コンデンサ８とをゲート回路の電流源MESFET4
に接続することにより、電流源MESFET4に流れる電流を
入力信号に応じて制御することが出来、低消費電力で高
負荷駆動能力を有する、GaAs集積回路に適したゲート回
路を実現することが出来る。
９と結合コンデンサ８とをゲート回路の電流源MESFET4
に接続することにより、電流源MESFET4に流れる電流を
入力信号に応じて制御することが出来、低消費電力で高
負荷駆動能力を有する、GaAs集積回路に適したゲート回
路を実現することが出来る。
なお、本実施例では電流源電界効果トランジスタ４をシ
ョットキー障壁ゲート型電界効果トランジスタ（MESFE
T）としたが、これは電界効果トランジスタであれば何
でもよく、例えば接合ゲート型電界効果トランジスタを
用いることもできる。
ョットキー障壁ゲート型電界効果トランジスタ（MESFE
T）としたが、これは電界効果トランジスタであれば何
でもよく、例えば接合ゲート型電界効果トランジスタを
用いることもできる。
発明の効果 以上述べたように本発明によれば、バイアスダイオード
と結合コンデンサをバッファ回路の電流源電界効果トラ
ンジスタのゲートに接続することにより、占有面積が小
さく低消費電力で高負荷駆動能力を有するゲート回路を
実現することが出来、その実用的効果は大なるものがあ
る。
と結合コンデンサをバッファ回路の電流源電界効果トラ
ンジスタのゲートに接続することにより、占有面積が小
さく低消費電力で高負荷駆動能力を有するゲート回路を
実現することが出来、その実用的効果は大なるものがあ
る。
【図面の簡単な説明】 第１図は本発明の一実施例におけるGaAs集積回路のゲー
ト回路を示す回路図、第２図は従来のGaAs集積回路のゲ
ート回路を示す回路図である。 ４……電流源MESFET（電流源電界効果トランジスタ）、
７……電源端子、８……結合コンデンサ、９……バイア
スダイオード、（VI）……入力端子
ト回路を示す回路図、第２図は従来のGaAs集積回路のゲ
ート回路を示す回路図である。 ４……電流源MESFET（電流源電界効果トランジスタ）、
７……電源端子、８……結合コンデンサ、９……バイア
スダイオード、（VI）……入力端子
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9473−5Ｊ Ｈ０３Ｋ 17/687 Ｆ
Claims (3)
- 【請求項１】接地端子と第１の電源端子との間に負荷電
界効果トランジスタとゲートを入力端子とするスイッチ
ング電界効果トランジスタとを直列に接続し、接地端子
と第２の電源端子との間に、ゲートが前記スイッチング
電界効果トランジスタのドレインに接続されたバッファ
電界効果トランジスタとレベルシフトダイオードと電流
源電界効果トランジスタとを直列に接続し、一方の端子
が前記第２の電源端子に接続されたバイアスダイオード
の他方の端子と、一方の端子が入力端子に接続された結
合コンデンサの他方の端子とを、前記電流源電界効果ト
ランジスタのゲートにそれぞれ接続したことを特徴とす
るゲート回路。 - 【請求項２】電界効果トランジスタがショットキー障壁
ゲート型電界効果トランジスタであることを特徴とする
特許請求の範囲第１項記載のゲート回路。 - 【請求項３】電界効果トランジスタが接合ゲート型電界
効果トランジスタであることを特徴とする特許請求の範
囲第１項記載のゲート回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254124A JPH0763140B2 (ja) | 1985-11-13 | 1985-11-13 | ゲ−ト回路 |
| DE8686115642T DE3683597D1 (de) | 1985-11-13 | 1986-11-11 | Torschaltung. |
| EP86115642A EP0222369B1 (en) | 1985-11-13 | 1986-11-11 | Gate circuit |
| CA000522704A CA1258103A (en) | 1985-11-13 | 1986-11-12 | Gate circuit |
| US06/929,844 US4712023A (en) | 1985-11-13 | 1986-11-13 | Buffered FET logic gate using depletion-mode MESFET's. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254124A JPH0763140B2 (ja) | 1985-11-13 | 1985-11-13 | ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114325A JPS62114325A (ja) | 1987-05-26 |
| JPH0763140B2 true JPH0763140B2 (ja) | 1995-07-05 |
Family
ID=17260559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60254124A Expired - Lifetime JPH0763140B2 (ja) | 1985-11-13 | 1985-11-13 | ゲ−ト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4712023A (ja) |
| EP (1) | EP0222369B1 (ja) |
| JP (1) | JPH0763140B2 (ja) |
| CA (1) | CA1258103A (ja) |
| DE (1) | DE3683597D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US4798972A (en) * | 1987-03-03 | 1989-01-17 | Digital Equipment Corporation | Apparatus and method for capacitor coupled complementary buffering |
| US4812683A (en) * | 1987-05-19 | 1989-03-14 | Gazelle Microcircuits, Inc. | Logic circuit connecting input and output signal leads |
| US4912745A (en) * | 1987-05-19 | 1990-03-27 | Gazelle Microcircuits, Inc. | Logic circuit connecting input and output signal lines |
| US4791322A (en) * | 1987-05-19 | 1988-12-13 | Gazelle Microcircuits, Inc. | TTL compatible input buffer |
| US4810905A (en) * | 1987-05-19 | 1989-03-07 | Gazelle Microcircuits, Inc. | Capacitor coupled push pull logic circuit |
| JPH01157121A (ja) * | 1987-09-29 | 1989-06-20 | Toshiba Corp | 論理回路 |
| US4965863A (en) * | 1987-10-02 | 1990-10-23 | Cray Computer Corporation | Gallium arsenide depletion made MESFIT logic cell |
| US4937469A (en) * | 1988-08-30 | 1990-06-26 | International Business Machines Corporation | Switched current mode driver in CMOS with short circuit protection |
| US5008565A (en) * | 1990-01-23 | 1991-04-16 | Triquint Semiconductor, Inc. | High-impedance FET circuit |
| US5095228A (en) * | 1991-04-19 | 1992-03-10 | Actel Corporation | Circuits for preventing breakdown of low-voltage device inputs during high voltage antifuse programming |
| JPH0567933A (ja) * | 1991-09-06 | 1993-03-19 | Toshiba Corp | レベルシフト回路 |
| JP2978346B2 (ja) * | 1992-11-30 | 1999-11-15 | 三菱電機株式会社 | 半導体集積回路装置の入力回路 |
| US6127857A (en) * | 1997-07-02 | 2000-10-03 | Canon Kabushiki Kaisha | Output buffer or voltage hold for analog of multilevel processing |
| GB2332797B (en) | 1997-12-22 | 2003-05-21 | Ericsson Telefon Ab L M | Low voltage transistor biasing |
| TWI828488B (zh) * | 2022-03-17 | 2024-01-01 | 美商雷神公司 | 用於iii/v族d模式緩衝fet邏輯(bfl)之共閘極輸入電路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4177390A (en) * | 1977-12-27 | 1979-12-04 | Raytheon Company | A field effect transistor logic gate having depletion mode and enhancement mode transistors |
| JPS5846090B2 (ja) * | 1978-05-12 | 1983-10-14 | 三菱電機株式会社 | バツフア回路 |
| GB2059704A (en) * | 1979-09-10 | 1981-04-23 | Post Office | Improvements in and relating to digital inverters employing field effect transistors |
| US4423339A (en) * | 1981-02-23 | 1983-12-27 | Motorola, Inc. | Majority logic gate |
| US4450369A (en) * | 1981-05-07 | 1984-05-22 | Schuermeyer Fritz L | Dynamic MESFET logic with voltage level shift circuit |
| JPS5999819A (ja) * | 1982-11-27 | 1984-06-08 | Hitachi Ltd | 入力インタ−フエイス回路 |
| JPS59163858A (ja) * | 1983-03-09 | 1984-09-14 | Agency Of Ind Science & Technol | ＧａＡｓ論理集積回路 |
| JPS59163857A (ja) * | 1983-03-09 | 1984-09-14 | Agency Of Ind Science & Technol | ＧａＡｓ論理集積回路 |
| JPH0652867B2 (ja) * | 1983-07-14 | 1994-07-06 | 工業技術院長 | Ｆｅｔロジック回路 |
-
1985
- 1985-11-13 JP JP60254124A patent/JPH0763140B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-11 EP EP86115642A patent/EP0222369B1/en not_active Expired
- 1986-11-11 DE DE8686115642T patent/DE3683597D1/de not_active Expired - Lifetime
- 1986-11-12 CA CA000522704A patent/CA1258103A/en not_active Expired
- 1986-11-13 US US06/929,844 patent/US4712023A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4712023A (en) | 1987-12-08 |
| EP0222369B1 (en) | 1992-01-22 |
| DE3683597D1 (de) | 1992-03-05 |
| EP0222369A3 (en) | 1989-02-22 |
| CA1258103A (en) | 1989-08-01 |
| JPS62114325A (ja) | 1987-05-26 |
| EP0222369A2 (en) | 1987-05-20 |
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