JPH0229123A - 出力段の電流を防止するフィードバックを有する高速論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野］ 本発明はロジック回路の設計における改善に関し、特に
容量に起因するゲート遅延を減少する問題に関する。

〔従来の技術〕

本発明に関連する従来技術には、シリコンＣＭＯ３，Ｇ
ａＡｓＤＣＦＬ　（ガリウム砒素直結ＦＥＴゲート、Ｄ
ｉｒｅｃｔ　Ｃｏｕｐｌｅｄ　ＦＥＴ　Ｌｏｇｉｃ）　
、及びＧａＡｓスーパーバッファとして知られているロ
ジック回路群がある。従来のシリコンＣＭＯ３，ＧａＡ
ｓＤＣＦＬ、及びＧａＡｓスーパーバッファの代表例を
第１図、第２図及び第３図に夫々示す。

（実施例〕 第４図はＦＥＴロジック回路１０を簡素化した図である
。ＦＥＴロジック回路１０は１つ以上の入力端子１１、
ｌｌ’、、、、　と出力端子１２とを有する。具体的に
は、この回路はＳｉ、ＧａＡＳまたはその他の半導体の
ＦＥＴを用いたキャパシタンス駆動用論理回路を意図し
たものである。

高速Ｓｔ及びＧａＡｓの超大規模集積回路（ＶＬＩＳ）
技術において、ロジック段と出力に接続された他のロジ
ック段との間の相互接続部１４は各々回路１０に対して
やっかいな寄生キャパシタンス１３を生ずることを避け
えない。この寄生キャパシタンス１３の大きさは例えば
２００ｘｌＯ−１５のオーダーである。寄生キャパシタ
ンス１３はゲート遅延に関係し、このためロジックシス
テム全体の応答速度を制限してしまうことになる。

第４図を再び参照して、電圧源■ｔｌＤはＦＥＴ２３の
ドレイン・ソース回路、インピーダンス手段Ｚ、接合点
１６及び出力相互接続点１４を通じて出力１２に接続さ
れている。寄生キャパシタンス１３は出力１２とアース
の間に存在する。トランジスタ２３は出力１２のプルア
ップ素子として作動する。接合点１６は電圧プルダウン
回路Ｙを通じて基準電圧、即ちアースにも接続されてい
る。

回路Ｙは、後述するように受動型または能動型など数種
類の形態をとることができる。インピーダンス手段はイ
ンピーダンス即ち電圧シフト回路、またはダイオード手
段または短絡回路でもよい。

電流手段（抵抗、トランジスタ等）１５はＦＥＴ２３の
ゲート電極に接続されている接合点３０に電流を供給す
る。信号変換器２０は数種類の形態が考えられるが、信
号人力１１をＦＥＴ２３のゲート電極に相互接続し、Ｆ
ＥＴ２３を制御するのに用いられる。本発明の回路の非
常に重要な付加的特徴の１つは、接合点１６とＦＥＴ２
３のゲートとの間に接続されたインバータ手段２２であ
る。プルダウン回路Ｙが能動素子の場合、信号変換器２
０とプルダウン回路Ｙとを破線１９で相互接続する。

本発明の目的は、低い電力レベルを保ちながらキャパシ
タンス１３による遅延効果を最小にすることである。こ
の目的は、ＦＥＴ２３によってＣを急速に充電し、出力
が「高」になったら実質的にＦＥＴ２３をオフにするこ
とによって達成することができる。第４ａ図では、プル
ダウン手段Ｙは接合点１６とアースとの間に接続された
受動抵抗２４ｂとして示されている。第４Ｂ図は第４図
の他の実施例であり、ここではプルダウン手段ＹはＦＥ
Ｔ２４ａとして示されている。第４ｂ図もまた信号変換
器２０をＦＥＴ２０ａの形で示しており、ドレイン・ソ
ース回路は接合点３０とアースとの間に接続されている
。また、ＦＥＴ２０ａのゲートは直接人力１１に接続さ
れている。入力１１はＦ　Ｅ’Ｔ　２４　ａのゲートに
も接続されている。

ＦＥＴ２３及び２４ａの出力回路は直列に接続されてい
るので、電圧源■。からＦＥＴ２３のドレイン及びソー
スを通り、出力接合点１６、ＦＥＴ２４ａのドレイン及
びソース、基準電位即ちアースに接続されたソース電極
までの回路経路をたどることができる。別の変更例では
、ＦＥＴ２３に抵抗５０が並列に接続されている。接合
点１６はインバータ２２の入力にも接続されており、イ
ンバータ２２の出力はＦＥＴ２３のゲートに接続されて
いる。

第４Ｃ図に示される別の実施例では、信号変換器２０は
ノア（ＮＯＲ）構成で示され、１対の入力１１及び１１
”はＦＥＴ２３ｃ及び２３ｄのゲート電極に接続されて
いる。また、第４ｄ図はナンド構成として接続された信
号変換器２０を示しており、ＦＥＴ２０ｅ及び２０ｆが
接合点３０とアースとの間で直列に接続されている。第
４ｅ図はノア論理ゲートの他の実施例を示す。１対の入
力１１及び１１’　はデイブレジョン型ＦＥＴ２０ｊ及
び２０にのゲート電極に接続されている。

ドレイン電極は端子３０に接続され、ソース電極は接合
点２６とデイブレジョン型ＦＥＴ２７とを通じて接地さ
れている。デイブレジョン型ＦＥＴ２７は接合点２６に
インピーダンスを与える。接合点２６はＦＥＴ２４のゲ
ート電極と接続されている。入力トランジスタの内の１
つが通電すると、接合点２６に発生する電圧はプルダウ
ンＦＥＴ２４をオンにする効果がある。本実施例ではＦ
ＥＴ２３と接合点１６との間のインピーダンス素子Ｚは
ダイオードＺ″の形で示されている。また、インバータ
２２はデイブレジョン型ＦＥＴ２２”及びダイオード２
８によって構成されている。更に、ダイオード２８はＦ
ＥＴ２２”をアースに接続する。

第４図の最も好適な実施例を第４ｆ、４ｇ及び４１図に
示す、第４ｆ図にはＦＥＴ２０ｍと２゜ｎのゲート電極
に接続された２つの入力端子１１．１１’　を有する論
理回路が示されている。この回路は、複数のＦＥＴ２０
ｍ、２０ｎ、２３．２４ａ、２７′　（変更例４ｇを用
いる時）、及び２２゛　（第４１図のインバータが用い
られる時）を含む。人力１１はＦＥＴ２０ｍのゲート電
極に接続されており、入力１１”はＦＥＴ２Ｏｎのゲー
ト電極に接続されている。ＦＥＴ２０ｍ及び２０ｎのソ
ース電極は端子２６”に接続され、更にインピーダンス
素子Ａを通じてアースされている。

端子２６”はＦＥＴ２４ａのゲート電極にも接続されて
いる。ＦＥＴ２０ｍ及び２Ｏｎのドレイン電極は電流手
段１５の出力端子に接続されている。

ＦＥＴ２０ｍまたは２Ｏｎのいずれか１つが通電すると
、その結果インピーダンスＡを横切って接合点２６′に
生じる電圧はプルダウンＦＥＴ２４ａをオンするのに十
分な電圧となる。前述したように、電圧源■ＤＤはＦＥ
Ｔ２３のドレイン・ソース回路、接合点１６及びＦＥＴ
２４ａのドレイン・ソース間を通ってアースされている
。更に別のインピーダンスＢもＦＥＴ２４ａと並列に、
接合点１６とアースとの間に接続されている。

第４ｇ図では、第４ｆ図のインピーダンスＡはダイオー
ドを接続されたＦＥＴ２７’　の形で示されている。イ
ンピーダンスＡは第４ｈ図に示したような抵抗の形をと
ってもよい。第４１図では第４ｆ図の一般的なインバー
タ２２は、ＦＥＴ２２′とダイオード手段２８として示
され、ここでは接合点１６がＦＥＴ２２’　のゲートに
接続され、ＦＥＴ２２’　のドレインが端子３０及びＦ
ＥＴ２３のゲートと接続され、ＦＥＴ２２’　のソース
がダイオード２８を介して接地されている。第４ｆ図の
インピーダンスＢは、第４ｊ図では抵抗Ｂ′として、ま
た第４に図ではダイオード接続のデプレッション型ＦＥ
Ｔ　　Ｂ”として示されている。

第４ｆ、４ｇ、４１図の好適実施例の動作は次の通りで
ある。初期状態において、人力１１．１１°は「低」状
態にあり、従ってＦＥＴ２０ｍ、２０ｎはオフであると
仮定する。この時、電流源１５からこれらのＦＥＴには
電流は流れず、インピーダンスＡに小さな電位が存在す
るのみであるので、ＦＥＴ２４ａもオフ状態にある。こ
のような初期状態において、ＦＥＴ２３は電流源１５か
らのバイアスによって急速に高導電状態となり、キャパ
シタンス１３は急速に充電され、出力電圧もや、速に上
昇する。ＦＥＴ２２’　　とダイオード２８で構成され
ているインバータ２２は、初めは非導電状態にあり、端
子３０とアース間に高いインピーダンスを与える。しか
し、出力電圧の急速な上昇によってスレショルド電圧に
達し、ＦＥＴ２２°及びダイオード２８（即ち、インバ
ータ）は導電状態になり、電流−［１５からの電流はＦ
ＥＴ２２゛のドレイン・ソース間及びダイオード２８を
介してアースに流される。その結果、接合点１６の電圧
は制限され、以前導電度が非常に高かった電圧プルアッ
プＦＥＴ２３は実質的に非導電状態になり、インピーダ
ンスＢに必要な電流と出力負荷電流のみを供給する。こ
の時相当量の電流を導電しているＦＥＴはインバータＦ
ＥＴ２２”のみである。したがって、この回路は初めに
ＦＥＴ２３を完全にオン状態にして出力電圧を栄、速に
上昇させ、素早く寄生キャパシタンス１３を充電し、ゲ
ート遅延を減少するのに効果がある。更にインバータ回
路２２の動作によってＦＥＴ２３が実質的にオフになる
。

次に、入力１１または１１″が「高」状態になり、ＦＥ
Ｔ２０ｍまたは２Ｏｎがオンになったと仮定する。この
結果起こるインピーダンスＡにおける電圧降下はＦＥＴ
２４ａもオンにする効果がある。ＦＥＴ２０ｍ及び２０
ｎのいずれが１つが導電状態になることにより、電流Ｉ
の全てを引き込むことができ、したがって端子３０の電
圧は「低」となる。ＦＥＴ２３はこのようにバイアスさ
れオフになり、電流■２は零または殆ど零になる。導電
状態のＦＥＴ２４ａはキャパシタンス１３を急速に放電
し、接合点１６及び１２の出力電圧を低い値に減少させ
る。キャパシタンス１３を放電した後、導電状態のＦＥ
Ｔ２４ａは事実上いかなる電流も低下させることはない
。この時出力１２は「低」である。

第４図に示した一般的な回路の具体的な実施例を第５図
に示す。第５図の第４図に対応する部分には同一符号が
用いられている。

第５図は２つの入力端子１１及び１１′、出力端子１２
を有する論理回路を示す。この回路は多数のエンハンス
メント型ＧａＡｓＦＥＴ２０ｇ、２０ｈ、２１．２２”
　　２３．２４．２４゛を含む。ＦＥＴ２０ｇと２４の
ゲートに入力１１が接続され、ＦＥＴ２０ｈと２４゛の
ゲートに入力ＩＩ′が接続されている。ＦＥＴ２０ｇ、
２０ｈ。

２４及び２４°のソース電極は接地されている。

また、ＦＥＴ２０ｇ及び２０ｈのドレイン電極は電流手
段１５の下端３０に接続されている。本実施例では電流
手段１５はエンハンスメント型ＦＥＴ２１として示され
ており、ソース電極は端子３０に接続され、ドレイン電
極は接合点３１を介して電圧源ｖａｎに接続されている
。電圧源ＶＯＯの電圧は例えば２ボルトに設定されてい
る。ＦＥＴ２１のゲート電極はバイアス抵抗Ｒ，を介し
てドレイン電極に接続されている。バイアス抵抗Ｒ１は
例えば１００にオームの抵抗値を有する。電流手段１５
は端子３０に電流■１を供給する。電流手段１５は第５
ａ、５ｂまたは５０図に示されているような別の形式の
ものでもよい。

電圧供給端子３１からＦＥＴ２３のドレイン・ソース間
、接合点１６（したがって相互接続点１４と出力１２）
、及び抵抗Ｒｚを通ってアースまで回路経路をたどるこ
ともできる。抵抗Ｒ２は例えば１００にオーム台の抵抗
値を有する。抵抗Ｒ２と並列に前述のキャパシタンス１
３が設けられている。同じく抵抗Ｒ２と並列にＦＥＴ２
４及びＦＥＴ２４’　の出力回路が接続されている。し
たがって、接合点１６からＦＥＴ２４及びＦＥＴ２４”
のドレイン電極からソース電極を経て接地でき、これら
のソース電極は前述のように接地されている。インバー
タ２２はエンハンスメント型ＦＥＴ２２”で構成され、
そのゲートは接合点１６に、ドレインはＦＥＴ２３のゲ
ートに夫々接続され、ソースは接地されている。抵抗Ｒ
２は第５ｄ図に示すようにトランジスタの形式でもよい
。

第５図の論理回路は次のように動作する（第６図の波形
図を参照）。トランジスタ２１は電流手段を形成し、端
子３０の電流１．は下記のように表される。

Ｉ　ｌ　　＝に’（ＶＤ　−Ｖｔ　）”＋　ＩＲＩ上式
においてＶ、はゲート・ソースダイオード電流、ｖ７は
スレショルド電圧、Ｋ“は利得、ＩＲＩはバイアス抵抗
Ｒ１を通過する電流である。上述のゲート・ソースダイ
オードはＧａＡｓＦＥＴに固有のものである。

本説明中、人力１１“は「低」で、ＦＥＴ２０ｈ及び２
４′はオフであると仮定する。また、時点し、において
人力１１は「高」で、ＦＥＴ２０ｈ及び２４“はオンで
あると仮定する。導電状態のＦＥＴ２０ｇによって電流
■の全てが引き込まれるので端子３０の電圧は「低」に
なる。したがって、ＦＥＴ２３は非導電状態となり、電
流Ｉ２は零または殆ど零になる。上述のオン状態のトラ
ンジスタ２４は、初めにキャパシタンス１３を放電した
後は、事実上電流を低下させることはない。この時出力
１２は「低」である。

次に、入力１１が「低」　（０）になったとすると、Ｆ
ＥＴ２０ｇ及び２４がオフになりＦＥＴ２３が完全にオ
ンになる（時点ｔｚ）。ＦＥＴ２３の低インピーダンス
出力回路によって高い電流が初めに流れ、出力１２が「
高」になるにしたがってキャパシタンス１３が充電され
る。初期時間中、ＦＥＴ２３がオンになるとＦＥＴ２２
’　はオフになる。出力電圧がＦＥＴ２２’をオンにす
るのに必要なスレショルド電圧より低い間、ＦＥＴ２３
は送出し得る限りの電流をキャパシタンス１３に供給す
ることができる。充電が進むにつれ出力電圧がスレショ
ルド電圧まで上昇し、ＦＥＴ２２’が導電状態になり電
流Ｉ、を低下させる。出力１２（即ち接合点１６）の出
力電圧はＦＥＴ２２”が電流Ｉを実質的に全て引き込む
のに十分なだけ上昇する。この時、ＦＥＴ２３のゲート
バイアスは電流１、をほとんど零まで減少し、抵抗Ｒ２
を駆動するのに必要な直流電流及びＦＥＴ２２’　と出
力負荷に必要なわずかなゲート電流のみを供給する。こ
こで、入力１１が「高」になりＦＥＴ２０ｇ及び２４が
オンになったとする（時点ｔ３）。

導電状態にあるＦＥＴ２０ｇは再び電流Ｉを引込み、端
子３０の電圧は「低」となり、ＦＥＴ２３はオフとなり
、電流１２は零になり、電流パルス１、がＦＥＴ２４を
流れてキャパシタンス１３を放電し、出力１２は零にな
る。

第６図の曲線ａ乃至ｇは上述の回路内の種々の点におけ
る電圧及び電流のおおよその波形を示す。

曲線ａは入力端子１１における電圧、曲線すはＦＥＴ２
０ｇを流れる電流の波形、曲線Ｃは端子３０及びＦＥＴ
２３のゲートにおける電圧の波形、曲線ｄはＦＥＴ２３
を流れる電流Ｉ２の波形、曲線ｅは出力端子２３におけ
る電圧波形、曲線ｆはＦＥＴ２２”を流れる電流の波形
、曲線ｇはＦＥＴ２４を流れる電流の波形を夫々示す。

ＦＥＴ２０．２０’　　　２２’、２１．２３．２４及
び２４″はエンハンスメント型ＦＥＴとして記載されて
いるが、第５図に示すようにこれらは正確に同一サイズ
である必要はない。ＦＥＴ２１はチャンネルの長さ／幅
寸法が２．５／１　（ミクロン）、ＦＥＴ２４．２４°
及び２３は２０／１、ＦＥＴ２２“　は５／１と示され
ている。しかしながら、これらのＦＥＴは自由に変更す
ることができる。

この集積回路で電流手段１５は第５図に示されるもの以
外の形態でもよく、数種類の典型的な変更例が第５ａ、
５ｂ、５０図に示されている。第５ａ図では抵抗が示さ
れ、第５ｂ図ではデイブレジョン型ＦＥＴ５１がＦＥＴ
２１にバイアス電流を与えるように構成され、第５Ｃ図
ではデイブレジョン型ＦＥＴ５２が示されている。また
、第５図の抵抗Ｒ２も他の形態でもよく、そのｌ変更例
が第５ｄ図に示されている。

前述のように、インバータ手段２２は接合点１６からＦ
ＥＴ２３のゲートに接続されているので、出力電圧（出
力１２及び接合点１６）が所望値、この場合はＦＥＴ２
２°のスレショルドレベル、に達すると初期状態で完全
にオンであるＦＥＴ２３（時点ｔｚ）はインバータ手段
２２によって直ちに低下される。重要な機能はインバー
タ手段の信号がＦＥＴ２３の導電度を低下させるように
接続されていることであり、この接続がゲートへの直接
接続よりも間接的回路経路をより多く含んでいる。

〔発明の効果〕

以上詳細に説明した本発明の論理回路は従来の回路に対
し以下に述べるような利点がある。

（１）本発明による新たな回路はシリコンＣＭＯＳまた
はＣａＡｓＤＣＦＬより動作が速い。

（２）　Ｇ　ａ　Ａ　ｓ　Ｄ　ＣＦ　Ｌより高いノイズ
マージンを有する。

（３）スーパーバッファより消費電力が少ない。

（４）本発明の回路は出力遷移後にオフにならないＤＣ
ＦＬやその他の回路よりかなり速くそして低い消費電力
で高キャパシタンスを駆動することができる。（即ち、
キャパシタンス充電電流は比較的大きく出力が「高」に
なった後この電流はほとんどオフになるため、電力を節
減することができる）。

（５）ＣＭＯ３とは異なり、本発明の実施例は１種類の
トランジスタ（エンハンスメント型）しか必要としない
。

【図面の簡単な説明】

第１．２及び３図は関連する従来技術の回路図、第４図
は本発明の一般的構成を表す回路図、第４ａ、４ｂ、４
ｃ、４ｄ及び４ｄ図は夫々第４図の変更例を示す回路図
、第５図は本発明による具体的実施例を示す回路図、第
５ａ、５ｂ及び５０図は第５図の第１の部分の変更例を
示す回路図、第５ｄ図は第５図の第２の部分の変更例を
示す図、第６図作動中の回路内における種々の点におけ
波形図である。 １１、　、　、　、入力端子、１２．、、、出力端子、
１３、、、、キャパシタンス、１５．、、、電流手段、
１６．、、、接合点、２０．、、、信号変換器、２２．
、、、インバータ手段、２３．、、。 ＦＥＴ。 ＦＩＧ、　　１ ＦＩＧ、　３

Claims (1)

1. 【特許請求の範囲】 １、論理出力端子においてスイッチング時間の遅延の原
   因となるキャパシタンスのための、ゲート電極とドレイ
   ン及びソース出力電極を有する複数のエンハンスメント
   型ＦＥＴと電流手段とを含むキャパシタンス駆動論理回
   路であって、 電圧源と出力端子とを相互接続する出力電極を有する第
   １のＦＥＴと、 前記出力端子と電圧基準とを相互接続する出力電極と導
   電度を制御するための信号源と接続されたゲート電極と
   を有する第２のＦＥＴと、 前記第１のＦＥＴのゲート電極と接続された出力端子を
   含む端子を有する電流手段と、前記電流手段の出力端子
   と前記電圧基準とを相互接続する出力電極と導電度を制
   御するための信号源と接続されたゲート電極とを有する
   第３のＦＥＴと、 前記電流手段の端子と前記電圧基準とを相互接続する出
   力電極と前記出力端子に接続されているゲート電極とを
   有する第４のＦＥＴとからなる論理回路。 ２、論理出力端子においてスイッチング時間の遅延の原
   因となるキャパシタンスのためのＦＥＴキャパシタンス
   駆動論理回路において、電源によって付勢するための第
   １の電力端子と、 ソース電極、ドレイン電極及びゲート電極を有し、ドレ
   イン電極が前記第１の電力端子に接続され、ソース電極
   が論理出力端子に接続された第１のエンハンスメント型
   ＧａＡｓＦＥＴと、 ソース電極、ドレイン電極及びゲート電極を有し、ソー
   ス電極が電圧基準に接続され、ドレイン電極が前記第１
   のＦＥＴのソース電極と接続された第２のエンハンスメ
   ント型ＧａＡｓＦＥＴと、 ゲート電極が前記第１のＦＥＴのソース電極に接続され
   、ドレイン電極が前記第１のＦＥＴのゲート電極に接続
   され、ソース電極が前記基準に接続された第３のエンハ
   ンスメント型ＧａＡｓＦＥＴと、 ゲート電極が信号入力端子と前記第２のＦＥＴのゲート
   電極に接続され、ソース電極が前記基準に接続され、ド
   レイン電極を有する第４のエンハンスメント型ＧａＡｓ
   ＦＥＴと、前記第１のＦＥＴのゲート電極と前記第３の
   ＦＥＴのドレイン電極と前記第４のＦＥＴのドレイン電
   極に接続された出力端子を含む複数の端子を有する電流
   手段と、 前記論理出力と前記基準との間に接続された抵抗とを含
   む論理回路。 ３、ゲート電極とドレイン及びソース電極を含み電圧源
   と論理出力端子とを相互接続する出力回路とを有し、導
   電時に前記出力端子の電圧プルアップ装置として作動す
   る第１のＦＥＴと、 ゲート電極とドレイン及びソース電極を含む出力電極と
   を有し、前記出力電極は前記論理出力端子と電圧基準と
   を相互接続する第２のＦＥＴと、 前記第１のＦＥＴのゲート電極に接続された出力端子を
   含む複数の端子を有する電流手段と、 ゲート電極とドレイン及びソース電極を含む出力電極と
   を有し、該出力電極は前記電流手段の出力端子と前記基
   準とを相互接続し、前記電圧基準と直列に設けられたイ
   ンピーダンス手段を直列に接続され、導電度を制御する
   ための信号がゲート電極に接続された第３のＦＥＴと、 前記第２のＦＥＴと前記インピーダンス手段との接続手
   段と、 制御端子と出力端子とを有し、前記制御端子は前記論理
   出力端子に接続され前記論理出力端子の電圧レベルを検
   出し、前記出力端子の内の一方が前記第１のＦＥＴのゲ
   ート電極に接続され、他方の出力端子は前記電圧基準に
   接続され、前記制御端子で検出される電圧にスレショル
   ドを設け、前記第１のＦＥＴのゲート電極に信号を供給
   しプルアップを前記スレショルドレベルに制限するイン
   バータ手段とからなるＦＥＴ論理回路。 ４、論理出力端子においてスイッチング時間の遅延の原
   因となるキャパシタンスのためのＦＥＴキャパシタンス
   駆動論理回路において、ゲート電極とドレイン及びソー
   ス電極を含む出力電極とを有し、前記出力電極は第１の
   ダイオード手段と直列に接続され、電圧源と論理出力端
   子とを相互接続する第１のＦＥＴと、 前記論理出力端子と電圧基準とを相互接続するドレイン
   及びソース出力電極を有する第２のＦＥＴと、 前記第１のＦＥＴのゲートに接続された出力端子を含む
   複数の端子を有する電流手段と、ゲート電極とドレイン
   及びソース電極を含む出力電極とを有し、前記出力電極
   はインピーダンス手段と直列に接続され、前記電流手段
   の出力端子と前記基準とを相互接続し、導電度を制御す
   るための信号がゲート電極に接続された第３のＦＥＴと
   、 前記第２のＦＥＴと前記インピーダンス手段との接続手
   段と、 ゲート電極とドレイン及びソース電極を含む出力電極と
   を有し、前記出力電極は第２のインピーダンス手段と直
   列に接続され前記電流手段の出力端子と前記基準とを相
   互接続し、前記ゲート電極は前記論理出力端子に接続さ
   れた第４のＦＥＴとからなることを特徴とする論理回路
   。 ５、論理出力端子においてスイッチング時間の遅延の原
   因となる固有のキャパシタンスのためのＦＥＴキャパシ
   タンス駆動輪理回路において、 電圧源によって付勢される第１の電力端子と、 ダイオードと、 ドレイン電極が前記第１の電力端子と接続され、ソース
   端子が前記ダイオードを介して論理出力端子に接続され
   た第１のＧａＡｓＦＥＴと、 ドレイン電極が前記第１のＦＥＴのソース端子に接続さ
   れ、ソース電極が電圧基準に接続された第２のＧａＡｓ
   ＦＥＴと、 ゲート電極が前記論理出力端子に接続され、ドレイン電
   極が前記第１のＦＥＴのゲートで電極に接続され、ソー
   ス電極が第２のダイオードを介して前記電圧基準に接続
   された第３のＧａＡｓＦＥＴと、 前記第２のＦＥＴのゲート電極と接続されたインピーダ
   ンス手段と、 ゲート電極が信号入力端子に接続され、 ソース電極が前記インピーダンス手段を介して前記電圧
   基準に接続され、更にドレイン電極を有する第４のＧａ
   ＡｓＦＥＴと、 前記第１のＦＥＴのゲート電極、前記第３のＦＥＴのド
   レイン電極及び前記第４のＦＥＴのドレイン電極と接続
   された出力端子を含む複数の端子を有する電流手段と、 前記論理出力端子と前記電圧基準との間に接続された第
   ２のインピーダンス手段とからなる論理回路。