JPS62114325A - ゲ−ト回路 - Google Patents
ゲ−ト回路Info
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- JPS62114325A JPS62114325A JP60254124A JP25412485A JPS62114325A JP S62114325 A JPS62114325 A JP S62114325A JP 60254124 A JP60254124 A JP 60254124A JP 25412485 A JP25412485 A JP 25412485A JP S62114325 A JPS62114325 A JP S62114325A
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- Japan
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- terminal
- input
- fet
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本光明はＧａＡｓ集積回路において利用されるゲート回
路に閲する。
路に閲する。
従来の技術
近年、ＧａＡＳ集積回路は、超高速動作が可能な集積回
路として開発が急速に進んでいる。
路として開発が急速に進んでいる。
以下、図面を参照しながら従来のＧａＡＳ集積回路につ
いて説明を行う。
いて説明を行う。
第２図は従来のＧａＡＳ集積回路におけるＢＦＬと称せ
られるゲート回路である。第２図において、１はスイッ
チングｔｌＥｓＦＥＴ （シジットキー障壁ゲート型電
界効果トランジスタ）、２は負荷ＨＥＳＦＥＴ、３はバ
ッフ？ ＨＥＳＦＥＴ、４はバッファ１４ＥｓＦＥＴ３
に流すＴｉ流を一定にする電流源１４ＥＳＦＥＴ、５は
レベルシフトダイオード、６．７は電源端子である。
られるゲート回路である。第２図において、１はスイッ
チングｔｌＥｓＦＥＴ （シジットキー障壁ゲート型電
界効果トランジスタ）、２は負荷ＨＥＳＦＥＴ、３はバ
ッフ？ ＨＥＳＦＥＴ、４はバッファ１４ＥｓＦＥＴ３
に流すＴｉ流を一定にする電流源１４ＥＳＦＥＴ、５は
レベルシフトダイオード、６．７は電源端子である。
以上のように構成された従来のＧａＡｓ１！ ｌｉ回路
につき、以下その動作を説明する。
につき、以下その動作を説明する。
まず、入力端子（■１）からの入力信号がスイッチング
ＨＥＳＦＥＴ １に入力されると、ぞの反転信号がバッ
ファＨＥＳＦＥＴ３に入力される。ＨＥＳＦＥＴ ４と
、ＨＥＳＦＥＴ３の大きさは等しくしであるため、ＨＥ
ＳＦＥＴ３のゲートソース電圧は、はぼ０（Ｖ）になる
。
ＨＥＳＦＥＴ １に入力されると、ぞの反転信号がバッ
ファＨＥＳＦＥＴ３に入力される。ＨＥＳＦＥＴ ４と
、ＨＥＳＦＥＴ３の大きさは等しくしであるため、ＨＥ
ＳＦＥＴ３のゲートソース電圧は、はぼ０（Ｖ）になる
。
っ該りバッファＨＥＳＦＥＴ３のソース電位とゲート電
位は等しい。次にこの電位はし外ルシフトダイオード５
によって次段のスイッチングＨＥＳＦＥＴをスイッチ出
来るレベルに変換され、出力端子（Ｖｏ ）から出力さ
れる。
位は等しい。次にこの電位はし外ルシフトダイオード５
によって次段のスイッチングＨＥＳＦＥＴをスイッチ出
来るレベルに変換され、出力端子（Ｖｏ ）から出力さ
れる。
発明が解決しようとする問題点
しかしながら、上記のような従来の構成では、バッファ
１４ＥｓＦＥＴ３、レベルシフトダイオード５、および
電流源ＨＥＳＦＥＴ ４によって構成しているバッファ
回路には、はぼ一定の電流が流れるため、消費電力が大
きいという問題点があった。一方、もし消費電力を下げ
るために電流値が少なくすると、速度が低下するという
問題を有していた。
１４ＥｓＦＥＴ３、レベルシフトダイオード５、および
電流源ＨＥＳＦＥＴ ４によって構成しているバッファ
回路には、はぼ一定の電流が流れるため、消費電力が大
きいという問題点があった。一方、もし消費電力を下げ
るために電流値が少なくすると、速度が低下するという
問題を有していた。
本発明は上記欠点に鑑み、低消費電力でしかも負荷駆動
能力が格段に高いゲート回路を提供するものである。
能力が格段に高いゲート回路を提供するものである。
問題点を解決するための手段
上記問題点を解決するために、本発明のゲート回路は、
一方の端子が電源端子に接続されたバイアスダイオード
の他方の端子と、一方の端子が入力端子に接続された結
合コンデンサの他方の端子とを、バッフ戸部分における
電流源電界効果トランジスタのゲートにそれぞれ接続し
たものである。
一方の端子が電源端子に接続されたバイアスダイオード
の他方の端子と、一方の端子が入力端子に接続された結
合コンデンサの他方の端子とを、バッフ戸部分における
電流源電界効果トランジスタのゲートにそれぞれ接続し
たものである。
作用
このような構成によると、バッファ回路に流れる電流は
入力信号に応じて制御ＩＩされ、所期の目的を達するこ
とが出来ることとなる。
入力信号に応じて制御ＩＩされ、所期の目的を達するこ
とが出来ることとなる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例におけるＧａＡｓ集積回路の
ゲート回路を示すものである。第１図において１はスイ
ッチングＨＥＳＦＥＴ、２は負荷１４ＥｓＦＥＴ、３は
バッファＨＥＳＦＥＴ、４は電流源１４ＥｓＦＥＴ、５
はレベルシフトダイオード、６は第１の電源端子、７は
第２の電源端子、８は結合コンデンサ、そして９はバイ
アスダイオードである。
ゲート回路を示すものである。第１図において１はスイ
ッチングＨＥＳＦＥＴ、２は負荷１４ＥｓＦＥＴ、３は
バッファＨＥＳＦＥＴ、４は電流源１４ＥｓＦＥＴ、５
はレベルシフトダイオード、６は第１の電源端子、７は
第２の電源端子、８は結合コンデンサ、そして９はバイ
アスダイオードである。
以上のように構成されたゲート回路につき、以下その動
作を説明する。まず入力信号が入力端子（Ｖｒ ）に入
力されると、従来のグー１〜回路同様の過程を経て出力
端子（Ｖｏ ）にその反転信号が出力される。−六入力
信号は、ダイオード９によって第２の電源７の電源電圧
までバイアスされている電流源１４ＥｓＦＥＴ４のゲー
トに結合コンデンサ８を通して伝達される。この作用に
よって、入力がＬｏｗレベルの時は電流源ＨＥＳＦＥＴ
４のゲートには第２の電源７の電源電圧以下の電圧が印
加され、電流は０近くまで減少する。この結果、消費電
力が従来のゲート回路に比べ格段に減少する。また入力
がＩｌｉｇｈレベルの時はＨＥＳＦＥＴ４のゲートには
第２の電源７の電源電圧より高い電圧が印加されるので
、ドレイン−ソース電流は増大する。このため出力端子
（Ｖｏ ）に接続された容量性負荷の放電時間が短縮さ
れ、スイッチング遅延が著しく改善される。
作を説明する。まず入力信号が入力端子（Ｖｒ ）に入
力されると、従来のグー１〜回路同様の過程を経て出力
端子（Ｖｏ ）にその反転信号が出力される。−六入力
信号は、ダイオード９によって第２の電源７の電源電圧
までバイアスされている電流源１４ＥｓＦＥＴ４のゲー
トに結合コンデンサ８を通して伝達される。この作用に
よって、入力がＬｏｗレベルの時は電流源ＨＥＳＦＥＴ
４のゲートには第２の電源７の電源電圧以下の電圧が印
加され、電流は０近くまで減少する。この結果、消費電
力が従来のゲート回路に比べ格段に減少する。また入力
がＩｌｉｇｈレベルの時はＨＥＳＦＥＴ４のゲートには
第２の電源７の電源電圧より高い電圧が印加されるので
、ドレイン−ソース電流は増大する。このため出力端子
（Ｖｏ ）に接続された容量性負荷の放電時間が短縮さ
れ、スイッチング遅延が著しく改善される。
この構成の特徴としては更に、結合コンデンサ８やバイ
アスダイオード９の素子（ノイズが充分小さく出来ると
いうことである。つまり、バイアスダイオード９は単に
バイアス点を保持覆るだけであるから、Ｈ［５ＦＦＴ４
のゲート容量とダイオード９の寄生抵抗による遅延がゲ
ート回路の遅延時間に比較して無視出来る範囲で小さく
出来る。例えばＨＥＳＦＥＴ４のゲート幅を１５μｌと
すると、ダイオード９は１０μｍであればよい。
アスダイオード９の素子（ノイズが充分小さく出来ると
いうことである。つまり、バイアスダイオード９は単に
バイアス点を保持覆るだけであるから、Ｈ［５ＦＦＴ４
のゲート容量とダイオード９の寄生抵抗による遅延がゲ
ート回路の遅延時間に比較して無視出来る範囲で小さく
出来る。例えばＨＥＳＦＥＴ４のゲート幅を１５μｌと
すると、ダイオード９は１０μｍであればよい。
次に結合コンデンサ８は、次のようにして決定出来る。
すなわち、ＨＥＳＦＥＴ４及びダイオード９の寄生容量
を（Ｃｓ）とし、結合コンデンサ８の容量を（Ｃｃ）と
すると、入力電圧がΔＶ変化した時、ＨＥＳＦＥＴ ４
のゲートに印加される電圧（ΔＶ′）は ΔＶ’ ＝ （Ｃｃ ／ （Ｃｓ ＋Ｃｃ
）） ΔＶとなる。ＨＥＳＦＥＴ４のゲート幅とダイ
オードのリーイズを先に示したものと同程度とすると、
Ｃｓ”０．０４ｐＦであるから、Ｃｃ ＝ ０．０５〜
０．０６ｐＦで充分な効果が得られる。この容量は、Ｓ
ｉ３ Ｎ ４を絶縁層とする旧Ｈ型のもので構成１Ｊ゛
ると、絶縁層厚０．５μｍとして約２０μｍ×２０μｔ
の大ささを占有するにすぎない。
を（Ｃｓ）とし、結合コンデンサ８の容量を（Ｃｃ）と
すると、入力電圧がΔＶ変化した時、ＨＥＳＦＥＴ ４
のゲートに印加される電圧（ΔＶ′）は ΔＶ’ ＝ （Ｃｃ ／ （Ｃｓ ＋Ｃｃ
）） ΔＶとなる。ＨＥＳＦＥＴ４のゲート幅とダイ
オードのリーイズを先に示したものと同程度とすると、
Ｃｓ”０．０４ｐＦであるから、Ｃｃ ＝ ０．０５〜
０．０６ｐＦで充分な効果が得られる。この容量は、Ｓ
ｉ３ Ｎ ４を絶縁層とする旧Ｈ型のもので構成１Ｊ゛
ると、絶縁層厚０．５μｍとして約２０μｍ×２０μｔ
の大ささを占有するにすぎない。
以上のように、本実施例によれば、バイアスダイオード
９と結合コンデンサ８とをゲート回路の電流源Ｍ［５Ｆ
ＥＴ／Ｉに接、続することにより、電流源Ｈ［５ＦＥＴ
４に流れる電流を入力信丹に応じて’４Ｎ１１１１１
することが出来、低浦費電力で高負荷駆動能力を有する
、ＧａＡｓ集積回路に適したゲート回路を実ｙＡυ゛る
ことが出来る。
９と結合コンデンサ８とをゲート回路の電流源Ｍ［５Ｆ
ＥＴ／Ｉに接、続することにより、電流源Ｈ［５ＦＥＴ
４に流れる電流を入力信丹に応じて’４Ｎ１１１１１
することが出来、低浦費電力で高負荷駆動能力を有する
、ＧａＡｓ集積回路に適したゲート回路を実ｙＡυ゛る
ことが出来る。
なお、本実施例では電流源電界効果トランジスタ４ｆシ
ヨツトキーｌＩ！５檗ゲート型電界効果トランジスタ（
ＨＥＳＦＥＴ）としたが、これは電界効果トランジスタ
であれば何でもよく、例えば接合ゲート型電界効果トラ
ンジスタを用いることもできる。
ヨツトキーｌＩ！５檗ゲート型電界効果トランジスタ（
ＨＥＳＦＥＴ）としたが、これは電界効果トランジスタ
であれば何でもよく、例えば接合ゲート型電界効果トラ
ンジスタを用いることもできる。
発明の効果
以上述べたように本発明によれば、バイアスダイオード
と結合コンデンサをバッファ回路の電流源電界効果トラ
ンジスタのター１−に接続することにより、占有面積が
小さく低消費電力で高負荷駆動能力を有するゲート回路
を実現することが出来、その実用的効果は大なるものが
ある。
と結合コンデンサをバッファ回路の電流源電界効果トラ
ンジスタのター１−に接続することにより、占有面積が
小さく低消費電力で高負荷駆動能力を有するゲート回路
を実現することが出来、その実用的効果は大なるものが
ある。
第１図は本発明の一実施例におけるＧａＡｓ集積回路の
ゲート回路を示す回路図、第２図は従来のＧａＡｓ集積
回路のゲート回路を示す回路図である。 ４・・・電流源ＨＥＳＦＥＴ （電流源電界効果トラン
ジスタ）、７・・・電源端子、８・・・結合コンデンサ
、９・・・バイアスダイオード、（Ｖｌ ）・・・入力
端子代理人 森 本 義 弘 第１図 ノＯ 第２図 ４・・・電虜永ＭＥＳＦＥＴ ７−・・を遼塙テ θ・・・桔４にコンテ°ン文 ター パ４アスダイキード ＶＩ・・−人力立亀シ
ゲート回路を示す回路図、第２図は従来のＧａＡｓ集積
回路のゲート回路を示す回路図である。 ４・・・電流源ＨＥＳＦＥＴ （電流源電界効果トラン
ジスタ）、７・・・電源端子、８・・・結合コンデンサ
、９・・・バイアスダイオード、（Ｖｌ ）・・・入力
端子代理人 森 本 義 弘 第１図 ノＯ 第２図 ４・・・電虜永ＭＥＳＦＥＴ ７−・・を遼塙テ θ・・・桔４にコンテ°ン文 ター パ４アスダイキード ＶＩ・・−人力立亀シ
Claims (1)
- 【特許請求の範囲】 １、一方の端子が電源端子に接続されたバイアスダイオ
ードの他方の端子と、一方の端子が入力端子に接続され
た結合コンデンサの他方の端子とを、バッファ部分にお
ける電流源電界効果トランジスタのゲートにそれぞれ接
続したことを特徴とするゲート回路。 ２、電流源電界効果トランジスタがショットキー障壁ゲ
ート型電界効果トランジスタであることを特徴とする特
許請求の範囲第１項記載のゲート回路。 ３、電流源電界効果トランジスタが接合ゲート型電界効
果トランジスタであることを特徴とする特許請求の範囲
第１項記載のゲート回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254124A JPH0763140B2 (ja) | 1985-11-13 | 1985-11-13 | ゲ−ト回路 |
| DE8686115642T DE3683597D1 (de) | 1985-11-13 | 1986-11-11 | Torschaltung. |
| EP86115642A EP0222369B1 (en) | 1985-11-13 | 1986-11-11 | Gate circuit |
| CA000522704A CA1258103A (en) | 1985-11-13 | 1986-11-12 | Gate circuit |
| US06/929,844 US4712023A (en) | 1985-11-13 | 1986-11-13 | Buffered FET logic gate using depletion-mode MESFET's. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60254124A JPH0763140B2 (ja) | 1985-11-13 | 1985-11-13 | ゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62114325A true JPS62114325A (ja) | 1987-05-26 |
| JPH0763140B2 JPH0763140B2 (ja) | 1995-07-05 |
Family
ID=17260559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60254124A Expired - Lifetime JPH0763140B2 (ja) | 1985-11-13 | 1985-11-13 | ゲ−ト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4712023A (ja) |
| EP (1) | EP0222369B1 (ja) |
| JP (1) | JPH0763140B2 (ja) |
| CA (1) | CA1258103A (ja) |
| DE (1) | DE3683597D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255885B1 (en) | 1997-12-22 | 2001-07-03 | Per-Olof Brandt | Low voltage transistor biasing |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367208A (en) | 1986-09-19 | 1994-11-22 | Actel Corporation | Reconfigurable programmable interconnect architecture |
| US4798972A (en) * | 1987-03-03 | 1989-01-17 | Digital Equipment Corporation | Apparatus and method for capacitor coupled complementary buffering |
| US4810905A (en) * | 1987-05-19 | 1989-03-07 | Gazelle Microcircuits, Inc. | Capacitor coupled push pull logic circuit |
| US4791322A (en) * | 1987-05-19 | 1988-12-13 | Gazelle Microcircuits, Inc. | TTL compatible input buffer |
| US4912745A (en) * | 1987-05-19 | 1990-03-27 | Gazelle Microcircuits, Inc. | Logic circuit connecting input and output signal lines |
| US4812683A (en) * | 1987-05-19 | 1989-03-14 | Gazelle Microcircuits, Inc. | Logic circuit connecting input and output signal leads |
| JPH01157121A (ja) * | 1987-09-29 | 1989-06-20 | Toshiba Corp | 論理回路 |
| US4965863A (en) * | 1987-10-02 | 1990-10-23 | Cray Computer Corporation | Gallium arsenide depletion made MESFIT logic cell |
| US4937469A (en) * | 1988-08-30 | 1990-06-26 | International Business Machines Corporation | Switched current mode driver in CMOS with short circuit protection |
| US5008565A (en) * | 1990-01-23 | 1991-04-16 | Triquint Semiconductor, Inc. | High-impedance FET circuit |
| US5095228A (en) * | 1991-04-19 | 1992-03-10 | Actel Corporation | Circuits for preventing breakdown of low-voltage device inputs during high voltage antifuse programming |
| JPH0567933A (ja) * | 1991-09-06 | 1993-03-19 | Toshiba Corp | レベルシフト回路 |
| JP2978346B2 (ja) * | 1992-11-30 | 1999-11-15 | 三菱電機株式会社 | 半導体集積回路装置の入力回路 |
| US6127857A (en) * | 1997-07-02 | 2000-10-03 | Canon Kabushiki Kaisha | Output buffer or voltage hold for analog of multilevel processing |
| US12028059B2 (en) * | 2022-03-17 | 2024-07-02 | Raytheon Company | Common gate input circuit for III/V D-mode buffered FET logic (BFL) |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4177390A (en) * | 1977-12-27 | 1979-12-04 | Raytheon Company | A field effect transistor logic gate having depletion mode and enhancement mode transistors |
| JPS5846090B2 (ja) * | 1978-05-12 | 1983-10-14 | 三菱電機株式会社 | バツフア回路 |
| GB2059704A (en) * | 1979-09-10 | 1981-04-23 | Post Office | Improvements in and relating to digital inverters employing field effect transistors |
| US4423339A (en) * | 1981-02-23 | 1983-12-27 | Motorola, Inc. | Majority logic gate |
| US4450369A (en) * | 1981-05-07 | 1984-05-22 | Schuermeyer Fritz L | Dynamic MESFET logic with voltage level shift circuit |
| JPS5999819A (ja) * | 1982-11-27 | 1984-06-08 | Hitachi Ltd | 入力インタ−フエイス回路 |
| JPS59163857A (ja) * | 1983-03-09 | 1984-09-14 | Agency Of Ind Science & Technol | ＧａＡｓ論理集積回路 |
| JPS59163858A (ja) * | 1983-03-09 | 1984-09-14 | Agency Of Ind Science & Technol | ＧａＡｓ論理集積回路 |
| JPH0652867B2 (ja) * | 1983-07-14 | 1994-07-06 | 工業技術院長 | Ｆｅｔロジック回路 |
-
1985
- 1985-11-13 JP JP60254124A patent/JPH0763140B2/ja not_active Expired - Lifetime
-
1986
- 1986-11-11 EP EP86115642A patent/EP0222369B1/en not_active Expired
- 1986-11-11 DE DE8686115642T patent/DE3683597D1/de not_active Expired - Lifetime
- 1986-11-12 CA CA000522704A patent/CA1258103A/en not_active Expired
- 1986-11-13 US US06/929,844 patent/US4712023A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6255885B1 (en) | 1997-12-22 | 2001-07-03 | Per-Olof Brandt | Low voltage transistor biasing |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1258103A (en) | 1989-08-01 |
| EP0222369A3 (en) | 1989-02-22 |
| JPH0763140B2 (ja) | 1995-07-05 |
| EP0222369B1 (en) | 1992-01-22 |
| US4712023A (en) | 1987-12-08 |
| EP0222369A2 (en) | 1987-05-20 |
| DE3683597D1 (de) | 1992-03-05 |
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