JP2751419B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2751419B2 JP2751419B2 JP1153367A JP15336789A JP2751419B2 JP 2751419 B2 JP2751419 B2 JP 2751419B2 JP 1153367 A JP1153367 A JP 1153367A JP 15336789 A JP15336789 A JP 15336789A JP 2751419 B2 JP2751419 B2 JP 2751419B2
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- integrated circuit
- fet
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は電界効果トランジスタ（FET）を用いた半導
体集積回路に関する。
体集積回路に関する。
従来の技術 SiICに代わる次世代の超高速ICとして、化合物半導体
を用いたディジタルICが各所で精力的に研究・開発され
ている。特にGaAsMESFETを用いた高速ロジックICは、近
年SSI・MSIクラスのものが実用化される様になってき
た。これら化合物半導体ICがSiICに比べて高速となる理
由の一つに化合物半導体中でのキャリアの高移動度があ
る。即ち、能動素子のチャネル内でキャリアが高速に走
行できるためにスイッチ速度の速いスイッチング素子が
得られるわけである。この優れたスイッチング特性を活
かしてこれまで数十GHzの分周器等、最高速の性能のも
のが実現されている。
を用いたディジタルICが各所で精力的に研究・開発され
ている。特にGaAsMESFETを用いた高速ロジックICは、近
年SSI・MSIクラスのものが実用化される様になってき
た。これら化合物半導体ICがSiICに比べて高速となる理
由の一つに化合物半導体中でのキャリアの高移動度があ
る。即ち、能動素子のチャネル内でキャリアが高速に走
行できるためにスイッチ速度の速いスイッチング素子が
得られるわけである。この優れたスイッチング特性を活
かしてこれまで数十GHzの分周器等、最高速の性能のも
のが実現されている。
一方、集積回路においては、単体素子自身のスイッチ
ング速度もさることながら、後段に接続された多くの負
荷をどれだけ駆動できるかという負荷駆動能力もICの動
作速度を決める大きな要因となってくる。これまでGaAs
MESFETを用いた集積回路では様々のロジック形式が提案
されているが、この負荷駆動能力はしばしば問題に取り
上げられている。例えば、ダイレクト・カップルド・FE
Tロジック（DCFL）は、高速・低消費電力でLSI用のロジ
ックとして最も有望視されているものの一つだが、負荷
駆動能力に劣るため、ファンアウト遅延や配線遅延がい
つも問題となってきた。そこで、負荷駆動能力を上げる
ためにソース・フォロア回路からなるバッファ段を有す
るものが多く提案されている。例えば、ソース結合FET
ロジック（SCFL）はSiECL同様の差動増幅器を基本とし
たロジックで、プロセス変動によるマージンが大きく、
現在SSI・MSIクラスGaAsロジックICで多く実用化されて
いる。第５図は従来のSCFLで構成されたインバータの回
路図の例で、Q1,Q2が差動スイッチングFET、Q4がソース
フォロアFET、Q3,Q5が電流源FET、RL1,RL2は負荷抵抗、
D1はレベルシフトダイオードである。論理動作を行う差
動スイッチ段と次段のロジックゲートの間にソースフォ
ロアからなるバッファ段を設けることで負荷駆動能力を
高め、DCFLに比べてはるかに小さなファンアウト遅延・
配線遅延を実現している。
ング速度もさることながら、後段に接続された多くの負
荷をどれだけ駆動できるかという負荷駆動能力もICの動
作速度を決める大きな要因となってくる。これまでGaAs
MESFETを用いた集積回路では様々のロジック形式が提案
されているが、この負荷駆動能力はしばしば問題に取り
上げられている。例えば、ダイレクト・カップルド・FE
Tロジック（DCFL）は、高速・低消費電力でLSI用のロジ
ックとして最も有望視されているものの一つだが、負荷
駆動能力に劣るため、ファンアウト遅延や配線遅延がい
つも問題となってきた。そこで、負荷駆動能力を上げる
ためにソース・フォロア回路からなるバッファ段を有す
るものが多く提案されている。例えば、ソース結合FET
ロジック（SCFL）はSiECL同様の差動増幅器を基本とし
たロジックで、プロセス変動によるマージンが大きく、
現在SSI・MSIクラスGaAsロジックICで多く実用化されて
いる。第５図は従来のSCFLで構成されたインバータの回
路図の例で、Q1,Q2が差動スイッチングFET、Q4がソース
フォロアFET、Q3,Q5が電流源FET、RL1,RL2は負荷抵抗、
D1はレベルシフトダイオードである。論理動作を行う差
動スイッチ段と次段のロジックゲートの間にソースフォ
ロアからなるバッファ段を設けることで負荷駆動能力を
高め、DCFLに比べてはるかに小さなファンアウト遅延・
配線遅延を実現している。
発明が解決しようとする課題 後段の負荷が大きい時には、ソースフォロアFETのゲ
ート幅を大きくしてFETの電流駆動能力を大きくしてや
る必要がある。しかし、ゲート幅の増加は自身のゲート
容量の増加を引き起こし、差動FETからみたの負荷を大
きくしてしまうという問題を有していた。即ち、高周波
になってくると差動FETがソースフォロアのゲート容量
を充放電しきれなくなって論理振幅がつぶれて小さくな
り、ついには論理振幅がノイズマージン以下となって動
作不能という事態に陥る。
ート幅を大きくしてFETの電流駆動能力を大きくしてや
る必要がある。しかし、ゲート幅の増加は自身のゲート
容量の増加を引き起こし、差動FETからみたの負荷を大
きくしてしまうという問題を有していた。即ち、高周波
になってくると差動FETがソースフォロアのゲート容量
を充放電しきれなくなって論理振幅がつぶれて小さくな
り、ついには論理振幅がノイズマージン以下となって動
作不能という事態に陥る。
本発明はかかる点に鑑み、ゲート幅の大きなソースフ
ォロアFETを用いた場合でも、ソースフォロアFETのゲー
ト容量による論理振幅の低下を起こさず、大負荷駆動時
も高速・低消費電力で動作可能な半導体集積回路を提供
する事を目的とする。
ォロアFETを用いた場合でも、ソースフォロアFETのゲー
ト容量による論理振幅の低下を起こさず、大負荷駆動時
も高速・低消費電力で動作可能な半導体集積回路を提供
する事を目的とする。
課題を解決するための手段 本発明は、前記した課題を解決するために、（１）ソ
ースフォロア回路のソースフォロアFETのゲートとソー
スを少なくとも一個のインダクタを介して接続する、あ
るいは（２）ソースフォロア回路のソースフォロアFET
のゲートへの入力を少なくとも一個のインダクタを介し
て行う構成とする。
ースフォロア回路のソースフォロアFETのゲートとソー
スを少なくとも一個のインダクタを介して接続する、あ
るいは（２）ソースフォロア回路のソースフォロアFET
のゲートへの入力を少なくとも一個のインダクタを介し
て行う構成とする。
作用 本発明は前記した構成により、ソースフォロアFETの
ゲート容量とインダクタで共振回路を構成し、集積回路
の動作周波数付近でのソースフォロア段の論理振幅を増
大させ、前記したような高周波でのゲート容量による論
理振幅の低下を防ぐことができる。
ゲート容量とインダクタで共振回路を構成し、集積回路
の動作周波数付近でのソースフォロア段の論理振幅を増
大させ、前記したような高周波でのゲート容量による論
理振幅の低下を防ぐことができる。
実施例 第１図は本発明の第１の実施例におけるSFCLインバー
タ回路の回路図である。図において、Q1,Q2が差動スイ
ッチングFET、Q4がソースフォロアFET、Q3,Q5が電流源F
ET、RL1,RL2は負荷抵抗、D1はレベルシフトダイオー
ド、である。またL1は本発明の特徴であるインダクタ
で、ソースフォロアFET Q4のゲート容量とで並列共振器
を構成している。10は差動スイッチ段、20はレベルシフ
ト段である。
タ回路の回路図である。図において、Q1,Q2が差動スイ
ッチングFET、Q4がソースフォロアFET、Q3,Q5が電流源F
ET、RL1,RL2は負荷抵抗、D1はレベルシフトダイオー
ド、である。またL1は本発明の特徴であるインダクタ
で、ソースフォロアFET Q4のゲート容量とで並列共振器
を構成している。10は差動スイッチ段、20はレベルシフ
ト段である。
第２図は第１図の回路において、Q4,Q5をゲート長１
μｍ・ゲート幅1000μｍのGaAsMESFETとし、負荷抵抗R
L,R2を25Ω、インダクタL1を0.5nHとした時の、5GHzの
信号入力に対する出力電圧波形を示したものである。比
較のためにインダクタL1が無い従来の場合を破線で示し
ている。本発明によって従来の２倍近くの振幅が得られ
ているのがわかる。
μｍ・ゲート幅1000μｍのGaAsMESFETとし、負荷抵抗R
L,R2を25Ω、インダクタL1を0.5nHとした時の、5GHzの
信号入力に対する出力電圧波形を示したものである。比
較のためにインダクタL1が無い従来の場合を破線で示し
ている。本発明によって従来の２倍近くの振幅が得られ
ているのがわかる。
第３図は本発明の第２の実施例におけるSCFLインバー
タ回路の回路図である。図において、Q1,Q2が差動スイ
ッチングFET、Q4がソースフォロアFET、Q3,Q5が電流源F
ET、RL1,RL2は負荷抵抗、D1はレベルシフトダイオー
ド、である。またL1は本発明の特徴であるインダクタ
で、ソースフォロアFET Q4のゲート容量とで直列共振器
を構成している。第４図は第１図の回路において、Q4,Q
5をゲート長１μｍ・ゲート幅1000μｍのGaAsMESFETと
し、負荷抵抗RL,R2を25Ω、インダクタL1を5nHとした時
の、2GHzの信号入力に対する出力電圧波形を示したもの
である。比較のためにインダクタL1が無い従来の場合を
破線で示している。本発明によって従来の３倍近くの振
幅が得られているのがわかる。
タ回路の回路図である。図において、Q1,Q2が差動スイ
ッチングFET、Q4がソースフォロアFET、Q3,Q5が電流源F
ET、RL1,RL2は負荷抵抗、D1はレベルシフトダイオー
ド、である。またL1は本発明の特徴であるインダクタ
で、ソースフォロアFET Q4のゲート容量とで直列共振器
を構成している。第４図は第１図の回路において、Q4,Q
5をゲート長１μｍ・ゲート幅1000μｍのGaAsMESFETと
し、負荷抵抗RL,R2を25Ω、インダクタL1を5nHとした時
の、2GHzの信号入力に対する出力電圧波形を示したもの
である。比較のためにインダクタL1が無い従来の場合を
破線で示している。本発明によって従来の３倍近くの振
幅が得られているのがわかる。
発明の効果 以上説明したように、本発明によれば、負荷が大き
く、ゲート幅の大きなソースフォロアFETを用いた場合
でも、ソースフォロアFETのゲート容量による論理振幅
の低下を起こさず、高速・低消費電力で動作可能な半導
体集積回路が実現できるため、その実用的効果は極めて
大きい。
く、ゲート幅の大きなソースフォロアFETを用いた場合
でも、ソースフォロアFETのゲート容量による論理振幅
の低下を起こさず、高速・低消費電力で動作可能な半導
体集積回路が実現できるため、その実用的効果は極めて
大きい。
第１図及び第３図は本発明を用いたSCFLを用いたインバ
ータ回路の回路図、第２図は第１図のインバータ出力波
形の図、第４図は第３図のインバータの出力波形の図、
第５図は従来のSCFLを用いたインバータ回路の回路図で
ある。 Q1,Q2……スイッチングFET、Q4,……ソースフォロア用
スイッチングFET、Q3,Q5……電流源ET、RL1,R2……負荷
抵抗、D1……レベルシフト用ダイオード、L1……インダ
クタ。
ータ回路の回路図、第２図は第１図のインバータ出力波
形の図、第４図は第３図のインバータの出力波形の図、
第５図は従来のSCFLを用いたインバータ回路の回路図で
ある。 Q1,Q2……スイッチングFET、Q4,……ソースフォロア用
スイッチングFET、Q3,Q5……電流源ET、RL1,R2……負荷
抵抗、D1……レベルシフト用ダイオード、L1……インダ
クタ。
Claims (4)
- 【請求項１】化合物半導体基板上に形成された電界効果
トランジスタ（FET）で構成されたソースフォロア回路
を用いた集積回路において、前記ソースフォロア回路の
ソースフォロアFETのゲートとソースが少なくとも一個
のインダクタを介して接続されていることを特徴とする
半導体集積回路。 - 【請求項２】化合物半導体基板上に形成された電界効果
トランジスタ（FET）で構成されたソースフォロア回路
を用いた集積回路において、前記ソースフォロア回路の
ソースフォロアFETのゲートへの入力が少なくとも一個
のインダクタを介して行われることを特徴とする半導体
集積回路。 - 【請求項３】集積回路がソース結合FETロジック（SCF
L）を用いたものであることを特徴とする特許請求の範
囲第１項記載の半導体集積回路。 - 【請求項４】集積回路がソース結合FETロジック（SCF
L）を用いたものであり、前記SCFLを構成する差動FETの
ドレインとソースフォロアFETのゲートが少なくとも一
個のインダクタを介して接続されていることを特徴とす
る特許請求の範囲第２項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153367A JP2751419B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153367A JP2751419B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319426A JPH0319426A (ja) | 1991-01-28 |
| JP2751419B2 true JP2751419B2 (ja) | 1998-05-18 |
Family
ID=15560905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153367A Expired - Fee Related JP2751419B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2751419B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009033637A (ja) | 2007-07-30 | 2009-02-12 | Panasonic Corp | レベル変換回路 |
-
1989
- 1989-06-15 JP JP1153367A patent/JP2751419B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319426A (ja) | 1991-01-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |