JP3156616B2

JP3156616B2 - トランジスタ回路

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Publication number: JP3156616B2
Application number: JP00903797A
Authority: JP
Inventors: 正前多
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-01-22
Filing date: 1997-01-22
Publication date: 2001-04-16
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Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はトランジスタ回路に
関し、特に高速の単相入力信号を相補的な２相信号に変
換する電界効果トランジスタを使用したトランジスタ回
路に関するものである。

【０００２】

【従来の技術】ＧａＡｓ半導体はＳｉに比べ、電子の移
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に回路の寄生容量を低減
でき、高速論理動作が可能との考えから各所で精力的な
研究開発が行われてきている。ＧａＡｓ半導体の基本回
路形式は種々あるが、エンハンスメント型電界効果トラ
ンジスタを用いたＤＣＦＬ（Ｄirect Ｃoupled ＦＥＴ
Ｌogic）回路は構成が簡単で集積化に適し、また、高
い電源電圧を必要としない点で優れており、これを基本
回路とした、１００Ｋゲート規模の集積度を持つゲート
アレイも市販されるに至っている。

【０００３】更に、この様なＧａＡｓ回路を用いた１０
Ｇｂｐｓ以上の動作速度を有する光通信システムの実用
化に向けた取組みが盛んになされており、更にテラビッ
ト伝送を視野に入れた２０〜４０ＧｂｐｓＩＣの開発も
進められている。また、無線システムでは動画像伝送の
ために、２０ＧＨｚ以上の周波数帯域のＩＣ開発が求め
られている。これ等システムで用いられる高速ＩＣは、
自然空冷の条件下で動作することや電池駆動が可能な低
電力駆動低消費電力性能が必要である。

【０００４】ＧａＡｓＤＣＦＬ回路は図１２に示す様に
負荷として用いられるディプレーション型ＦＥＴ（以下
ＤＦＥＴと記述する）１２１のドレイン電極が電源端子
１００に接続され、ゲート及びソース電極が出力端子４
２に接続されている。エンハンスメント型ＦＥＴ（以下
ＥＦＥＴと記述する）１２２のドレイン電極は出力端子
４２に接続され、ゲート電極は入力端子４１に接続さ
れ、ソース電極は電源端子１０１に接続された構成を有
している。

【０００５】今、入力端子４１にソース電極に対して十
分高い電圧が印加された場合、ＦＥＴ１２２に電流が流
れ出力端子４２の電位は低下する。一方、入力端子４１
に低い電圧が印加された時には、ＦＥＴ１２２は電流が
流れず出力端子の電位は高電位を維持する。

【０００６】この回路を基本とした従来のＤ型フリップ
フロップの代表的な例を図１３に示す。この回路では、
４個の２入力ＮＯＲ回路からなるマスタラッチとスレー
ブラッチとを用いた構成がとられている。図１３におい
て、４１，４４，４５，４６は入力端子、４２，４３は
出力端子、６１〜６８はＮＯＲ回路であり、ＮＯＲ回路
６１〜６４によりマスタラッチ７１、ＮＯＲ回路６５〜
６８によりスレーブラッチ７２が構成されている。

【０００７】このフリップフロップにおいて、入力端子
４１及び４２からのデータ信号Ｄ及びデータ逆相信号▽
Ｄ（▽は、反転信号を意味する上バーの代用であり、以
下同様にして使用する）は、入力端子４５からのクロッ
ク信号φがローレベル時に、マスタラッチ７１に取込ま
れ、ハイレベル時に保持される。スレーブラッチ７２
は、入力端子４６からのクロック逆相信号▽φがローレ
ベル時に、マスタラッチ７１からのデータ（ＮＯＲ回路
６３，６４の出力）を取込み、ハイレベル時に保持す
る。従って、データ信号Ｄ及びデータ逆相信号▽Ｄは、
クロック信号φに同期して出力端子４２及び４３より出
力されることになる。

【０００８】

【発明が解決しようとする課題】図１３に示したＤ型フ
リップフロップ回路は、クロック信号が入力されてから
出力されるまでのクリティカルパスゲート段数が比較的
小さいために高速動作が可能で、広く論理ＬＳＩに用い
られているが、クロック信号として両相の信号が必要で
ある。この様な両相のクロック信号を生成する回路とし
て、従来は図９に示した様にインバータとプッシュプル
回路からなる構成が用いられてきた。

【０００９】図９において、４１は入力端子、４２，４
３は出力端子、１００，１０１は電源端子である。

【００１０】この回路では、入力信号はＤＦＥＴ９１及
びＥＦＥＴ９２からなるインバータ回路で反転され、Ｅ
ＦＥＴ９３及び９６のゲート端子に入力される。また、
入力信号はインバータの入力及びＥＦＥＴ９４及び９５
のゲート端子に入力されている。２つのプッシュプル回
路の入力信号は互いに逆相の信号が入力されるため、入
力端子４２，４３も互いに逆相の信号となる。

【００１１】しかしながら、クロック周波数が１０ＧＨ
ｚ以上になると、インバータ回路のゲート遅延時間がク
ロック周期に比較して無視できなくなり、入力信号とイ
ンバータ出力の間に位相差が生じ、プッシュプル回路を
構成するＥＦＥＴが同時に導通状態になるため十分な出
力振幅が得られなくなる問題がある。

【００１２】図１０はこの回路の回路シミュレーション
結果を示した図である。シミュレーションではＦＥＴの
ゲート長を０．２５μｍとし、ゲート幅はＦＥＴ９１が
６０μｍ、ＦＥＴ９２が１２０μｍ、ＦＥＴ９３〜９６
を３０μｍとした。また、ＦＥＴの性能指標である最大
相互コンダクタンスｇｍmax は、ＤＦＥＴがｇｍmax＝
４５０ｍＳ／ｍｍ、ＥＦＥＴが５６０ｍＳ／ｍｍであ
り、ＥＦＥＴの最高遮断周波数ｆT は７０ＧＨｚを仮定
した。

【００１３】図１０において、波形（ａ）は周波数２０
ＧＨｚの入力クロック信号の波形、（ｂ）はインバータ
に出力波形、（ｃ）は出力端子４３の波形、（ｄ）は出
力端子４２の波形である。クロック信号とインバータ信
号の位相差ΔＴのためＦＥＴ９５とＦＥＴ９６とが同時
に導通状態となるため、出力端子４３の信号振幅が小さ
くなっていることが分かる。

【００１４】この様な位相差による動作不良を解決でき
る回路に図１１に示した差動回路がある。図１１におい
て、４１は入力端子、３１は制御端子、１００，１０１
は電源端子である。ＥＦＥＴ１１０及び１１１はソース
電極が結合されており、ソース結合部と電源端子１０１
との間には、抵抗１１４が接続されている。出力は負荷
抵抗１１２及び１１３により取出される。

【００１５】今、入力信号が制御端子３１の電位より低
い場合には、ＥＦＥＴ１１０が遮断状態になりＥＦＥＴ
１１１が導通状態となるため、出力端子４２には反転信
号が、出力端子４３には正転信号が出力される。また、
入力信号が制御端子３１の電位より高い場合には、ＥＦ
ＥＴ１１０が導通状態でＥＦＥＴ１１１が遮断状態とな
るため、前述した出力状態の反転信号を得ることができ
る。

【００１６】この回路では、出力４２，４３が同時に変
化するため、図９に示した回路における位相ずれの問題
は回避できるものの、ＥＦＥＴ１１０及び１１１を常時
ドレイン電流飽和領域内で動作させるために高い電源電
圧を必要とする。よって、低電圧動作による低消費電力
化が困難になるという欠点がある。

【００１７】本発明の目的は、低電圧駆動時においても
単相信号から両相（相補）信号を効率良く得ることがで
きるトランジスタ回路を提供することである。

【００１８】

【課題を解決するため手段】本発明によれば、ドレイン
が第１の電源に接続され、ゲートが第１の端子に接続さ
れ、ソースが第１の出力端子に接続された第１の電界効
果トランジスタと、ドレインが前記第１の電源に接続さ
れ、ゲートが第２の端子に接続され、ソースが第２の出
力端子に接続された第２の電界効果トランジスタと、ド
レインが前記第１の出力端子に接続され、ゲートが前記
第２の端子に接続され、ソースが第３の端子に接続され
た第３の電界効果トランジスタと、ドレインが前記第２
の出力端子に接続され、ゲートが前記第１の端子に接続
され、ソースが前記第３の端子に接続された第４の電界
効果トランジスタと、前記第３の端子の電位を前記第２
の端子の信号変化と同相に変化制御せしめるために前記
第３の端子と第２の電源との間に設けられた第５の電界
効果トランジスタと、前記第１の端子に出力が接続され
た複数段のソースフォロワ回路と、前記第２の端子に出
力が接続されたインバータ回路とを含み、前記第１及び
第２の端子には互いに相補信号が供給されており、前記
複数段のソースフォロワ回路の初段入力と前記インバー
タ回路の入力とに同一の入力信号が供給されており、前
記第５の電界効果トランジスタのゲートには前記複数段
のソースフォロワ回路の出力が印加されていることを特
徴とするトランジスタ回路が得られる。

【００１９】

【００２０】

【００２１】

【００２２】上記複数段のソースフォロワ回路に代え
て、複数段のトランスファゲートを含むことを特徴とす
るトランジスタ回路が得られる。

【００２３】そして、前記第５の電界効果トランジスタ
のゲートには、前記複数段のソースフォロワ回路の出力
に代えて、ハイパスフィルタを介して前記入力信号が供
給されていることを特徴としており、当該ハイパスフィ
ルタは、前記入力信号の供給端子と前記第５の電界効果
トランジスタのゲートとの間に接続された容量性素子
と、当該ゲートと前記第２の電源との間に接続された誘
導性素子とからなることを特徴としている。

【００２４】本発明の作用について述べる。ＦＥＴより
なる２つのプッシュプル回路の低電位側ＦＥＴのソース
同士を共通接続し、このソース共通接続点に抵抗素子や
能動素子を接続してこの点の電位を入力信号の変化に応
じて変動自在とすることで、プッシュプル駆動用の相補
信号の位相差に起因する出力振幅の減衰を回避する様に
している。

【００２５】

【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例につき説明する。

【００２６】図１は参考例の回路図である。図１を参照
すると、ＤＦＥＴ７とＥＦＥＴ８とにより第１のプッシ
ュプル回路が構成され、ＥＦＥＴ８のドレインより第１
の出力端子４３が導出されている。また、ＤＦＥＴ１０
とＥＦＥＴ１１とにより第２のプッシュプル回路が構成
されて、ＥＦＥＴ１１のドレインより第２の出力端子４
２が導出されている。

【００２７】両プッシュプル回路の低電位側のＦＥＴ、
すなわちＥＦＥＴ８，１１のソースは互いにノード（端
子）２４で共通接続されており、このノード２４と低電
源端子（アース）１０１との間には、ＤＦＥＴ１２が接
続されている。このＤＦＥＴ１２のゲートには、制御端
子３２より、このＤＦＥＴを導通状態とするに十分なバ
イアス電圧が印加されるものとする。

【００２８】この場合、ＤＦＥＴ１２は抵抗素子として
動作することになるので、ノード２４の電位はプッシュ
プル回路の入力信号に応じて変動することになる。すな
わち、低電位側のＦＥＴのソース電位を変化させること
により、ＤＦＥＴ７，ＥＦＥＴ１１に入力される正転信
号と、ＥＦＥＴ８，ＤＦＥＴ１０に入力される反転信号
との間の位相差による出力振幅の減衰を回避する様にし
ている。

【００２９】今、仮に、正補の入力信号に位相差が無
く、完全に反転した信号が入力されたとすれば、このソ
ース（ノード２４の）電位は一定であるため、ソースに
結合した素子２４は不要となる。次に、入力信号間に位
相差がある場合を考える。２つの信号を低電位から高電
位に変化する信号と、高電位から低電位に変化する信号
と仮定すると、このソース電位は、高電位に変化する入
力信号が印加されるＦＥＴの特性に応じて高電位側に変
動する。このため、高電位から低電位に変化する信号が
入力されるＦＥＴのゲート・ソース間電圧が見かけ上小
さくなる様に働くため位相差による動作不良を回避でき
る。

【００３０】本参考例では、２つの入力信号間の位相差
をできるだけ小さくするために、ＤＦＥＴ１及び２で構
成されるソースフォロワ回路を縦続接続した回路の出力
で、入力端子４１からの入力信号の正転信号を発生さ
せ、その反転信号はＤＦＥＴ５及びＥＦＥＴ６で構成さ
れるＤＣＦＬ回路の出力で得る構成を用いている。

【００３１】一般に、ソースフォロワ回路の入力容量
は、ゲート・ソース間電圧の変化が小さい分見かけの容
量が小さくなるために、インバータ回路に比較して遅延
が小さい。ソースフォロワ回路を複数段縦続接続する理
由は、両信号間の遅延を揃え、位相差を小さくさせるた
めである。また、ソースフォロワ回路は電圧増幅率が１
以下であるために正転信号の振幅が反転信号に比較して
小さくなるが、この様な振幅の差もソース電極を結合し
たプッシュプル回路の上記ソース電位が変化することで
相殺することが可能である。

【００３２】尚、ＤＦＥＴ２，４は抵抗素子として機能
すれば良いために、制御端子３１より所定バイアスが各
ゲートへ印加されている。

【００３３】図２はこの回路の回路シミュレーション結
果を示した図である。シミュレーションでは、ＦＥＴの
ゲート長を０．２５μｍとし、ゲート幅はＦＥＴ１，２
が６０μｍ、ＦＥＴ３及び４が８０μｍ、ＦＥＴ５が６
０μｍ、ＦＥＴ６が１２０μｍ、ＦＥＴ７及び１０が３
０μｍ、ＦＥＴ８及び１１が６０μｍ、ＦＥＴ１２が８
４μｍとした。また、ＦＥＴの性能指標である最大相互
コンダクタンスｇｍmax は、ＤＦＥＴがｇｍmax ＝４５
０ｍＳ／ｍｍ、ＥＦＥＴが５６０ｍＳ／ｍｍであり、Ｄ
ＦＥＴの最高遮断周波数ｆT は７０ＧＨｚを仮定した。

【００３４】図２において、波形（ａ）は周波数２０Ｇ
Ｈｚの入力クロック信号の波形、（ｂ）はソースフォロ
ワ出力端子２１の波形、（ｃ）はソースフォロワ出力端
子２２の波形、（ｄ）はＤＣＦＬ回路出力端子２３の波
形、（ｅ）はソース結合したプッシュプル回路のソース
端子２４の波形、（ｆ）は出力端子４３の波形、（ｇ）
は出力端子４２の波形である。

【００３５】ソースフォロワ回路の２段分の遅延だけ遅
れた正転信号は、ＤＣＦＬインバータの反転信号と位相
差の無い正補信号となっていることが分かる。また、ソ
ースフォロワ回路の出力は振幅がＤＣＦＬ回路に比較し
て小さくなっていることも分かる。この様な信号をプッ
シュプル回路に入力した際には、出力振幅が低下してし
まうが、本実施例の回路ではソース共通ノード２４の電
位がＤＣＦＬ回路の出力に応じて変化することで見かけ
上、ＥＦＥＴ１１の入力振幅が大きくなった場合と同様
な働きをするため、十分大きな出力（ｆ），（ｇ）が得
られていることが分かる。

【００３６】図３は本発明の実施例を示した回路図であ
り、図１と同一の要素には同一の番号を付して示してい
る。図１の回路と異なる部分についてのみ述べると、ノ
ード２４と低電源端子１０１との間に設けられたＤＦＥ
Ｔ１２のゲートに、ソースフォロワ回路の出力２２を供
給することにより、ノード２４の電位を、プッシュプル
回路の反転入力信号と同相に変化する様にしている。

【００３７】すなわち、図１の例においては、ＤＦＥＴ
１２を単に抵抗素子として機能させ、ノード２４の電位
をＤＣＦＬ回路の出力（反転入力）と同相になる様にし
ているが、図３の本例においては、ＤＦＥＴ１２を能動
素子として機能させ、積極的にノード２４の電位をＤＣ
ＦＬ回路の出力（反転入力）と同相になる様にしている
のである。

【００３８】本例においても、ノード２４の電位を変化
させることにより、ＤＦＥＴ７，ＥＦＥＴ１１に入力さ
れる正転信号とＥＦＥＴ８，ＤＦＥＴ１０に入力される
反転信号の信号間位相差による出力振幅の減衰を回避で
きることは、図１の回路と同じであるが、本例では、Ｄ
ＦＥＴ１２のゲートにソースフォロワ回路の出力２２を
印加することで、ＥＦＥＴ１１に入力される信号振幅を
見かけ上大きくする様に動作させているのである。

【００３９】図４はこの回路のシミュレーション結果を
示す図である。シミュレーションでは、ＤＦＥＴ１２の
ゲート幅を６０μｍとした以外は、図２の場合と同一条
件となっている。

【００４０】本実施例の回路でも、ソースフォロワ回路
の出力をＤＦＥＴ１２に入力することでソース電位が変
化し、見かけ上ＥＦＥＴ１１の入力振幅が大きくなった
場合と同様な働きをするため、十分大きな出力（ｆ），
（ｇ）が得られていることが分かる。

【００４１】図５は本発明の他の実施例の回路図であ
り、図１，３と同一要素には同一番号を付して示してい
る。図５において、図１と異なる部分についてのみ述べ
ると、プッシュプル回路のＤＦＥＴ７とＥＦＥＴ１１の
ゲート入力信号（正転信号）を、図１のソースフォロワ
回路に代えて、例えば３段のトランスファゲートである
ＤＦＥＴ１３〜１５を用いている。

【００４２】これ等ＤＦＥＴ１３〜１５の各ゲートには
制御端子３１より一定のオンバイアスを供給し、入力端
子４１からの入力を３段のトランスファゲート１３〜１
５を介して正転信号を得る様になっている。

【００４３】本実施例では、２つの入力信号（正転及び
反転信号）間の位相差をできるだけ小さくするために、
ＤＦＥＴ１３〜１５で構成されるトランスファゲートの
出力で正転信号を発生させ、反転信号はＤＦＥＴ５及び
ＥＦＥＴ６で構成されるＤＣＦＬ回路の出力で得る構成
を用いている。トランスファゲート入力は制御端子３１
から、該ゲートが導通状態となる様に一定の電圧が印加
されたままなので、ゲート・ソース間電圧の変化が小さ
いために、インバータ回路に比較して遅延が小さい。

【００４４】トランスファゲート回路を複数段接続する
理由は、両信号間の遅延を揃え、位相差を小さくさせる
ためである。また、トランスファゲート回路は電圧増幅
率が１以下であるために正転信号の振幅が反転信号に比
較して小さくなるが、この様な振幅の差もソース電極を
結合したプッシュプル回路のソース電位が変化すること
で相殺することが可能である。

【００４５】図６はこの回路のシミュレーション結果を
示した図である。シミュレーションでは、ＦＥＴのゲー
ト長を０．２５μｍとし、ゲート幅はＦＥＴ１３が６０
μｍ、ＦＥＴ１４，１５が８０μｍとした点以外は、図
２の場合と同一条件となっている。尚、図６における
（ｂ）はトランスファゲート１３の出力波形、（ｃ）は
トランスファゲート１５の出力波形を夫々示している。

【００４６】本実施例の回路でも、ＤＣＦＬ回路の出力
に応じてソース電位が変化し、見かけ上ＥＦＥＴ１１の
入力振幅が大きくなった場合と同様な働きをするため、
十分大きな出力（ｆ），（ｇ）が得られていることが分
かる。

【００４７】尚、図５の回路においても、ＦＥＴ１２の
ゲートである制御端子３２に、一定バイアスを印加する
代りに、図３の例の様に、トランスファゲート１５の出
力を直接印加しても良いことは明らかである。

【００４８】図７は本発明の別の実施例の回路図であ
り、図１，３，５と同等部分は同一符号にて示してい
る。図７において、図１と異なる部分についてのみ述べ
ると、ＦＥＴ１２のゲートへの印加電圧として、入力端
子４１の入力信号を、容量性素子８１と誘導性素子８２
とからなるハイパスフィルタを介して供給する様にして
いる。

【００４９】本実施例では、ソース結合したプッシュプ
ル回路のソース共通ノード２４に接続されたＦＥＴ１２
のゲートに対して、ハイパスフィルタから得られる信号
（正転信号と同相）を印加することで、更に低振幅の入
力に対しても動作可能となる様にしている。尚、図５の
回路にも、図７と同様に、ハイパスフィルタを介して、
ＦＥＴ１２のゲートへ入力信号を印加しても良い。

【００５０】図８は図７の回路のシミュレーション結果
を示すものであり、シミュレーションでは、図２のそれ
と同一条件としている。

【００５１】

【発明の効果】叙上の如く、本発明によれば、プッシュ
プル回路の低電源側のＦＥＴのソース共通ノードの電位
を、このプッシュプル回路の駆動用信号に応じて変化さ
せることにより、当該駆動用信号である相補信号の位相
差があっても、出力振幅の減衰を抑圧でき、よって低電
源電圧での動作及び低消費電力が可能となるという効果
がある。

【００５２】また、ソースフォロワ回路の複数段分の遅
延をＤＣＦＬ回路の遅延と同一にすることで、正補信号
の位相を揃える構成を有しており、ソースフォロワ回路
は一般に電圧ゲインが低いが、ＤＣＦＬインバータ回路
の信号に応じてプッシュプル回路のソース結合端子の電
位を変化させることで、次段回路に必要な信号を作り出
すことが可能となる。更に、ソース結合端子に接続され
たＦＥＴのゲート電位を正転信号を印加して更に大きく
変化させることで、ソースフォロワ回路の振幅減衰を補
う働きをさせている。

【００５３】また、トランスファゲート複数段分の遅延
をＤＣＦＬ回路の遅延と同一にすることで、正補信号の
位相を揃える構成を有しており、トランスファゲートは
電圧ゲインが低いが、ＤＣＦＬインバータ回路の信号に
応じてプッシュプル回路のソース結合端子の電位を変化
させることで、次段回路に必要な信号を作り出すことが
可能となる。更に、ソース端子に接続されたＦＥＴのゲ
ート電位を正転信号を印加して更に大きく変化させるこ
とで、トランスファゲートの振幅減衰を補う働きをさせ
ている。

【００５４】更にはまた、ソース結合素子に接続された
ＦＥＴのゲート電位を容量性素子と誘導性素子からなる
ハイパスフィルタによる信号を印加して更に大きく変化
させることで、トランスファゲート回路の振幅減衰を補
う働きをさせている。

【００５５】本発明を用いることにより、超高周波まで
の信号を比較的低電圧で生成することができる様になる
ため、高速ＩＣの消費電力低減が可能となる。現在の超
高速ＩＣの消費電力を動作速度を維持したままで、ほぼ
１／１０程度に低減することが可能になり、将来の光通
信システムや、携帯無線機器に本発明を用いれば飛躍的
な性能向上が期待できる。

【図面の簡単な説明】

【図１】参考例の回路図である。

【図２】図１の回路のシミュレーションによる動作波形
図である。

【図３】本発明の実施例の回路図である。

【図４】図３の回路のシミュレーションによる動作波形
図である。

【図５】本発明の他の実施例の回路図である。

【図６】図５の回路のシミュレーションによる動作波形
図である。

【図７】本発明の別の実施例の回路図である。

【図８】図７の回路のシミュレーションによる動作波形
図である。

【図９】従来例のトランジスタ回路を示す図である。

【図１０】図９の回路のシミュレーションによる動作波
形図である。

【図１１】従来例のトランジスタ回路を示す図である。

【図１２】従来例のＤＣＦＬ基本回路であるトランジス
タ回路を示す図である。

【図１３】フリップフロップ回路の例を示す図である。

【符号の説明】

１〜５，７，１０，１２〜１５ＤＦＥＴ６，８，１１ＥＦＥＴ２４ソース結合ノード３１，３２制御端子４１入力端子４２，４３出力端子１００，１０１電源端子

Claims

(57)【特許請求の範囲】

【請求項１】ドレインが第１の電源に接続され、ゲー
トが第１の端子に接続され、ソースが第１の出力端子に
接続された第１の電界効果トランジスタと、ドレインが
前記第１の電源に接続され、ゲートが第２の端子に接続
され、ソースが第２の出力端子に接続された第２の電界
効果トランジスタと、ドレインが前記第１の出力端子に
接続され、ゲートが前記第２の端子に接続され、ソース
が第３の端子に接続された第３の電界効果トランジスタ
と、ドレインが前記第２の出力端子に接続され、ゲート
が前記第１の端子に接続され、ソースが前記第３の端子
に接続された第４の電界効果トランジスタと、前記第３
の端子の電位を前記第２の端子の信号変化と同相に変化
制御せしめるために前記第３の端子と第２の電源との間
に設けられた第５の電界効果トランジスタと、前記第１
の端子に出力が接続された複数段のソースフォロワ回路
と、前記第２の端子に出力が接続されたインバータ回路
とを含み、前記第１及び第２の端子には互いに相補信号
が供給されており、前記複数段のソースフォロワ回路の
初段入力と前記インバータ回路の入力とに同一の入力信
号が供給されており、前記第５の電界効果トランジスタ
のゲートには前記複数段のソースフォロワ回路の出力が
印加されていることを特徴とするトランジスタ回路。
【請求項２】前記複数段のソースフォロワ回路に代え
て、複数段のトランスファゲートを含むことを特徴とす
る請求項１記載のトランジスタ回路。
【請求項３】前記第５の電界効果トランジスタのゲー
トには、前記複数段のソースフォロワ回路の出力に代え
て、ハイパスフィルタを介して前記入力信号が供給され
ていることを特徴とする請求項１または２記載のトラン
ジスタ回路。
【請求項４】前記ハイパスフィルタは、前記入力信号
の供給端子と前記第５の電界効果トランジスタのゲート
との間に接続された容量性素子と、当該ゲートと前記第
２の電源との間に接続された誘導性素子とからなること
を特徴とする請求項３記載のトランジスタ回路。