JP2503926B2 - 増幅回路 - Google Patents
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- JP2503926B2 JP2503926B2 JP5311411A JP31141193A JP2503926B2 JP 2503926 B2 JP2503926 B2 JP 2503926B2 JP 5311411 A JP5311411 A JP 5311411A JP 31141193 A JP31141193 A JP 31141193A JP 2503926 B2 JP2503926 B2 JP 2503926B2
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Description
【０００１】
【産業上の利用分野】本発明は、増幅回路に関し、特に
絶縁ゲート（ＭＯＳ）トランジスタで構成したプッシュ
プル出力増幅回路に関する。
絶縁ゲート（ＭＯＳ）トランジスタで構成したプッシュ
プル出力増幅回路に関する。
【０００２】
【従来の技術】従来のこの種の増幅回路のうち、プッシ
ュプル出力増幅回路と呼ばれる回路は、例えば、図３に
示すように構成されていた。
ュプル出力増幅回路と呼ばれる回路は、例えば、図３に
示すように構成されていた。
【０００３】この従来のプッシュプル出力増幅回路は、
トランジスタ１および４のそれぞれと電流源５０とで差
動対が構成され、トランジスタ２および３、トランジス
タ４１および４２ならびにトランジスタ４３および４４
で各々カレント，ミラーを構成し、またトランジスタ４
４と４５が出力段として用いられる。容量５５は位相補
償用である。
トランジスタ１および４のそれぞれと電流源５０とで差
動対が構成され、トランジスタ２および３、トランジス
タ４１および４２ならびにトランジスタ４３および４４
で各々カレント，ミラーを構成し、またトランジスタ４
４と４５が出力段として用いられる。容量５５は位相補
償用である。
【０００４】さらに、トランジスタ１のゲートは反転入
力端子６０に、トランジスタ４のゲートは正転入力端子
６１に、またトランジスタ４４および４５のそれぞれの
ドレインが出力端子６２に導出される。
力端子６０に、トランジスタ４のゲートは正転入力端子
６１に、またトランジスタ４４および４５のそれぞれの
ドレインが出力端子６２に導出される。
【０００５】次に、従来のプッシュプル出力増幅回路の
動作について説明する。
動作について説明する。
【０００６】入力端子６０と６１とに印加された差動信
号の出力端子６２への信号経路を考える。差動信号はト
ランジスタ２と３とで構成されたカレント・ミラーでシ
ングルエンド信号に変換され、トランジスタ３および４
のそれぞれのドレインに出力される。
号の出力端子６２への信号経路を考える。差動信号はト
ランジスタ２と３とで構成されたカレント・ミラーでシ
ングルエンド信号に変換され、トランジスタ３および４
のそれぞれのドレインに出力される。
【０００７】この信号でトランジスタ４５を駆動するこ
とにより、出力端子６２に接続された負荷からの吸い込
み電流を供給する。また同時に、この信号はトランジス
タ４０と電流源５２とによる増幅回路を介し、さらに、
トランジスタ４１と４２およびトランジスタ４３と４４
とで構成される二つのカレント・ミラーを介して、負荷
への吐き出し電流を供給する。
とにより、出力端子６２に接続された負荷からの吸い込
み電流を供給する。また同時に、この信号はトランジス
タ４０と電流源５２とによる増幅回路を介し、さらに、
トランジスタ４１と４２およびトランジスタ４３と４４
とで構成される二つのカレント・ミラーを介して、負荷
への吐き出し電流を供給する。
【０００８】吸い込み電流、即ち、トランジスタ４５の
ドレイン電流はゲート電圧の増加に応じて増加する。
ドレイン電流はゲート電圧の増加に応じて増加する。
【０００９】一方、トランジスタ４４のドレイン電流
は、トランジスタ４０のゲート電圧が減少することによ
り増加する。また本回路は吐き出し電流側の信号経路に
含まれるカレント・ミラーのミラー比を１以上とするこ
とにより、無信号時の消費電流を大幅に抑えることが可
能となる、いわゆるプッシュプル出力増幅動作となる。
は、トランジスタ４０のゲート電圧が減少することによ
り増加する。また本回路は吐き出し電流側の信号経路に
含まれるカレント・ミラーのミラー比を１以上とするこ
とにより、無信号時の消費電流を大幅に抑えることが可
能となる、いわゆるプッシュプル出力増幅動作となる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た従来のプッシュプル出力増幅回路の周波数特性を考察
すると、伝達関数の主極は位相補償容量５５で決まる。
２次以上の高次の極は、一般に負荷と回路内部で発生す
る。
た従来のプッシュプル出力増幅回路の周波数特性を考察
すると、伝達関数の主極は位相補償容量５５で決まる。
２次以上の高次の極は、一般に負荷と回路内部で発生す
る。
【００１１】この従来のプッシュプル増幅回路の吐き出
し電流側の信号経路では、トランジスタ４０のゲートか
ら出力端子６２へまでで、合計３回の位相反転が生じ
る。さらに、この経路に含まれるカレント・ミラーのミ
ラー比が大きいためミラー効果による位相遅れが生じ
る。これらのために高次の極が発生し、位相余裕が低下
する。従って、これらの高次の極を高周波化するため
に、無信号時の消費電流が増加するという欠点がある。
し電流側の信号経路では、トランジスタ４０のゲートか
ら出力端子６２へまでで、合計３回の位相反転が生じ
る。さらに、この経路に含まれるカレント・ミラーのミ
ラー比が大きいためミラー効果による位相遅れが生じ
る。これらのために高次の極が発生し、位相余裕が低下
する。従って、これらの高次の極を高周波化するため
に、無信号時の消費電流が増加するという欠点がある。
【００１２】本発明はこのような欠点を除き、ＣＭＯＳ
プロセスにおいて低消費電流で、かつ広帯域なプッシュ
プル出力増幅回路を提供することにある。
プロセスにおいて低消費電流で、かつ広帯域なプッシュ
プル出力増幅回路を提供することにある。
【００１３】
【課題を解決するための手段】本発明の増幅回路は、第
１および第２のそれぞれの入力端子に導出された差動対
と、ゲートがこの差動対の出力に接続されソース接地さ
れた第１のトランジスタと、ソースが前記第１のトラン
ジスタのドレインに接続されゲート接地された第２のト
ランジスタと、ソースが前記第２のトランジスタのドレ
インに接続されゲート接地された前記第２のトランジス
タと逆極性の第３のトランジスタと、出力が前記第３の
トランジスタのソースに接続された前記第３のトランジ
スタと同極性のカレント・ミラーと、ドレインが前記カ
レント・ミラーの入力に接続されソース接地された第４
のトランジスタと、ゲートが前記差動対の出力に接続さ
れソース接地された第５のトランジスタとを備え、前記
第１のトランジスタのドレインと前記第４のトランジス
タのゲートとが接続され前記第３のトランジスタのドレ
インと前記第５のトランジスタのドレインとがともに出
力端子に導出された構成である。
１および第２のそれぞれの入力端子に導出された差動対
と、ゲートがこの差動対の出力に接続されソース接地さ
れた第１のトランジスタと、ソースが前記第１のトラン
ジスタのドレインに接続されゲート接地された第２のト
ランジスタと、ソースが前記第２のトランジスタのドレ
インに接続されゲート接地された前記第２のトランジス
タと逆極性の第３のトランジスタと、出力が前記第３の
トランジスタのソースに接続された前記第３のトランジ
スタと同極性のカレント・ミラーと、ドレインが前記カ
レント・ミラーの入力に接続されソース接地された第４
のトランジスタと、ゲートが前記差動対の出力に接続さ
れソース接地された第５のトランジスタとを備え、前記
第１のトランジスタのドレインと前記第４のトランジス
タのゲートとが接続され前記第３のトランジスタのドレ
インと前記第５のトランジスタのドレインとがともに出
力端子に導出された構成である。
【００１４】また、本発明の増幅回路の前記第１、第
２、第４および第５のそれぞれのトランジスタはＮチャ
ネル型ＭＯＳトランジスタであり前記第３のトランジス
タはＰチャネル型ＭＯＳトランジスタの構成とすること
もできる。
２、第４および第５のそれぞれのトランジスタはＮチャ
ネル型ＭＯＳトランジスタであり前記第３のトランジス
タはＰチャネル型ＭＯＳトランジスタの構成とすること
もできる。
【００１５】さらに、本発明の増幅回路は、前記第５の
トランジスタのゲートおよびドレインの間に位相補償用
容量素子を接続した構成とすることもできる。
トランジスタのゲートおよびドレインの間に位相補償用
容量素子を接続した構成とすることもできる。
【００１６】また、本発明の他の増幅回路は、第１およ
び第２のそれぞれの入力端子に導入された差動対と、ゲ
ートがこの差動対の第１の出力に接続されソース接地さ
れた第１のトランジスタと、ソースが前記第１のトラン
ジスタのドレインに接続されゲート接地された第２のト
ランジスタと、ソースが前記第２のトランジスタのドレ
インに接続されゲート接地された前記第２のトランジス
タと逆極性の第３のトランジスタと、出力が前記第３の
トランジスタのソースに接続された前記第３のトランジ
スタと同極性の第１のカレント・ミラーと、ドレインが
前記第１のカレント・ミラーの入力に接続されソース接
地された第４のトランジスタと、ゲートが前記差動対の
第１の出力に接続されソース接地された第５のトランジ
スタとを備え、前記第１のトランジスタのドレインと前
記第４のトランジスタのゲートとが接続され前記第３の
トランジスタのドレインと前記第５のトランジスタのド
レインとがともに第１の出力端子に導出され、ゲートが
前記差動対の前記第１の出力とは逆位相の第２の出力に
接続されソース接地された第６のトランジスタと、ソー
スが前記第６のトランジスタのドレンインに接続されゲ
ート接地された第７のトランジスタと、ソースが前記第
７のトランジスタのドレインに接続されゲート接地され
た前記第７のトランジスタと逆極性の第８のトランジス
タと、出力が前記第８のトランジスタのソースに接続さ
れた前記第８のトランジスタと同極性の第２のカレント
・ミラーと、ドレインが前記第２のカレント・ミラーの
入力に接続されソース接地された第９のトランジスタ
と、ゲートが前記差動対の第２の出力に接続されソース
接地された第１０のトランジスタとを備え、前記第６の
トランジスタのドレインと前記第９のトランジスタのゲ
ートとが接続され、前記第８のトランジスタのドレイン
と第１０のトランジスタのドレインとがともに第２の出
力端子に導出された構成である。
び第２のそれぞれの入力端子に導入された差動対と、ゲ
ートがこの差動対の第１の出力に接続されソース接地さ
れた第１のトランジスタと、ソースが前記第１のトラン
ジスタのドレインに接続されゲート接地された第２のト
ランジスタと、ソースが前記第２のトランジスタのドレ
インに接続されゲート接地された前記第２のトランジス
タと逆極性の第３のトランジスタと、出力が前記第３の
トランジスタのソースに接続された前記第３のトランジ
スタと同極性の第１のカレント・ミラーと、ドレインが
前記第１のカレント・ミラーの入力に接続されソース接
地された第４のトランジスタと、ゲートが前記差動対の
第１の出力に接続されソース接地された第５のトランジ
スタとを備え、前記第１のトランジスタのドレインと前
記第４のトランジスタのゲートとが接続され前記第３の
トランジスタのドレインと前記第５のトランジスタのド
レインとがともに第１の出力端子に導出され、ゲートが
前記差動対の前記第１の出力とは逆位相の第２の出力に
接続されソース接地された第６のトランジスタと、ソー
スが前記第６のトランジスタのドレンインに接続されゲ
ート接地された第７のトランジスタと、ソースが前記第
７のトランジスタのドレインに接続されゲート接地され
た前記第７のトランジスタと逆極性の第８のトランジス
タと、出力が前記第８のトランジスタのソースに接続さ
れた前記第８のトランジスタと同極性の第２のカレント
・ミラーと、ドレインが前記第２のカレント・ミラーの
入力に接続されソース接地された第９のトランジスタ
と、ゲートが前記差動対の第２の出力に接続されソース
接地された第１０のトランジスタとを備え、前記第６の
トランジスタのドレインと前記第９のトランジスタのゲ
ートとが接続され、前記第８のトランジスタのドレイン
と第１０のトランジスタのドレインとがともに第２の出
力端子に導出された構成である。
【００１７】さらにまた、本発明の他の増幅回路の前記
第１、第２、第４、第５、第６、第７、第９および第１
０のそれぞれのトランジスタはＮチャネル型ＭＯＳであ
り前記第３および第８のそれぞれのトランジスタはＰチ
ャネル型ＭＯＳトランジスタの構成とすることもでき
る。
第１、第２、第４、第５、第６、第７、第９および第１
０のそれぞれのトランジスタはＮチャネル型ＭＯＳであ
り前記第３および第８のそれぞれのトランジスタはＰチ
ャネル型ＭＯＳトランジスタの構成とすることもでき
る。
【００１８】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【００１９】図１は本発明の第１の実施例のプッシュプ
ル出力増幅回路の回路図である。
ル出力増幅回路の回路図である。
【００２０】図１を参照すると、この実施例のプッシュ
プル出力増幅回路は、トランジスタ１および４のそれぞ
れと電流源５０とで差動対が構成され、トランジスタ１
０と１１とでカレント・ミラーを構成し、また、トラン
ジスタ８と１２とがゲート接地トランジスタとして用い
られる。
プル出力増幅回路は、トランジスタ１および４のそれぞ
れと電流源５０とで差動対が構成され、トランジスタ１
０と１１とでカレント・ミラーを構成し、また、トラン
ジスタ８と１２とがゲート接地トランジスタとして用い
られる。
【００２１】トランジスタ５と６および電流源５１でト
ランジスタ８のゲート電位のバイアス回路を構成する。
容量５５を位相補償用として用いる構成である。
ランジスタ８のゲート電位のバイアス回路を構成する。
容量５５を位相補償用として用いる構成である。
【００２２】さらに、トランジスタ１のゲートは反転入
力端子６０に、トランジスタ４のゲートは正転入力端子
６１に、またトランジスタ１２と１３のそれぞれのドレ
インが出力端子６２に導出される。
力端子６０に、トランジスタ４のゲートは正転入力端子
６１に、またトランジスタ１２と１３のそれぞれのドレ
インが出力端子６２に導出される。
【００２３】次に、本発明の第１の実施例のプッシュプ
ル増幅回路の動作について説明する。
ル増幅回路の動作について説明する。
【００２４】まず最初に、入力端子６０と６１に印加さ
れた差動信号の出力端子６２への信号経路を考える。差
動信号はトランジスタ２と３とで構成されたカレント・
ミラーでシングルエンド信号に変換され、トランジスタ
３および４のそれぞれのドレインに出力される。この信
号でトランジスタ１３を駆動することにより、出力端子
６２に接続された負荷からの吸い込み電流を供給する。
れた差動信号の出力端子６２への信号経路を考える。差
動信号はトランジスタ２と３とで構成されたカレント・
ミラーでシングルエンド信号に変換され、トランジスタ
３および４のそれぞれのドレインに出力される。この信
号でトランジスタ１３を駆動することにより、出力端子
６２に接続された負荷からの吸い込み電流を供給する。
【００２５】次に、負荷への吐き出し電流側は、本回路
では二つの信号経路を有する。
では二つの信号経路を有する。
【００２６】一つは、トランジスタ７→トランジスタ９
→トランジスタ１０→トランジスタ１１→トランジスタ
１２の５個のトランジスタを経由し、３回の位相反転が
行われる。もう一つはトランジスタ７→トランジスタ８
→トランジスタ１２の３個のトランジスタを経由し、１
回のみの位相反転が生じる。
→トランジスタ１０→トランジスタ１１→トランジスタ
１２の５個のトランジスタを経由し、３回の位相反転が
行われる。もう一つはトランジスタ７→トランジスタ８
→トランジスタ１２の３個のトランジスタを経由し、１
回のみの位相反転が生じる。
【００２７】この二つの信号経路の信号遅延を考えると
後者の方が、高速であることは経路に含むトランジスタ
の数を比較すれば明かである。
後者の方が、高速であることは経路に含むトランジスタ
の数を比較すれば明かである。
【００２８】このため、後者の信号経路が前者の信号経
路のフィード・フォワード・パスとなり高周波での位相
回転を抑える。また両者の経路に共通に含まれるゲート
接地トランジスタ１２は出力とのレベル・シフトを行う
ために挿入されているが、トランジスタ１１で発生する
ミラー効果を併せて低減している。
路のフィード・フォワード・パスとなり高周波での位相
回転を抑える。また両者の経路に共通に含まれるゲート
接地トランジスタ１２は出力とのレベル・シフトを行う
ために挿入されているが、トランジスタ１１で発生する
ミラー効果を併せて低減している。
【００２９】次に、この実施例のプッシュプル増幅回路
のスルー・レートの高速化が達成されることを、従来例
と比較しながら説明する。
のスルー・レートの高速化が達成されることを、従来例
と比較しながら説明する。
【００３０】従来例のプッシュプル増幅回路の負荷への
吐き出し電流が最大になるのは、トランジスタ４０がオ
フしたときである。いま電流源５２の電流値をＩＢ、ト
ランジスタ（４１〜４４）で、ｍ倍の電流増幅が行われ
るとすると、この値は（ｍ×ＩB ）となる。
吐き出し電流が最大になるのは、トランジスタ４０がオ
フしたときである。いま電流源５２の電流値をＩＢ、ト
ランジスタ（４１〜４４）で、ｍ倍の電流増幅が行われ
るとすると、この値は（ｍ×ＩB ）となる。
【００３１】一方、本発明の第１の実施例のプッシュプ
ル増幅回路の吐き出し電流の増大は、トランジスタ７が
オフしたときに生じる。無信号時の消費電流を等しくす
るため、電流源５１の電流値をＩBO＝（ＩB ／２）と
し、トランジスタ（５〜９）のサイズを説明を簡単にす
るためすべて同一とし、ゲート幅をＷ、ゲート長をＬと
する。さらにトランジスタ１０と１１とで構成されるカ
レント・ミラーでｍ倍の電流増幅が行われるとする。
ル増幅回路の吐き出し電流の増大は、トランジスタ７が
オフしたときに生じる。無信号時の消費電流を等しくす
るため、電流源５１の電流値をＩBO＝（ＩB ／２）と
し、トランジスタ（５〜９）のサイズを説明を簡単にす
るためすべて同一とし、ゲート幅をＷ、ゲート長をＬと
する。さらにトランジスタ１０と１１とで構成されるカ
レント・ミラーでｍ倍の電流増幅が行われるとする。
【００３２】β＝μＣoxＷ／２Ｌ μ：表面移動度、Ｃox：単位面積当たりのゲート容量と
おくと、トランジスタ５と８のゲート電位ＶG5は
おくと、トランジスタ５と８のゲート電位ＶG5は
【００３３】
【００３４】従って、トランジスタ７がオフしたときの
トランジスタ９のゲート電位ＶG9は
トランジスタ９のゲート電位ＶG9は
【００３５】
【００３６】このときのトランジスタ９のドレンイン電
流ＩD9は ＩD9≒β（ＶG9−ＶT ）2 ＝４×（ＩBO）＝２×
（ＩB ）となる。以上から、吐き出し電流の最大値は
（２ｍ）×（ＩB ）となり、従来回路に比べ２倍の高速
化が達成される。
流ＩD9は ＩD9≒β（ＶG9−ＶT ）2 ＝４×（ＩBO）＝２×
（ＩB ）となる。以上から、吐き出し電流の最大値は
（２ｍ）×（ＩB ）となり、従来回路に比べ２倍の高速
化が達成される。
【００３７】また吸い込み電流については、従来回路と
同一である。
同一である。
【００３８】次に、本発明の第２の実施例のプッシュプ
ル増幅回路について説明する。
ル増幅回路について説明する。
【００３９】図２を参照すると、この実施例のプッシュ
プル増幅回路は、第１の実施例のプッシュプル増幅回路
を二回路用いて全差動型の演算増幅回路を実現したもの
である。
プル増幅回路は、第１の実施例のプッシュプル増幅回路
を二回路用いて全差動型の演算増幅回路を実現したもの
である。
【００４０】この第２の実施例のプッシュプル増幅回路
の動作については、第１の実施例のプッシュプル増幅回
路と同様なので詳細な説明は省略する。この実施例も第
１の実施例と同様に位相余裕の改善と無信号時の消費電
流が削減される。
の動作については、第１の実施例のプッシュプル増幅回
路と同様なので詳細な説明は省略する。この実施例も第
１の実施例と同様に位相余裕の改善と無信号時の消費電
流が削減される。
【００４１】
【発明の効果】以上説明したように本発明は、回路構成
上、低消費電流でも位相余裕が取れるため、広帯域化が
可能であり、大信号時における負荷駆動能力に優れると
いう効果を有する。
上、低消費電流でも位相余裕が取れるため、広帯域化が
可能であり、大信号時における負荷駆動能力に優れると
いう効果を有する。
【図１】本発明の第１の実施例のプッシュプル出力増幅
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図２】本発明の第２の実施例のプッシュプル出力増幅
回路の構成を示す回路図である。
回路の構成を示す回路図である。
【図３】従来のプッシュプル出力増幅回路の構成を示す
回路図である。
回路図である。
１〜１３、２０〜３７、４０〜４５ トランジスタ ５０〜５２ 定電流源 ５５〜５７ 容量 ６０、６１、６４、６５、６７ 入力端子 ６２、６３、６６ 出力端子
Claims (5)
- 【請求項１】 第１および第２のそれぞれの入力端子に
導出された差動対と、ゲートがこの差動対の出力に接続
されソース接地された第１のトランジスタと、ソースが
前記第１のトランジスタのドレインに接続されゲート接
地された第２のトランジスタと、ソースが前記第２のト
ランジスタのドレインに接続されゲート接地された前記
第２のトランジスタと逆極性の第３のトランジスタと、
出力が前記第３のトランジスタのソースに接続された前
記第３のトランジスタと同極性のカレント・ミラーと、
ドレインが前記カレント・ミラーの入力に接続されソー
ス接地された第４のトランジスタと、ゲートが前記差動
対の出力に接続されソース接地された第５のトランジス
タとを備え、前記第１のトランジスタのドレインと前記
第４のトランジスタのゲートとが接続され前記第３のト
ランジスタのドレインと前記第５のトランジスタのドレ
インとがともに出力端子に導出されたことを特徴とする
増幅回路。 - 【請求項２】 前記第１、第２、第４および第５のそれ
ぞれのトランジスタはＮチャネル型ＭＯＳトランジスタ
であり前記第３のトランジスタはＰチャネル型ＭＯＳト
ランジスタであることを特徴とする請求項１記載の増幅
回路。 - 【請求項３】 前記第５のトランジスタのゲートおよび
ドレインの間に位相補償用容量素子を接続したことを特
徴とする請求項１または２記載の増幅回路。 - 【請求項４】 第１および第２のそれぞれの入力端子に
導入された差動対と、ゲートがこの差動対の第１の出力
に接続されソース接地された第１のトランジスタと、ソ
ースが前記第１のトランジスタのドレインに接続されゲ
ート接地された第２のトランジスタと、ソースが前記第
２のトランジスタのドレインに接続されゲート接地され
た前記第２のトランジスタと逆極性の第３のトランジス
タと、出力が前記第３のトランジスタのソースに接続さ
れた前記第３のトランジスタと同極性の第１のカレント
・ミラーと、ドレインが前記第１のカレント・ミラーの
入力に接続されソース接地された第４のトランジスタ
と、ゲートが前記差動対の第１の出力に接続されソース
接地された第５のトランジスタとを備え、前記第１のト
ランジスタのドレインと前記第４のトランジスタのゲー
トとが接続され前記第３のトランジスタのドレインと前
記第５のトランジスタのドレインとがともに第１の出力
端子に導出され、ゲートが前記差動対の前記第１の出力
とは逆位相の第２の出力に接続されソース接地された第
６のトランジスタと、ソースが前記第６のトランジスタ
のドレンインに接続されゲート接地された第７のトラン
ジスタと、ソースが前記第７のトランジスタのドレイン
に接続されゲート接地された前記第７のトランジスタと
逆極性の第８のトランジスタと、出力が前記第８のトラ
ンジスタのソースに接続された前記第８のトランジスタ
と同極性の第２のカレント・ミラーと、ドレインが前記
第２のカレント・ミラーの入力に接続されソース接地さ
れた第９のトランジスタと、ゲートが前記差動対の第２
の出力に接続されソース接地された第１０のトランジス
タとを備え、前記第６のトランジスタのドレインと前記
第９のトランジスタのゲートとが接続され、前記第８の
トランジスタのドレインと第１０のトランジスタのドレ
インとがともに第２の出力端子に導出されたことを特徴
とする増幅回路。 - 【請求項５】 前記第１、第２、第４、第５、第６、第
７、第９および第１０のそれぞれのトランジスタはＮチ
ャネル型ＭＯＳであり前記第３および第８のそれぞれの
トランジスタはＰチャネル型ＭＯＳトランジスタである
ことを特徴とする請求項４記載の増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311411A JP2503926B2 (ja) | 1993-12-13 | 1993-12-13 | 増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5311411A JP2503926B2 (ja) | 1993-12-13 | 1993-12-13 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162245A JPH07162245A (ja) | 1995-06-23 |
| JP2503926B2 true JP2503926B2 (ja) | 1996-06-05 |
Family
ID=18016886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5311411A Expired - Lifetime JP2503926B2 (ja) | 1993-12-13 | 1993-12-13 | 増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2503926B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11722102B2 (en) | 2020-09-16 | 2023-08-08 | Kabushiki Kaisha Toshiba | Protection circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3385100B2 (ja) * | 1994-06-17 | 2003-03-10 | 富士通株式会社 | 演算増幅器 |
| US5994959A (en) * | 1998-12-18 | 1999-11-30 | Maxim Integrated Products, Inc. | Linearized amplifier core |
| JP5407264B2 (ja) * | 2008-10-09 | 2014-02-05 | ソニー株式会社 | 固体撮像素子およびカメラシステム |
| CN110838844B (zh) * | 2019-11-15 | 2023-09-05 | 湖南国科微电子股份有限公司 | 差分信号转单端信号电路、锁相环和serdes电路 |
-
1993
- 1993-12-13 JP JP5311411A patent/JP2503926B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11722102B2 (en) | 2020-09-16 | 2023-08-08 | Kabushiki Kaisha Toshiba | Protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07162245A (ja) | 1995-06-23 |
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