JP2502057B2 - Ｃｍｏｓ増幅器 - Google Patents
Ｃｍｏｓ増幅器Info
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- JP2502057B2 JP2502057B2 JP60248703A JP24870385A JP2502057B2 JP 2502057 B2 JP2502057 B2 JP 2502057B2 JP 60248703 A JP60248703 A JP 60248703A JP 24870385 A JP24870385 A JP 24870385A JP 2502057 B2 JP2502057 B2 JP 2502057B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
- H03F1/083—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers
- H03F1/086—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements in transistor amplifiers with FET's
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCMOS増幅器に関し、特にCMOS増幅器の利得帯
域幅積を改善するための回路に関する。
域幅積を改善するための回路に関する。
増幅器の帯域は、適当に歪みのない出力信号を得るこ
とができる入力信号の周波数の最大値と最小値との差と
定義される。増幅器の利得は、増幅器の入力信号に対す
る出力信号の増幅度の尺度である。これらの２つのパラ
メータの積は、一般に利得帯域幅積と呼ばれる第３のパ
ラメータの定義を与える。利得帯域幅積（GBWP）は、特
定の増幅器に関しては通常一定であるため、増幅器の利
得を増加することは、一般的には、増幅器の帯域におけ
る対応した減少を生じさせる原因となる。従つて、利得
は帯域のいずれか一方を減少させることなく、その他方
を増加するためには増幅器のGBWP自体を増加さえること
が望まれる。
とができる入力信号の周波数の最大値と最小値との差と
定義される。増幅器の利得は、増幅器の入力信号に対す
る出力信号の増幅度の尺度である。これらの２つのパラ
メータの積は、一般に利得帯域幅積と呼ばれる第３のパ
ラメータの定義を与える。利得帯域幅積（GBWP）は、特
定の増幅器に関しては通常一定であるため、増幅器の利
得を増加することは、一般的には、増幅器の帯域におけ
る対応した減少を生じさせる原因となる。従つて、利得
は帯域のいずれか一方を減少させることなく、その他方
を増加するためには増幅器のGBWP自体を増加さえること
が望まれる。
従来技術における代表的な相補形MOS電界効果トラン
ジスタ（CMOS）２段演算増幅器（第１図）のGBWPは、通
常、演算増幅器回路内の各種トランジスタの内部容量に
よつて制限される。これらの容量性負荷は、増幅器の伝
達関数において「極（poles）」を生じさせ、これらの
極の各々は特定の「極周波数」において出力信号の減衰
や位相シフトを起こす原因となる。各種の設計上の制約
のために、伝達関数の複数の極の中の１個又はそれ以上
の極は、その極周波数がしばしば十分に低いものとな
り、その結果増幅器のGBWPに対して悪い影響を与える。
ジスタ（CMOS）２段演算増幅器（第１図）のGBWPは、通
常、演算増幅器回路内の各種トランジスタの内部容量に
よつて制限される。これらの容量性負荷は、増幅器の伝
達関数において「極（poles）」を生じさせ、これらの
極の各々は特定の「極周波数」において出力信号の減衰
や位相シフトを起こす原因となる。各種の設計上の制約
のために、伝達関数の複数の極の中の１個又はそれ以上
の極は、その極周波数がしばしば十分に低いものとな
り、その結果増幅器のGBWPに対して悪い影響を与える。
本発明の主目的は改善された利得帯域幅積（GBWP）を
有する演算増幅器を提供することにある。
有する演算増幅器を提供することにある。
本発明の別の目的は、演算増幅器のスルーレート（sl
ew rate）を改善することにある。ここで、スルーレー
トとは、演算増幅器へ矩形波入力信号を印加したときの
出力電圧信号の最大立上り速度として定義され、通常ボ
ルト／マイクロ秒によつて表される。
ew rate）を改善することにある。ここで、スルーレー
トとは、演算増幅器へ矩形波入力信号を印加したときの
出力電圧信号の最大立上り速度として定義され、通常ボ
ルト／マイクロ秒によつて表される。
上記の目的及びその他の目的と利点とは、内部の寄生
容量負荷の悪影響を減少させた演算増幅器により達成さ
れる。それにより、寄生容量負荷によつて生じる極周波
数は十分により高い周波数に高められ、これによつてこ
れまでの多くの演算増幅器以上に利得帯域幅積とスルー
レートとが改善される。
容量負荷の悪影響を減少させた演算増幅器により達成さ
れる。それにより、寄生容量負荷によつて生じる極周波
数は十分により高い周波数に高められ、これによつてこ
れまでの多くの演算増幅器以上に利得帯域幅積とスルー
レートとが改善される。
図示された実施例において、エミッタホロワ回路は、
一対の電流ミラートランジスタの各ゲートに与えられる
２段演算増幅器の入力トランジスタの出力を緩和（バッ
ファ）する。エミッタホロワ回路による増大された利得
は、電流ミラートランジスタ対の各トランジスタの寄生
容量によつて生じる極周波数をシフトさせることがわか
つた。
一対の電流ミラートランジスタの各ゲートに与えられる
２段演算増幅器の入力トランジスタの出力を緩和（バッ
ファ）する。エミッタホロワ回路による増大された利得
は、電流ミラートランジスタ対の各トランジスタの寄生
容量によつて生じる極周波数をシフトさせることがわか
つた。
本発明の他の面においては、第２のエミツタホロワ回
路は、２段増幅器の増幅段の入力端に印加される入力段
よりの出力を緩和（バッファ）する。この構成は、同様
に、増幅段のトランジスタの寄生容量により生じる極周
波数をより高い周波数にシフトさせ、それにより増幅器
のGBWPに対し好ましい影響をもたらす。
路は、２段増幅器の増幅段の入力端に印加される入力段
よりの出力を緩和（バッファ）する。この構成は、同様
に、増幅段のトランジスタの寄生容量により生じる極周
波数をより高い周波数にシフトさせ、それにより増幅器
のGBWPに対し好ましい影響をもたらす。
第１図は、全体として符号10で示した従来のCMOS2段
集積回路演算増幅器（すなわち比較器）を示す。増幅器
10の第１段は、差動入力利得段（以下単に差動入力段と
いう）12であり、この段の後にシングルエンデツド共通
ソース増幅段14である第２段が続く。差動入力段12は、
反転入力端16と非反転入力端18とを有する。増幅器の入
力端16及び18のそれぞれに印加された第１電圧と第２電
圧との電圧差は増幅され、差動入力段12の出力端20に出
力される。
集積回路演算増幅器（すなわち比較器）を示す。増幅器
10の第１段は、差動入力利得段（以下単に差動入力段と
いう）12であり、この段の後にシングルエンデツド共通
ソース増幅段14である第２段が続く。差動入力段12は、
反転入力端16と非反転入力端18とを有する。増幅器の入
力端16及び18のそれぞれに印加された第１電圧と第２電
圧との電圧差は増幅され、差動入力段12の出力端20に出
力される。
差動入力段12は、反転入力端16に接続されたゲート電
極を備えたｐチヤンネル入力トランジスタP1を含む第１
の入力枝22を有する。この入力枝22は、更に、入力トラ
ンジスタP1の出力端30に接続されたｎチヤンネル負荷ト
ランジスタN1を含んでいる。第２の入力枝24も、同様
に、非反転入力端18に接続されたゲート電極を備えたｐ
チヤンネル入力トランジスタP2と、この入力トランジス
タP2の出力端20に接続されたｎチヤンネル負荷トランジ
スタN2とを含む。第３のｐチヤンネル・トランジスタP3
は、差動入力段12の上記の２つの入力枝22及び24に対し
て一定のバイアス電流を供給する。
極を備えたｐチヤンネル入力トランジスタP1を含む第１
の入力枝22を有する。この入力枝22は、更に、入力トラ
ンジスタP1の出力端30に接続されたｎチヤンネル負荷ト
ランジスタN1を含んでいる。第２の入力枝24も、同様
に、非反転入力端18に接続されたゲート電極を備えたｐ
チヤンネル入力トランジスタP2と、この入力トランジス
タP2の出力端20に接続されたｎチヤンネル負荷トランジ
スタN2とを含む。第３のｐチヤンネル・トランジスタP3
は、差動入力段12の上記の２つの入力枝22及び24に対し
て一定のバイアス電流を供給する。
入力トランジスタP1及びP2は、それぞれのゲート電極
に印加された電圧の差を出力ドレイン電流の差に変換す
る。第１図に示されたように、上記負荷トランジスタN1
及びN2は電流ミラー（current mirrors）を構成し、そ
れにより負荷トランジスタN1及びN2は、入力トランジス
タP1及びP2の出力ドレイン電流の差を、出力端20におけ
る電圧差信号に変換する。特に、負荷トランジスタN1及
びN2のそれぞれのゲートは、負荷トランジスタN1の出力
端30と接続線28により接続された共通節点26に接続され
ている。
に印加された電圧の差を出力ドレイン電流の差に変換す
る。第１図に示されたように、上記負荷トランジスタN1
及びN2は電流ミラー（current mirrors）を構成し、そ
れにより負荷トランジスタN1及びN2は、入力トランジス
タP1及びP2の出力ドレイン電流の差を、出力端20におけ
る電圧差信号に変換する。特に、負荷トランジスタN1及
びN2のそれぞれのゲートは、負荷トランジスタN1の出力
端30と接続線28により接続された共通節点26に接続され
ている。
出力端20に生じた電圧信号は、増幅器10の第２段の増
幅段14のｎチヤンネル・入力トランジスタN3のゲート電
極に加えられる。入力トランジスタN3は、ｐチヤンネル
・トランジスタP4によつてバイアスされる共通ソース増
幅器として動作する。第２段のトランジスタP4及びN3の
互いに接続された出力端は、符号40で示され、それは増
幅器10の出力端を形成する。仮想線で示したように、随
意にnpn型バイポーラ・トランジスタQ0及び定電流源42
を出力端40に付加することにより増幅段14の出力を緩和
し、それにより、その出力端40より緩和された出力を供
給するようにすることができる。
幅段14のｎチヤンネル・入力トランジスタN3のゲート電
極に加えられる。入力トランジスタN3は、ｐチヤンネル
・トランジスタP4によつてバイアスされる共通ソース増
幅器として動作する。第２段のトランジスタP4及びN3の
互いに接続された出力端は、符号40で示され、それは増
幅器10の出力端を形成する。仮想線で示したように、随
意にnpn型バイポーラ・トランジスタQ0及び定電流源42
を出力端40に付加することにより増幅段14の出力を緩和
し、それにより、その出力端40より緩和された出力を供
給するようにすることができる。
増幅器10に含まれたトランジスタのような各種の回路
素子は、増幅器10の伝達関数において極を形成する寄生
容量を有する。これらの極は出力の減衰と同時に出力の
位相シフトを生じさせる。そのため、フイードバツクル
ープを利用する場合には、上記の寄生容量は、不安定動
作を生じさせることになる。増幅器10の動作の安定性を
増すために、直列接続された抵抗44と補償コンデンサCc
とが、増幅器10の出力端40と第１段の出力端20との間に
接続されている。コンデンサCcの容量値を十分に大きく
選ぶことにより、コンデンサCcにより形成される極の極
周波数は寄生容量の極周波数よりも低くなる。その結
果、補償コンデンサCcにより形成される極は、寄生容量
の影響を抑制し、増幅器10の安定性を高める。この回路
設計技術は、よく支配的極補償と呼称されるものであ
る。
素子は、増幅器10の伝達関数において極を形成する寄生
容量を有する。これらの極は出力の減衰と同時に出力の
位相シフトを生じさせる。そのため、フイードバツクル
ープを利用する場合には、上記の寄生容量は、不安定動
作を生じさせることになる。増幅器10の動作の安定性を
増すために、直列接続された抵抗44と補償コンデンサCc
とが、増幅器10の出力端40と第１段の出力端20との間に
接続されている。コンデンサCcの容量値を十分に大きく
選ぶことにより、コンデンサCcにより形成される極の極
周波数は寄生容量の極周波数よりも低くなる。その結
果、補償コンデンサCcにより形成される極は、寄生容量
の影響を抑制し、増幅器10の安定性を高める。この回路
設計技術は、よく支配的極補償と呼称されるものであ
る。
上記のように、補償コンデンサCcは、寄生容量の不安
定化効果を抑制するが、それでもなお、これらの寄生容
量の中のあるものは増幅器10の利得帯域幅積（GBWP）を
制限する。第１図の増幅器10の代表的なものは、例え
ば、1.5〜2MHzのGBWPを持つている。
定化効果を抑制するが、それでもなお、これらの寄生容
量の中のあるものは増幅器10の利得帯域幅積（GBWP）を
制限する。第１図の増幅器10の代表的なものは、例え
ば、1.5〜2MHzのGBWPを持つている。
第２図は、第１図の増幅器10の交流回路を示したもの
であり、この図においては、各種の寄生容量が、仮想的
に示され、交流のアースに接続されたコンデンサとして
表わされている。かかる寄生容量のうち、C1で示された
寄生容量は、増幅器の基板に対する入力トランジスタP1
及びP2のソース領域の容量と、同じく当該基板に対する
バイアス用トランジスタP3のドレイン領域の容量とによ
つて形成される。第２図においては、バイアス用トラン
ジスタP3及びP4は、それぞれ定電流源34及び38として表
わされている。
であり、この図においては、各種の寄生容量が、仮想的
に示され、交流のアースに接続されたコンデンサとして
表わされている。かかる寄生容量のうち、C1で示された
寄生容量は、増幅器の基板に対する入力トランジスタP1
及びP2のソース領域の容量と、同じく当該基板に対する
バイアス用トランジスタP3のドレイン領域の容量とによ
つて形成される。第２図においては、バイアス用トラン
ジスタP3及びP4は、それぞれ定電流源34及び38として表
わされている。
寄生容量C1によつて形成される極の極周波数は、第１
段の入力トランジスタP1及びP2の相互コンダクタンスに
直接関係する。入力トランジスタP1及びP2の相互にコン
ダクタンスが実質的に互いに等しいものであると仮定す
ると、容量C1の極（これは、しばしば「テール極（tail
pole）」と称される）に対する極周波数FTPは下式
（１）によつて与えられる。
段の入力トランジスタP1及びP2の相互コンダクタンスに
直接関係する。入力トランジスタP1及びP2の相互にコン
ダクタンスが実質的に互いに等しいものであると仮定す
ると、容量C1の極（これは、しばしば「テール極（tail
pole）」と称される）に対する極周波数FTPは下式
（１）によつて与えられる。
ここで、gm（P1）は、入力トランジスタP1（又はP2）の
相互コンダクタンスを表わす。入力トランジスタP1及び
P2の相互コンダクタンスはそれぞれ比較的に高い値であ
るので、テール極の極周波数FTPはそれに対応して高く
なり、その結果、テール極は、増幅器の利得帯域幅積
（GBWP）に対し重大な影響を与えない。
相互コンダクタンスを表わす。入力トランジスタP1及び
P2の相互コンダクタンスはそれぞれ比較的に高い値であ
るので、テール極の極周波数FTPはそれに対応して高く
なり、その結果、テール極は、増幅器の利得帯域幅積
（GBWP）に対し重大な影響を与えない。
他の寄生容量C2は、入力枝22のトランジスタP1及びN1
の基板に対するドレイン領域の容量により形成される。
差動入力段12の負荷トランジスタN1及びN2のゲートも、
また、それらと関連した容量を持つており、これらのゲ
ート容量は第２図のコンデンサC3によつて一括して表わ
されている。
の基板に対するドレイン領域の容量により形成される。
差動入力段12の負荷トランジスタN1及びN2のゲートも、
また、それらと関連した容量を持つており、これらのゲ
ート容量は第２図のコンデンサC3によつて一括して表わ
されている。
寄生容量C2及びC3は、「ミラー極（mirror pole）」
と呼ばれる極を形成し、その極は下式（２）で与えられ
る極周波数FMPを持つている。
と呼ばれる極を形成し、その極は下式（２）で与えられ
る極周波数FMPを持つている。
ここで、第１段の負荷トランジスタN1及びN2のゲート容
量はほぼ互いに等しいので、C3の容量は負荷トランジス
タN1又はN2のいずれかのゲート容量の２倍に等しい。上
述のように、C2及びC3と関連したミラー極の極周波数F
MPは、負荷トランジスタN1の相互コンダクタンスと直接
関係している。
量はほぼ互いに等しいので、C3の容量は負荷トランジス
タN1又はN2のいずれかのゲート容量の２倍に等しい。上
述のように、C2及びC3と関連したミラー極の極周波数F
MPは、負荷トランジスタN1の相互コンダクタンスと直接
関係している。
第１図及び第２図の増幅器10において、負荷トランジ
スタN1及びN2の相互コンダクタンスは、ノイズ及び直流
オフセツトの最小化を含む各種の設計上の制約のために
比較的に小さくなるはずである。上式（２）からわかる
ように、これらの制約は、ミラー極周波数FMPを、上記
の相互コンダクタンスの大きさに対応して低くさせる。
それによりミラー極は、増幅器10のGBWPに対し重大な影
響を与えることになる。
スタN1及びN2の相互コンダクタンスは、ノイズ及び直流
オフセツトの最小化を含む各種の設計上の制約のために
比較的に小さくなるはずである。上式（２）からわかる
ように、これらの制約は、ミラー極周波数FMPを、上記
の相互コンダクタンスの大きさに対応して低くさせる。
それによりミラー極は、増幅器10のGBWPに対し重大な影
響を与えることになる。
増幅器10の伝達関数は、また、第１段の差動入力段12
の負荷容量に加えて、第２段の増幅段14の負荷容量によ
つて形成される「スプリツト極、すなわち分離された極
（split pole）」を有する。第２段の負荷容量は、コン
デンサC4によつて示されるような第２段のトランジスタ
N3及びP4のドライン拡散領域容量と、増幅器10の出力端
40に接続される負荷の容量とによつて生じる。出力端40
に接続される負荷の容量は、第２図においてコンデンサ
CLによつて表わされている。第１段12の負荷容量は、コ
ンデンサC5で表わされるトランジスタP2及びN2のドレイ
ン拡散領域の容量と、第２段14の入力トランジスタN3の
ゲート容量C6とによつて与えられる。
の負荷容量に加えて、第２段の増幅段14の負荷容量によ
つて形成される「スプリツト極、すなわち分離された極
（split pole）」を有する。第２段の負荷容量は、コン
デンサC4によつて示されるような第２段のトランジスタ
N3及びP4のドライン拡散領域容量と、増幅器10の出力端
40に接続される負荷の容量とによつて生じる。出力端40
に接続される負荷の容量は、第２図においてコンデンサ
CLによつて表わされている。第１段12の負荷容量は、コ
ンデンサC5で表わされるトランジスタP2及びN2のドレイ
ン拡散領域の容量と、第２段14の入力トランジスタN3の
ゲート容量C6とによつて与えられる。
第１段の負荷容量C5及びC6によつて形成される極と、
第２段の負荷容量C4及びCLによつて形成される極とは、
補償コンデンサCcがないとすると、駆動トランジスタN2
及びN3のそれぞれの出力インピーダンスは比較的に大き
い値であるために、上記の２つの極の極周波数はかなり
互いに接近する。しかしながら、補償コンデンサCcを付
加することにより、第１段の負荷容量の極周波数は、第
２段の入力トランジスタN3の利得が補償コンデンサCcに
及ぼすミラー効果（Miller effect）によつて、ずつと
低い周波数に移される。他方、補償コンデンサCcは高い
周波数においては短絡回路のように働くので、第２段の
入力トランジスタN3のゲートは実効的にその出力端に短
絡される。その結果、入力トランジスタN3の出力インピ
ーダンスは、より高い周波数においてより低くなるた
め、第２段の負荷容量の極周波数はこれに対応してより
高い周波数に移行する。このようにして、第１及び第２
段の負荷容量の極は分離される。この第２段の負荷容量
のスプリツト極の極周波数FSPはより高い周波数へ移行
するが、下記のように、第２段の負荷容量の極は、依然
として増幅器のGBWPに対し重大な影響を有することがわ
かつた。
第２段の負荷容量C4及びCLによつて形成される極とは、
補償コンデンサCcがないとすると、駆動トランジスタN2
及びN3のそれぞれの出力インピーダンスは比較的に大き
い値であるために、上記の２つの極の極周波数はかなり
互いに接近する。しかしながら、補償コンデンサCcを付
加することにより、第１段の負荷容量の極周波数は、第
２段の入力トランジスタN3の利得が補償コンデンサCcに
及ぼすミラー効果（Miller effect）によつて、ずつと
低い周波数に移される。他方、補償コンデンサCcは高い
周波数においては短絡回路のように働くので、第２段の
入力トランジスタN3のゲートは実効的にその出力端に短
絡される。その結果、入力トランジスタN3の出力インピ
ーダンスは、より高い周波数においてより低くなるた
め、第２段の負荷容量の極周波数はこれに対応してより
高い周波数に移行する。このようにして、第１及び第２
段の負荷容量の極は分離される。この第２段の負荷容量
のスプリツト極の極周波数FSPはより高い周波数へ移行
するが、下記のように、第２段の負荷容量の極は、依然
として増幅器のGBWPに対し重大な影響を有することがわ
かつた。
ここで、第２段の入力トランジスタN3の相互コンダクタ
ンスはgm（N3）で表わされている。
ンスはgm（N3）で表わされている。
もし負荷容量CLが、第１図にトランジスタQ0で表わし
たバツフア増幅器によつて緩和されるならば、スプリツ
ト極の極周波数FSPは、下記の関係式によつて与えられ
る。
たバツフア増幅器によつて緩和されるならば、スプリツ
ト極の極周波数FSPは、下記の関係式によつて与えられ
る。
〔実施例〕 以下、本発明の実施例を第３図及び第４図を参照して
説明する。
説明する。
本発明によれば、第１図及び第２図において示された
増幅器10の利得帯域幅積（GBWP）は、スプリツト極及び
ミラー極の両方を更により高い周波数に移行させること
により著しく改善される。第３図は、本発明の好適な実
施例である増幅器100を図示する。第１図及び第２図に
示した増幅器10と共通の素子は、同一の符号を付して示
される。
増幅器10の利得帯域幅積（GBWP）は、スプリツト極及び
ミラー極の両方を更により高い周波数に移行させること
により著しく改善される。第３図は、本発明の好適な実
施例である増幅器100を図示する。第１図及び第２図に
示した増幅器10と共通の素子は、同一の符号を付して示
される。
第１図及び第２図に示した増幅器10と同じように、増
幅器100は、第１の差動入力枝22′と第２の差動入力枝2
4′を有する差動入力段12′を含んでいる。しかしなが
ら、増幅器100は、負荷トランジスタN1の出力端30と負
荷トランジスタN1及びN2のそれぞれのゲートの節点26と
を接続する接続線28の代わりに、負荷トランジスタN1及
びN2のそれぞれのゲートを駆動するnpn型バイポーラ・
トランジスタQ1を備えている。第３図に示されたよう
に、トランジスタQ1は、エミツタホロワ段として、すな
わちトランジスタQ1のエミツタをトランジスタN1及びN2
のそれぞれのゲートの節点26に接続した増幅器として構
成される。同様に、節点26に接続された定電流源102
は、トランジスタQ1に対するバイアス電流を供給する。
負荷トランジスタN1及びN2のそれぞれのゲートを駆動す
るトランジスタQ1を設けると、ミラー極の極周波数を、
代表的な値として２倍ないし３倍に増加することが判明
した。トランジスタQ1は新しい極を形成するけれども、
バイポーラ・トランジスタの特徴である比較的に高い利
得又は相互コンダクタンスのために、この新しい極の極
周波数は非常に高い周波数になる。それ故に、特に重大
な問題は生じない。この新しい極の極周波数FQ1は、下
式によつて与えられる。
幅器100は、第１の差動入力枝22′と第２の差動入力枝2
4′を有する差動入力段12′を含んでいる。しかしなが
ら、増幅器100は、負荷トランジスタN1の出力端30と負
荷トランジスタN1及びN2のそれぞれのゲートの節点26と
を接続する接続線28の代わりに、負荷トランジスタN1及
びN2のそれぞれのゲートを駆動するnpn型バイポーラ・
トランジスタQ1を備えている。第３図に示されたよう
に、トランジスタQ1は、エミツタホロワ段として、すな
わちトランジスタQ1のエミツタをトランジスタN1及びN2
のそれぞれのゲートの節点26に接続した増幅器として構
成される。同様に、節点26に接続された定電流源102
は、トランジスタQ1に対するバイアス電流を供給する。
負荷トランジスタN1及びN2のそれぞれのゲートを駆動す
るトランジスタQ1を設けると、ミラー極の極周波数を、
代表的な値として２倍ないし３倍に増加することが判明
した。トランジスタQ1は新しい極を形成するけれども、
バイポーラ・トランジスタの特徴である比較的に高い利
得又は相互コンダクタンスのために、この新しい極の極
周波数は非常に高い周波数になる。それ故に、特に重大
な問題は生じない。この新しい極の極周波数FQ1は、下
式によつて与えられる。
ここで、トランジスタQ1の相互コンダクタンスgm（Q1）
の代表的な値としては、負荷トランジスタN1の相互コン
ダクタンスgm（N1）の10倍になる。
の代表的な値としては、負荷トランジスタN1の相互コン
ダクタンスgm（N1）の10倍になる。
従つて、ゲート容量C3は負荷トランジスタN1によつて
駆動されるよりも、むしろトランジスタQ1によつて緩和
されるので、ゲート容量C3の影響は十分に減少される。
そして、ミラー極の極周波数FMPは、先の式（２）の代
わりに、下式によつて近似的に表わされる。
駆動されるよりも、むしろトランジスタQ1によつて緩和
されるので、ゲート容量C3の影響は十分に減少される。
そして、ミラー極の極周波数FMPは、先の式（２）の代
わりに、下式によつて近似的に表わされる。
かくして、寄生容量C3が寄生容量C2の約２〜３倍である
ときには、トランジスタQ1を付加した結果として、ミラ
ー極の周波数FMPはそれに対応して２〜３倍に増加す
る。
ときには、トランジスタQ1を付加した結果として、ミラ
ー極の周波数FMPはそれに対応して２〜３倍に増加す
る。
スプリット極の極周波数FSPも同様に大幅により高い
周波数に移される。本発明によれば、第２段の増幅段1
4′の入力トランジスタN3のゲートへ供給される負荷ト
ランジスタN2の出力端20よりの出力信号を緩和する第２
のnpn型バイポーラ・トランジスタQ2が付加される。差
動入力段12′のトランジスタQ1のように、トランジスタ
Q2も、そのエミツタが入力トランジスタN3のゲートと定
電流源104とに接続されたエミツタホロワとして構成さ
れる。
周波数に移される。本発明によれば、第２段の増幅段1
4′の入力トランジスタN3のゲートへ供給される負荷ト
ランジスタN2の出力端20よりの出力信号を緩和する第２
のnpn型バイポーラ・トランジスタQ2が付加される。差
動入力段12′のトランジスタQ1のように、トランジスタ
Q2も、そのエミツタが入力トランジスタN3のゲートと定
電流源104とに接続されたエミツタホロワとして構成さ
れる。
バイポーラ・トランジスタQ2は、トランジスタN3のゲ
ート容量によつて生じる寄生容量C6を駆動し、それによ
つてトランジスタQ2のエミツタと入力トランジスタN3の
ゲートとの接続点に当る節点の実効容量を減少させる。
特に、入力トランジスタN3のゲート容量に対する極周波
数FQ2は下式によつて与えられる。
ート容量によつて生じる寄生容量C6を駆動し、それによ
つてトランジスタQ2のエミツタと入力トランジスタN3の
ゲートとの接続点に当る節点の実効容量を減少させる。
特に、入力トランジスタN3のゲート容量に対する極周波
数FQ2は下式によつて与えられる。
ここで、トランジスタQ2の相互コンダクタンスgm（Q2）
の代表的な値は、第２段の入力トランジスタN3の相互コ
ンダクタンスgm（N3）の10倍になる。従つてスプリツト
極の極周波数FSPに対するゲート容量C6の影響は大いに
減少され、それにより、スプリツト極の極周波数F
SPは、先に示した式（４）の代わりに、次式で表わされ
る。
の代表的な値は、第２段の入力トランジスタN3の相互コ
ンダクタンスgm（N3）の10倍になる。従つてスプリツト
極の極周波数FSPに対するゲート容量C6の影響は大いに
減少され、それにより、スプリツト極の極周波数F
SPは、先に示した式（４）の代わりに、次式で表わされ
る。
上述よりわかるように、スプリット極の極周波数FSP
は大いに増加する。更に、トランジスタQ2の電圧は、差
動入力段12′の出力をシフトさせて第２段の入力トラン
ジスタN3を駆動する。
は大いに増加する。更に、トランジスタQ2の電圧は、差
動入力段12′の出力をシフトさせて第２段の入力トラン
ジスタN3を駆動する。
上述の増幅器100は、エミツタホロワ段を用いて内部
容量負荷を緩和することにより、より広い帯域幅、従つ
てより大きい利得帯域幅積（GBWP）を達成する。特に、
図示された実施例においては、電流ミラー極とスプリツ
ト極とは、２倍又は３倍のより高い周波数に移され、利
得帯域幅積及びスルーレートを、多くの従来技術による
２段CMOS増幅器／比較器の２倍に改善する。
容量負荷を緩和することにより、より広い帯域幅、従つ
てより大きい利得帯域幅積（GBWP）を達成する。特に、
図示された実施例においては、電流ミラー極とスプリツ
ト極とは、２倍又は３倍のより高い周波数に移され、利
得帯域幅積及びスルーレートを、多くの従来技術による
２段CMOS増幅器／比較器の２倍に改善する。
第１図の回路に付加されたトランジスタQ1及びQ2は、
同じ電流密度で差動し、入力段12′に対し均衡のとれた
動作を維持するように動作する。更に、エミツタホロワ
増幅器Q1及びQ2を付加しても増幅器の雑音性能や直流精
度を著しく劣下させることはない。しかしながら、負の
共通モード範囲がいくらか減少することが認められる。
同じ電流密度で差動し、入力段12′に対し均衡のとれた
動作を維持するように動作する。更に、エミツタホロワ
増幅器Q1及びQ2を付加しても増幅器の雑音性能や直流精
度を著しく劣下させることはない。しかしながら、負の
共通モード範囲がいくらか減少することが認められる。
先に述べたように、バイポーラ・トランジスタQ1及び
Q2はエミツタホロワ段として構成され、それぞれ定電流
源102及び104よりバイアス電流を供給される。第４図
は、第３図の定電流源102と104を実現するための回路を
図示する。
Q2はエミツタホロワ段として構成され、それぞれ定電流
源102及び104よりバイアス電流を供給される。第４図
は、第３図の定電流源102と104を実現するための回路を
図示する。
第４図に示したように、第３図の定電流源トランジス
タP3及びP4と同様なｐチヤンネル・トランジスタP5のゲ
ートは、バイアス電圧源VBに接続され、またトランジス
タP5のソースはバイアス電圧源＋Ｖに接続されている。
トランジスタP5のドレインはダイオード接続されたｎチ
ヤンネル・トランジスタN5に接続され、ｎチヤンネル・
トランジスタN5のソースはバイアス電圧源−Ｖに接続さ
れている。トランジスタN5のゲートは、更に、２つのｎ
チヤンネル・トランジスタN6及びN7のそれぞれのゲート
に接続されている。トランジスタN6及びN7のそれぞれの
ドレインは、第３図のトランジスタQ1及びQ2のそれぞれ
のエミツタに接続され、且つトランジスタN6及びN7のそ
れぞれのソースは負のバイアス電圧源−Ｖに接続されて
いる。
タP3及びP4と同様なｐチヤンネル・トランジスタP5のゲ
ートは、バイアス電圧源VBに接続され、またトランジス
タP5のソースはバイアス電圧源＋Ｖに接続されている。
トランジスタP5のドレインはダイオード接続されたｎチ
ヤンネル・トランジスタN5に接続され、ｎチヤンネル・
トランジスタN5のソースはバイアス電圧源−Ｖに接続さ
れている。トランジスタN5のゲートは、更に、２つのｎ
チヤンネル・トランジスタN6及びN7のそれぞれのゲート
に接続されている。トランジスタN6及びN7のそれぞれの
ドレインは、第３図のトランジスタQ1及びQ2のそれぞれ
のエミツタに接続され、且つトランジスタN6及びN7のそ
れぞれのソースは負のバイアス電圧源−Ｖに接続されて
いる。
第４図図示の回路の動作については、Ｐチヤンネル・
トランジスタP5によつてｎチヤンネル・トランジスタN5
のゲートに供給された電圧は、定電流源トランジスタN6
及びN7のそれぞれのゲートに印加され、それらのバイポ
ーラ・トランジスタのおのおのを通る定電流を生じる。
これらの電流は、前述したように、トランジスタQ1及び
Q2に対するバイアス電流となる。
トランジスタP5によつてｎチヤンネル・トランジスタN5
のゲートに供給された電圧は、定電流源トランジスタN6
及びN7のそれぞれのゲートに印加され、それらのバイポ
ーラ・トランジスタのおのおのを通る定電流を生じる。
これらの電流は、前述したように、トランジスタQ1及び
Q2に対するバイアス電流となる。
図示した実施例において、増幅器100の回路全体は、
モノリシツク集積回路として構成される。図示された実
施例による増幅器は、垂直な基板のnpn型バイポーラ・
トランジスタがたやすく利用できる「Ｐ井戸（Ｐ−wel
l）」処理法を用いる製造に非常に好適である。図示さ
れたnpn型トランジスタの代わりにpnp型トランジスタを
用い、且つ回路内のすべての他のトランジスタのタイプ
を変えることにより、「Ｎ井戸（Ｎ−well）」処理法を
用いることもまた可能であることに注目すべきである。
モノリシツク集積回路として構成される。図示された実
施例による増幅器は、垂直な基板のnpn型バイポーラ・
トランジスタがたやすく利用できる「Ｐ井戸（Ｐ−wel
l）」処理法を用いる製造に非常に好適である。図示さ
れたnpn型トランジスタの代わりにpnp型トランジスタを
用い、且つ回路内のすべての他のトランジスタのタイプ
を変えることにより、「Ｎ井戸（Ｎ−well）」処理法を
用いることもまた可能であることに注目すべきである。
もちろん、本発明のいろいろな面で、本発明に他の修
正を加えることが当業者にとつて明らかであることが理
解されるであろう。そのあるものは研究の後にのみ明ら
かとなるであろうし、また他のものは月並な電子設計事
項に過ぎないものもあろう。例えば、図示されたバイポ
ーラ・エミツタホロワ・トランジスタの代わりに、MOS
トランジスタをソースホロワとして用いることができ
る。更に、本発明は、共通ソース型増幅器に限定される
べきではないばかりでなく、例えば、利得を増すため
に、縦続接続（カスコード接続）された増幅器にも適用
することができることが認められる。他の実施例もま
た、特別な用途に従つて、特定の設計を用いることによ
り可能となる。かくして、本発明の範囲は、ここで述べ
られた特別の実施例に限定されることなく、特許請求の
範囲及びその均等範囲によつてのみ画定されるべきであ
る。
正を加えることが当業者にとつて明らかであることが理
解されるであろう。そのあるものは研究の後にのみ明ら
かとなるであろうし、また他のものは月並な電子設計事
項に過ぎないものもあろう。例えば、図示されたバイポ
ーラ・エミツタホロワ・トランジスタの代わりに、MOS
トランジスタをソースホロワとして用いることができ
る。更に、本発明は、共通ソース型増幅器に限定される
べきではないばかりでなく、例えば、利得を増すため
に、縦続接続（カスコード接続）された増幅器にも適用
することができることが認められる。他の実施例もま
た、特別な用途に従つて、特定の設計を用いることによ
り可能となる。かくして、本発明の範囲は、ここで述べ
られた特別の実施例に限定されることなく、特許請求の
範囲及びその均等範囲によつてのみ画定されるべきであ
る。
以上の説明で明らかなように本発明によれば演算増幅
器内に生じる寄生容量負荷をエミツタホロワ回路の付加
によつて緩和することにより、この寄生容量負荷によつ
て生じる極の周波数を高め、演算増幅器の利得帯域幅積
とスルーレートとを改善することができる。
器内に生じる寄生容量負荷をエミツタホロワ回路の付加
によつて緩和することにより、この寄生容量負荷によつ
て生じる極の周波数を高め、演算増幅器の利得帯域幅積
とスルーレートとを改善することができる。
第１図は、従来技術による２段CMOS演算増幅器の概略回
路図である。 第２図は、第１図に示した増幅器の素子の各種の内部寄
生容量を図解した第１図の増幅器の概略回路図である。 第３図は、本発明の好適実施例に係るCMOS2段演算増幅
器の概略回路図である。 第４図は、第３図の増幅器のための定電流源の概略回路
図である。 〔符号の説明〕 10,100……２段演算増幅器、12,12′……差動入力段、1
4,14′……第２段の増幅段、102,104……定電流源、16
……反転入力端、18……非反転入力端、20……差動入力
段の出力端、22,22′……第１入力枝、24,24′……第２
入力枝、40……２段演算増幅器10,100の出力端、P1,P2
……ｐチヤンネル入力トランジスタ、N1,N2……ｎチヤ
ンネル負荷トランジスタ、N3……第２段の増幅段14,1
4′の入力トランジスタ、Q1,Q2……エミツタホロワ回路
を成すバイポーラ・トランジスタ。
路図である。 第２図は、第１図に示した増幅器の素子の各種の内部寄
生容量を図解した第１図の増幅器の概略回路図である。 第３図は、本発明の好適実施例に係るCMOS2段演算増幅
器の概略回路図である。 第４図は、第３図の増幅器のための定電流源の概略回路
図である。 〔符号の説明〕 10,100……２段演算増幅器、12,12′……差動入力段、1
4,14′……第２段の増幅段、102,104……定電流源、16
……反転入力端、18……非反転入力端、20……差動入力
段の出力端、22,22′……第１入力枝、24,24′……第２
入力枝、40……２段演算増幅器10,100の出力端、P1,P2
……ｐチヤンネル入力トランジスタ、N1,N2……ｎチヤ
ンネル負荷トランジスタ、N3……第２段の増幅段14,1
4′の入力トランジスタ、Q1,Q2……エミツタホロワ回路
を成すバイポーラ・トランジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−156012（ＪＰ，Ａ) 特開 昭53−128251（ＪＰ，Ａ) 実開 昭59−111310（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】反転入力端子と非反転入力端子を有する差
動入力段（12′）であって、該反転入力端子に接続され
たゲートを有する第１のMOSトランジスタ（P1）と、該
非反転入力端子に接続されたゲートを有する第２のMOS
トランジスタ（P2）と、前記第１及び第２のMOSトラン
ジスタに電流を供給する第３のMOSトランジスタ（P3）
と、それぞれ前記第１及び第２のMOSトランジスタの負
荷となる第４及び第５のMOSトランジスタ（N1、N2）と
を含む前記差動入力段と、 前記第１のMOSトランジスタの出力に接続されたベース
と、前記第４及び第５のMOSトランジスタのゲートに接
続されたエミッタとを有して、エミッタフォロワを形成
する第１のバイポーラ・トランジスタ（Q1）と、 前記第２のMOSトランジスタの出力に接続されたベース
を有して、エミッタフォロワを形成する第２のバイポー
ラ・トランジスタ（Q2）と、 第２段の増幅段（14′）であって、前記第２のバイポー
ラ・トランジスタのエミッタに接続されたゲートを有す
る第６のMOSトランジスタ（N3）を含む前記第２段の増
幅段と、 を含み、これにより、第４〜第６のMOSトランジスタの
寄生容量によって生じる極周波数を高めたことを特徴と
する増幅器回路。 - 【請求項２】前記第１のバイポーラ・トランジスタのエ
ミッタに接続され、前記第１のバイポーラ・トランジス
タをバイアスする第１の定電流源（102）と、 前記第２のバイポーラ・トランジスタのエミッタに接続
され、前記第２のバイポーラ・トランジスタをバイアス
する第２の定電流源（104）と、 をさらに含むことを特徴とする特許請求の範囲第１項記
載の増幅器回路。 - 【請求項３】前記第６のMOSトランジスタの負荷となる
第７のMOSトランジスタ（P4）と、 前記第６のMOSトランジスタの出力に接続されたベース
と、第３の定電流源（42）に接続されたエミッタとを有
する第３のバイポーラ・トランジスタ（Q0）と、 をさらに含むことを特徴とする特許請求の範囲第１項又
は第２項記載の増幅器回路。 - 【請求項４】前記増幅器回路は集積回路として製造され
ることを特徴とする特許請求の範囲第１項から第３項の
いずれか１項に記載の増幅器回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US669119 | 1984-11-07 | ||
| US06/669,119 US4667164A (en) | 1984-11-07 | 1984-11-07 | Frequency response amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61172416A JPS61172416A (ja) | 1986-08-04 |
| JP2502057B2 true JP2502057B2 (ja) | 1996-05-29 |
Family
ID=24685108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60248703A Expired - Lifetime JP2502057B2 (ja) | 1984-11-07 | 1985-11-06 | Ｃｍｏｓ増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4667164A (ja) |
| EP (1) | EP0180875B1 (ja) |
| JP (1) | JP2502057B2 (ja) |
| DE (1) | DE3585819D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4808905A (en) * | 1986-08-05 | 1989-02-28 | Advanced Micro Devices, Inc. | Current-limiting circuit |
| US4882506A (en) * | 1986-09-17 | 1989-11-21 | Advanced Micro Devices, Inc. | Low voltage and low power detector circuits |
| IT1229305B (it) * | 1989-04-28 | 1991-08-08 | Sgs Thomson Microelectonics S | Dispositivo circuitale per incrementare il prodotto banda guasagno di un amplificatore cmos. |
| US5049833A (en) * | 1990-07-02 | 1991-09-17 | Motorola, Inc. | Amplifier stage |
| US5187110A (en) * | 1990-10-05 | 1993-02-16 | Allied-Signal Inc. | Field effect transistor-bipolar transistor darlington pair |
| US5086282A (en) * | 1990-10-05 | 1992-02-04 | Allied-Signal Inc. | Field effect transistor-bipolar transistor Darlington pair |
| US5381034A (en) * | 1992-04-27 | 1995-01-10 | Dallas Semiconductor Corporation | SCSI terminator |
| FR2751487B1 (fr) * | 1996-07-16 | 1998-10-16 | Sgs Thomson Microelectronics | Compensation en frequence d'un amplificateur de courant en technologie mos |
| US6137361A (en) * | 1999-02-03 | 2000-10-24 | National Semiconductor Corporation | Low power class A amplifier circuit |
| US6788113B2 (en) * | 2001-06-19 | 2004-09-07 | Fujitsu Limited | Differential signal output apparatus, semiconductor integrated circuit apparatus having the differential signal output apparatus, and differential signal transmission system |
| US6573794B1 (en) * | 2001-07-02 | 2003-06-03 | Analog Devices, Inc. | Operational amplifier |
| US6677799B1 (en) | 2001-08-08 | 2004-01-13 | Analog Devices, Inc. | Integrator with high gain and fast transient response |
| US20060115280A1 (en) * | 2004-11-30 | 2006-06-01 | Chang Jae J | Optical link bandwidth improvement |
| US7391262B2 (en) * | 2006-04-25 | 2008-06-24 | Texas Instruments Incorporated | Circuit and method for driving bulk capacitance of amplifier input transistors |
| JP2009194558A (ja) * | 2008-02-13 | 2009-08-27 | Toshiba Corp | カレントミラー回路及びデジタルアナログ変換回路 |
| US7880549B1 (en) * | 2008-09-30 | 2011-02-01 | Triquint Semiconductor, Inc. | Transistor including intrinsic harmonic trap |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5810884B2 (ja) * | 1974-09-06 | 1983-02-28 | ヤマハ株式会社 | ドライブカイロ |
| JPS5227755U (ja) * | 1975-08-18 | 1977-02-26 | ||
| JPS53128251A (en) * | 1977-04-15 | 1978-11-09 | Hitachi Ltd | Source follwoer circuit |
| US4205276A (en) * | 1978-12-04 | 1980-05-27 | National Semiconductor Corporation | Audio amplifier with low AM radiation |
| US4334196A (en) * | 1980-03-18 | 1982-06-08 | Rca Corporation | Amplifier using lateral and vertical transistors |
| JPS58156208A (ja) * | 1982-03-11 | 1983-09-17 | Clarion Co Ltd | 自動リニアリテイ補正回路 |
| US4481478A (en) * | 1982-12-23 | 1984-11-06 | Raytheon Company | Differential amplifier having a compensation current injection selector network |
| JPS59111310U (ja) * | 1983-01-14 | 1984-07-27 | 沖電気工業株式会社 | Ｂｉ−ＣＭＯＳ増幅回路 |
| JPS59156012A (ja) * | 1983-02-25 | 1984-09-05 | Sony Corp | 演算増幅器 |
-
1984
- 1984-11-07 US US06/669,119 patent/US4667164A/en not_active Expired - Lifetime
-
1985
- 1985-10-26 DE DE8585113645T patent/DE3585819D1/de not_active Expired - Lifetime
- 1985-10-26 EP EP85113645A patent/EP0180875B1/en not_active Expired
- 1985-11-06 JP JP60248703A patent/JP2502057B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0180875A3 (en) | 1988-01-20 |
| US4667164A (en) | 1987-05-19 |
| DE3585819D1 (de) | 1992-05-14 |
| JPS61172416A (ja) | 1986-08-04 |
| EP0180875B1 (en) | 1992-04-08 |
| EP0180875A2 (en) | 1986-05-14 |
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