JPS59156012A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPS59156012A JPS59156012A JP58030582A JP3058283A JPS59156012A JP S59156012 A JPS59156012 A JP S59156012A JP 58030582 A JP58030582 A JP 58030582A JP 3058283 A JP3058283 A JP 3058283A JP S59156012 A JPS59156012 A JP S59156012A
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- Japan
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- circuit
- amplifier circuit
- signal
- differential
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45508—Indexing scheme relating to differential amplifiers the CSC comprising a voltage generating circuit as bias circuit for the CSC
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、帰還要素を外部接続することによシ各種演算
処理機能を果す演算増幅器に関し、特に、相補型増幅回
路を出力増幅段として備えた演算増幅器に関する。
処理機能を果す演算増幅器に関し、特に、相補型増幅回
路を出力増幅段として備えた演算増幅器に関する。
従来よシ、演算増幅器は、各種演算処理回路、人出バッ
ファ回路、駆動回路等を構成する汎用増幅器として広く
用いられている。そして、上記演算増幅器としては、例
えばＭ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ ）にて集積回路化した第１図に示す
如き回路構成のものが従来より提供されている。
ファ回路、駆動回路等を構成する汎用増幅器として広く
用いられている。そして、上記演算増幅器としては、例
えばＭ ＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃ
ｏｎｄｕｃｔｏｒ ）にて集積回路化した第１図に示す
如き回路構成のものが従来より提供されている。
第１図において、１は駆動電源Ｃ＋ＶＤＤ）の供給され
る電源入力端子でおシ、また２、３は２つの入力信号が
給される各信号入力端子であシ、さらに４は信号出力端
子である。
る電源入力端子でおシ、また２、３は２つの入力信号が
給される各信号入力端子であシ、さらに４は信号出力端
子である。
第１図に示す演算増幅器は、上記信号入力端子２．３に
供給される各入力信号の信号レベルに応じた差動出力信
号を出力する差動増幅回路５を入力増幅段として備える
とともに、上記差動増幅回路５を定電流駆動するための
バイアス回路６、上記差動増幅回路５の差動出力信号の
一方をレベルシフトするとともに極性反転させるレベル
シフト回路γを有し、さらに、上記差動増幅回路５の他
方の差動出力信号および上記レベルシフト回路γのレベ
ルシフト出力信号により駆動され上記信号入力端子２，
３に供給される各入力信号のレベル差に応じた出力信号
を信号出力端子４から出力する相補型増幅回路８を出力
増幅段として備えている。
供給される各入力信号の信号レベルに応じた差動出力信
号を出力する差動増幅回路５を入力増幅段として備える
とともに、上記差動増幅回路５を定電流駆動するための
バイアス回路６、上記差動増幅回路５の差動出力信号の
一方をレベルシフトするとともに極性反転させるレベル
シフト回路γを有し、さらに、上記差動増幅回路５の他
方の差動出力信号および上記レベルシフト回路γのレベ
ルシフト出力信号により駆動され上記信号入力端子２，
３に供給される各入力信号のレベル差に応じた出力信号
を信号出力端子４から出力する相補型増幅回路８を出力
増幅段として備えている。
上記バイアス回路６は、それぞれダイオード接続された
３個のトランジスタＭ。□、 Ｍ２Ｒ１Ｍｏ３ヲ電源入
力端子１と接地との間に直列接続した構成となっている
。このバイアス回路６は、接地側のトランジスタＭ。、
のゲートが上記差動増幅回路５の接地側のトランジスタ
Ｍ。８のゲートに接続されており、上記トランジスタＭ
。８を定電流源とじて作動させる。
３個のトランジスタＭ。□、 Ｍ２Ｒ１Ｍｏ３ヲ電源入
力端子１と接地との間に直列接続した構成となっている
。このバイアス回路６は、接地側のトランジスタＭ。、
のゲートが上記差動増幅回路５の接地側のトランジスタ
Ｍ。８のゲートに接続されており、上記トランジスタＭ
。８を定電流源とじて作動させる。
また、上記差動増幅回路５は、５個のトランジスタＭＯ
４＋ Ｍｏａ、 ＋ Ｍｏａ ＋ Ｍｏ２１ Ｍｏｇに
て構成されておム上記信号入力端子２，３に各ゲートが
接続されている１対のトランジスタＭ ｏ ６ ＨＭ
ｏ７が、電源入力端子１側の２個のトランジスタＭ。４
．Ｍ（１５を負荷として接地側トランジスタＭ。８にょ
シ定電流駆動され、上記信号入力端子２，３に供給され
る各入力信号に応じた差動増幅動作を行なうようになっ
ている。上記電源入力端子１側の２個のトランジスタＭ
。４．Ｍ。、は、各ゲートが互に接続されているととも
に一方のトランジスタＭ。４のドレインに接続され、カ
レントミラー回路を構成している。すなわち、上記一対
のトランジスタＭ。、。
４＋ Ｍｏａ、 ＋ Ｍｏａ ＋ Ｍｏ２１ Ｍｏｇに
て構成されておム上記信号入力端子２，３に各ゲートが
接続されている１対のトランジスタＭ ｏ ６ ＨＭ
ｏ７が、電源入力端子１側の２個のトランジスタＭ。４
．Ｍ（１５を負荷として接地側トランジスタＭ。８にょ
シ定電流駆動され、上記信号入力端子２，３に供給され
る各入力信号に応じた差動増幅動作を行なうようになっ
ている。上記電源入力端子１側の２個のトランジスタＭ
。４．Ｍ。、は、各ゲートが互に接続されているととも
に一方のトランジスタＭ。４のドレインに接続され、カ
レントミラー回路を構成している。すなわち、上記一対
のトランジスタＭ。、。
Ｍｏ７は、カレントミラー回路を負荷として差動増幅動
作を行ない、各ゲートに供給される入力信号のレベル差
に応じた差動出力信号を各トンイン側の出力端Ｘ１．Ｘ
２から出力するようになっている。
作を行ない、各ゲートに供給される入力信号のレベル差
に応じた差動出力信号を各トンイン側の出力端Ｘ１．Ｘ
２から出力するようになっている。
さらに、上記レベルシフト回路７は、電源入力端子１と
接地との間に直列接続した２個のトランジスタＭ。、、
Ｍｌｏにて構成されておシ、接地側のトランジスタＭ１
ｏがダイオード接続されている。
接地との間に直列接続した２個のトランジスタＭ。、、
Ｍｌｏにて構成されておシ、接地側のトランジスタＭ１
ｏがダイオード接続されている。
このレベルソフト回路７は、電源入力端子１側のトラン
ジスタＭ。、のゲートが上記差動増幅回路５の一方の出
力端Ｘ１に接続されているとともに上記トランジスタＭ
。９のドレインが相補型増幅回路８の接地側のトランジ
スタＭ１２のゲートに接続されている。すなわち、上記
レベルシフト回路７は、上記差動増幅回路５から出力さ
れる一方の差動出力信号に対して逆相のレベルシフト出
力信号にて上記相補型増幅回路８のトランジスタＭ１２
を駆動するようになっている。
ジスタＭ。、のゲートが上記差動増幅回路５の一方の出
力端Ｘ１に接続されているとともに上記トランジスタＭ
。９のドレインが相補型増幅回路８の接地側のトランジ
スタＭ１２のゲートに接続されている。すなわち、上記
レベルシフト回路７は、上記差動増幅回路５から出力さ
れる一方の差動出力信号に対して逆相のレベルシフト出
力信号にて上記相補型増幅回路８のトランジスタＭ１２
を駆動するようになっている。
そして、上記相補型増幅回路８は、電源入力端子１と接
地との間に直列接続された２個のトランジスタＭ□１．
Ｍ□２にて構成されている。上記電源入力端子１側のト
ランジスタＭ１１は、そのゲートが上記差動増幅回路５
の他方の出方端Ｘ２に接続され、該トランジスタＭ□１
が上記差動増幅回路５の他方の差動出力信号にて駆動さ
れるようになっている。そして、上記相補型増幅回路８
は、上記２個のトランジスタＭ１□、Ｍ１□のドレイン
の接続点が信号出力端子４に接続されており、上記差動
増幅回路５の各差動出力信号、すなわち入力信号のレベ
ル差に応じた出力信号を信号出力端子４から出力するよ
うになっている。
地との間に直列接続された２個のトランジスタＭ□１．
Ｍ□２にて構成されている。上記電源入力端子１側のト
ランジスタＭ１１は、そのゲートが上記差動増幅回路５
の他方の出方端Ｘ２に接続され、該トランジスタＭ□１
が上記差動増幅回路５の他方の差動出力信号にて駆動さ
れるようになっている。そして、上記相補型増幅回路８
は、上記２個のトランジスタＭ１□、Ｍ１□のドレイン
の接続点が信号出力端子４に接続されており、上記差動
増幅回路５の各差動出力信号、すなわち入力信号のレベ
ル差に応じた出力信号を信号出力端子４から出力するよ
うになっている。
ところで、上述の如き構成の従来の演算増幅器では、入
力増幅段として設けた差動増幅回路５を構成している一
対のトランジスタＭ。６４ Ｍｏ２がカレントミラー回
路を負荷として差動増幅動作を行なうようになっている
ので、一方の出力端Ｘ１における出力インピーダンスが
極めて低く、該出力端Ｘ１には微少振幅の差動出力信号
しか得ることができない。従って、レベルシフト回路７
から出力されるレベルシフト出力信号も微少振幅になっ
てしまい、相補型増幅回路８の接地側のトランジスタＭ
１２の駆動能力が不足するという問題点を生ずる。
力増幅段として設けた差動増幅回路５を構成している一
対のトランジスタＭ。６４ Ｍｏ２がカレントミラー回
路を負荷として差動増幅動作を行なうようになっている
ので、一方の出力端Ｘ１における出力インピーダンスが
極めて低く、該出力端Ｘ１には微少振幅の差動出力信号
しか得ることができない。従って、レベルシフト回路７
から出力されるレベルシフト出力信号も微少振幅になっ
てしまい、相補型増幅回路８の接地側のトランジスタＭ
１２の駆動能力が不足するという問題点を生ずる。
例えば、第２図に示すような電圧ホロワ回路における演
算増幅器１０として上述の如き従来のものを用いて電圧
信号源１１からの電圧信号ＶＩＮにて負荷１２を駆動す
る場合に、負荷１２が重くなると上記駆動能力不足によ
るスルーレートの劣化が問題となる。すなわち、上述の
従来の演算増幅器では、相補型増幅回路８の接地側のト
ランジスタＭ□２の駆動能力不足によシ、第３図に示す
ように電圧信号源１１からの電圧信号ＶＩＮに対して信
号出力端子４に得られる出力電圧信号ＶＯＵＴの立下シ
部分が歪んでしまい、負荷１２を正しく駆動することが
できなくなってしまう。上記スレーレートの劣化を防止
するには、上記相補型増幅回路８ノ各トランジスタＭ、
□２Ｍ□２に流れるスタティック電流を極めて大きくす
る必要がある。しかし、上記スタティック電流を増加し
たのでは、消費電力が大きくなってしまうとともに、上
記各トランジスタＭ□１２Ｍ１□のサイズを大きくしな
ければならず集積回路化する場合に問題となる。
算増幅器１０として上述の如き従来のものを用いて電圧
信号源１１からの電圧信号ＶＩＮにて負荷１２を駆動す
る場合に、負荷１２が重くなると上記駆動能力不足によ
るスルーレートの劣化が問題となる。すなわち、上述の
従来の演算増幅器では、相補型増幅回路８の接地側のト
ランジスタＭ□２の駆動能力不足によシ、第３図に示す
ように電圧信号源１１からの電圧信号ＶＩＮに対して信
号出力端子４に得られる出力電圧信号ＶＯＵＴの立下シ
部分が歪んでしまい、負荷１２を正しく駆動することが
できなくなってしまう。上記スレーレートの劣化を防止
するには、上記相補型増幅回路８ノ各トランジスタＭ、
□２Ｍ□２に流れるスタティック電流を極めて大きくす
る必要がある。しかし、上記スタティック電流を増加し
たのでは、消費電力が大きくなってしまうとともに、上
記各トランジスタＭ□１２Ｍ１□のサイズを大きくしな
ければならず集積回路化する場合に問題となる。
そこで、本発明は、上述の如き従来の演算増幅器におけ
る問題点に鑑み、出力増幅段として設けられる相補型出
力増幅回路を構成する各トランジスタのスタティック電
流を増加させることなく駆動能力を増加した新規な構成
の演算増幅器を提供するものである。
る問題点に鑑み、出力増幅段として設けられる相補型出
力増幅回路を構成する各トランジスタのスタティック電
流を増加させることなく駆動能力を増加した新規な構成
の演算増幅器を提供するものである。
本発明は、上述の目的を達成するためにカレントミラー
回路を負荷として定電流１駆動される一対のトランジス
タを有し、一対の入力端子に供給される入力信号の信号
レベル差に応じた差動増幅出力信号を一方のトランジス
タから出力する差動増幅回路と、との差動増幅回路の出
力信号をレベルシフトして上記差動増幅出力信号と同相
のレベルシフト出力信号を出力するレベルシフト回路と
、上記差動増幅回路およびレベルシフト回路を定電流駆
動するバイアス回路と、上記差動増幅回路の差動増幅出
力信号により駆動される第１のトラン−ジスタと上記レ
ベルシフト回路からのレベルシフト出力信号によシ駆動
される第２のトランジスタとを直列接続して成る相補型
出力増幅回路とを備え、上記差動増幅回路の一対の信号
入力端子に印加される入力信号のレベル差に対応した出
力信号を上記相補型出力増幅回路の信号出力端子から出
力するものである。
回路を負荷として定電流１駆動される一対のトランジス
タを有し、一対の入力端子に供給される入力信号の信号
レベル差に応じた差動増幅出力信号を一方のトランジス
タから出力する差動増幅回路と、との差動増幅回路の出
力信号をレベルシフトして上記差動増幅出力信号と同相
のレベルシフト出力信号を出力するレベルシフト回路と
、上記差動増幅回路およびレベルシフト回路を定電流駆
動するバイアス回路と、上記差動増幅回路の差動増幅出
力信号により駆動される第１のトラン−ジスタと上記レ
ベルシフト回路からのレベルシフト出力信号によシ駆動
される第２のトランジスタとを直列接続して成る相補型
出力増幅回路とを備え、上記差動増幅回路の一対の信号
入力端子に印加される入力信号のレベル差に対応した出
力信号を上記相補型出力増幅回路の信号出力端子から出
力するものである。
以下、本発明に係る演算増幅器の一実施例について図面
に従い詳細に説明する。
に従い詳細に説明する。
第３図に示す実施例の演算増幅器は、一対の信号入力端
子２１，２２に供給される入力信号の各信号レベルに応
じた差動増幅動作を行なう差動増幅回路２３を入力増幅
段として備えるとともに、上記差動増幅回路２３の１つ
出力端２４から出力され一方の差動出力信号をレベルシ
フトして該差動出力信号と同相のレベルシフト出力信号
を出力するレベルシフト回路２５および上記差動増幅回
路２３とレベルシフト回路２５を定電流駆動するための
バイアス回路２６を有し、さらに、上記差動増幅回路２
３の出力端２４から出力される一方の差動出力信号およ
び該差動出力信号と同相の上記レベルシフト出力信号に
よシ駆動され上記入力信号のレベル差に応じた出力信号
を信号出力端子２８から出力する相補型出力増幅回路２
１を出力増ｉ一段として備えている。
子２１，２２に供給される入力信号の各信号レベルに応
じた差動増幅動作を行なう差動増幅回路２３を入力増幅
段として備えるとともに、上記差動増幅回路２３の１つ
出力端２４から出力され一方の差動出力信号をレベルシ
フトして該差動出力信号と同相のレベルシフト出力信号
を出力するレベルシフト回路２５および上記差動増幅回
路２３とレベルシフト回路２５を定電流駆動するための
バイアス回路２６を有し、さらに、上記差動増幅回路２
３の出力端２４から出力される一方の差動出力信号およ
び該差動出力信号と同相の上記レベルシフト出力信号に
よシ駆動され上記入力信号のレベル差に応じた出力信号
を信号出力端子２８から出力する相補型出力増幅回路２
１を出力増ｉ一段として備えている。
この実施例において、上記バイアス回路２６は、電源入
力端子２９と接地との間に直列接続され、それぞれダイ
オード接続された３個のトランジスタＭａ、Ｍｂ、Ｍｅ
にて構成されており、接地側のトランジスタＭｅのゲー
トが差動増幅回路２３およびレベルシフト回路２５の接
地側の各トランジスタＭｈ１Ｍｊのゲートに接続されて
おシ、上記各トランジスタＭｈ、Ｍｊを定電流源として
作動させるようになっている。
力端子２９と接地との間に直列接続され、それぞれダイ
オード接続された３個のトランジスタＭａ、Ｍｂ、Ｍｅ
にて構成されており、接地側のトランジスタＭｅのゲー
トが差動増幅回路２３およびレベルシフト回路２５の接
地側の各トランジスタＭｈ１Ｍｊのゲートに接続されて
おシ、上記各トランジスタＭｈ、Ｍｊを定電流源として
作動させるようになっている。
また、上記差動増幅回路２３は、５個のトランジスタＭ
ｄ 、Ｍｅ 、Ｍｆ 、Ｍｇ 、Ｍｈにて上述の従来例
と同様に構成されている。すなわち、各ゲートが信号入
力端子２１，２２に接続された一対のトランジスタＭｆ
、Ｍｇは、電源入力端子２９側の２個のトランジスタＭ
ｄ、Ｍｅにて構成したカレントミラー回路を負荷として
、接地側のトランジスタＭｈにより定電流駆動され、上
記信号入力端子２１．２２に供給され入力信号の信号レ
ベルに応じた差動増幅動作を行なうようになっている。
ｄ 、Ｍｅ 、Ｍｆ 、Ｍｇ 、Ｍｈにて上述の従来例
と同様に構成されている。すなわち、各ゲートが信号入
力端子２１，２２に接続された一対のトランジスタＭｆ
、Ｍｇは、電源入力端子２９側の２個のトランジスタＭ
ｄ、Ｍｅにて構成したカレントミラー回路を負荷として
、接地側のトランジスタＭｈにより定電流駆動され、上
記信号入力端子２１．２２に供給され入力信号の信号レ
ベルに応じた差動増幅動作を行なうようになっている。
この実施例において、上記差動増幅回路２３の出力端２
４は、カレントミラー回路を負荷して差動動作を行なう
一対のトランジスタＭｆ、Ｍｇのうちの出力インピーダ
ンスの大きなカレントミラー回路の一方のトランジスタ
Ｍｅのドレインと一方のトランジスタＭｇのドレインと
の接続点に設けられている。
４は、カレントミラー回路を負荷して差動動作を行なう
一対のトランジスタＭｆ、Ｍｇのうちの出力インピーダ
ンスの大きなカレントミラー回路の一方のトランジスタ
Ｍｅのドレインと一方のトランジスタＭｇのドレインと
の接続点に設けられている。
さらに、上記レベルシフト回路２５は、電源入力端子２
９と接地との間に直列接続された２個の） ランジ、ｘ
、夕Ｍｉ 、Ｍｊにて構成されておシ、電源入力端子２
９側のトランジスタＭｉがダイオード接続されている。
９と接地との間に直列接続された２個の） ランジ、ｘ
、夕Ｍｉ 、Ｍｊにて構成されておシ、電源入力端子２
９側のトランジスタＭｉがダイオード接続されている。
そして、上記トランジスタＭｉは、そのゲートが上記差
動増幅回路２３の出力端２４に接続されておシ、上記出
力端２４がら供給される差動出力信号と同相のレベルシ
フト出方信号をそのソースから相補型出力増幅回路２７
の接地側のトランジスタＭ１のゲートに供給するように
なっている。
動増幅回路２３の出力端２４に接続されておシ、上記出
力端２４がら供給される差動出力信号と同相のレベルシ
フト出方信号をそのソースから相補型出力増幅回路２７
の接地側のトランジスタＭ１のゲートに供給するように
なっている。
そして、上記相補型出力増幅回路２７は、電源入力端子
２９と接地との間に直列接続された相補型の２個のトラ
ンジスタＭｋ、Ｊにて構成されて２シ、電源入力端子２
９側のトランジスタＭｋのゲートが上記差動増幅回路２
３の出力端２４に接続されているとともに、各トランジ
スタＭｋ。
２９と接地との間に直列接続された相補型の２個のトラ
ンジスタＭｋ、Ｊにて構成されて２シ、電源入力端子２
９側のトランジスタＭｋのゲートが上記差動増幅回路２
３の出力端２４に接続されているとともに、各トランジ
スタＭｋ。
Ｍ４のドレインが信号出力端子２８に接続されている。
この相補型出力増幅回路２７は、電７Ｑｉｌ、入力端子
２９．側のトランジスタＭｋが上記差動増幅回路２３の
出力端２４からの差動出力信号により駆動され、接地側
のトランジスタＭＡが上記レベルシフト回路２５からの
レベルシフト出力信号にて駆動されることによシ、上記
信号入力端子２１゜２２に供給される各入力信号の信号
レベル差に応じた出力信号を信号出力端子２８から出力
する。
２９．側のトランジスタＭｋが上記差動増幅回路２３の
出力端２４からの差動出力信号により駆動され、接地側
のトランジスタＭＡが上記レベルシフト回路２５からの
レベルシフト出力信号にて駆動されることによシ、上記
信号入力端子２１゜２２に供給される各入力信号の信号
レベル差に応じた出力信号を信号出力端子２８から出力
する。
上述の如き構成の実施例における演算増幅器では、差動
増幅回路２３の各トランジスタＭｅ、Ｍｇのドレインに
接続された出力インピーダンスの大きな出力端２４から
出力される大振幅の差動出力信号ヲレベルシフト回路２
５にレベルシフトしたレベルシフト出力信号にて相補型
出力増幅回路２７の接地側のトランジスタＭ１が駆動さ
れるので、上記トランジスタＭＪ、の駆動能力を大幅に
上げることができる。従って、上記相補型増幅回路２１
の各トランジスタＭｋ、ＭＬに大きなスタティック′ぽ
流を流さずに、スルーレートの劣化を防止することがで
き、集積回路化に適した演算増幅器を実現することがで
きる。
増幅回路２３の各トランジスタＭｅ、Ｍｇのドレインに
接続された出力インピーダンスの大きな出力端２４から
出力される大振幅の差動出力信号ヲレベルシフト回路２
５にレベルシフトしたレベルシフト出力信号にて相補型
出力増幅回路２７の接地側のトランジスタＭ１が駆動さ
れるので、上記トランジスタＭＪ、の駆動能力を大幅に
上げることができる。従って、上記相補型増幅回路２１
の各トランジスタＭｋ、ＭＬに大きなスタティック′ぽ
流を流さずに、スルーレートの劣化を防止することがで
き、集積回路化に適した演算増幅器を実現することがで
きる。
ここで、この実施例の演算増幅器は、例えば上述の第２
図に示した電圧ホロワ回路における演算増幅器１０とし
て用いた場合に、第５図に示すように出力電圧信号ＶＯ
ＵＴの立下り部分における波形歪を少なくして、立上多
部分および立下り部分におけるスルーレートの差を無く
して、大きな負荷１２を雄実に駆動することができる。
図に示した電圧ホロワ回路における演算増幅器１０とし
て用いた場合に、第５図に示すように出力電圧信号ＶＯ
ＵＴの立下り部分における波形歪を少なくして、立上多
部分および立下り部分におけるスルーレートの差を無く
して、大きな負荷１２を雄実に駆動することができる。
上述の実施例の説明から明らかなように、本発明によれ
ば、差動増幅回路の出力信号にて駆動される相補型出力
増幅回路のスタティック電流を増加することなく、上記
相補型出力増幅回路の駆動能力を増加することができ、
スルーレート特性全改善してしかも集積回路化に適した
低消費出力の演算増幅器を提供することができる。
ば、差動増幅回路の出力信号にて駆動される相補型出力
増幅回路のスタティック電流を増加することなく、上記
相補型出力増幅回路の駆動能力を増加することができ、
スルーレート特性全改善してしかも集積回路化に適した
低消費出力の演算増幅器を提供することができる。
第１図は従来よシ提供されている演算増幅器の回路構成
を示す回路図である。 第２図は演算増幅器を用いて構成した電圧ホロワ回路を
示す回路図である。 第３図は上記電圧ホロワ回路に上記従来の演算増幅器を
用いた場合の入出力信号の波形図である。 第４図（グ本発明に係る演算増幅器の一実施例を示す回
路図である。 第５図は上記電圧ホロワ回路に実施例の演算増幅器を用
いた場合の入出力信号の波形図である。 ２１．２２・・・信号入力端子 ２３・・・差動増幅回路 ２４・・・差動増幅回路の出力端 ２５・・・レベルシフト回路 ２６・・・バイアス回路 ２７・・・相補型出力増幅回路 ２８・・・信号出力端子 ２９・・・電諒入力端子
を示す回路図である。 第２図は演算増幅器を用いて構成した電圧ホロワ回路を
示す回路図である。 第３図は上記電圧ホロワ回路に上記従来の演算増幅器を
用いた場合の入出力信号の波形図である。 第４図（グ本発明に係る演算増幅器の一実施例を示す回
路図である。 第５図は上記電圧ホロワ回路に実施例の演算増幅器を用
いた場合の入出力信号の波形図である。 ２１．２２・・・信号入力端子 ２３・・・差動増幅回路 ２４・・・差動増幅回路の出力端 ２５・・・レベルシフト回路 ２６・・・バイアス回路 ２７・・・相補型出力増幅回路 ２８・・・信号出力端子 ２９・・・電諒入力端子
Claims (1)
- カレントミラー回路を負荷として定電流駆動される一対
のトランジスタを有し、一対の入力端子に供給される入
力信号の信号レベル差に応じた差動増幅出力信号を一方
のトランジスタから出力する差動増幅回路と、この差動
増幅回路の出力信号をレベルシフトして上記差動増幅出
力信号と同相のレベルシフト出力信号を出力するレベル
シフト回路と、上記差動増幅回路およびレベルシフト回
路を定電流駆動するバイアス回路と、上記差動増幅回路
の差動増幅出力信号によシ駆動される第１のトランジス
タと上記レベルシフト回路からのレベルシフト出力信号
によシ駆動される第２のトランジスタとを直列接続して
成る相補型出力増幅回路とを備え、上記差動増幅回路の
一対の信号入力端子に印加される入力信号のレベル差に
対応した出力信号を上記相補型出力増幅回路の信号出力
端子から出力する演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030582A JPS59156012A (ja) | 1983-02-25 | 1983-02-25 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58030582A JPS59156012A (ja) | 1983-02-25 | 1983-02-25 | 演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59156012A true JPS59156012A (ja) | 1984-09-05 |
Family
ID=12307842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58030582A Pending JPS59156012A (ja) | 1983-02-25 | 1983-02-25 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59156012A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172416A (ja) * | 1984-11-07 | 1986-08-04 | インタ−シル，インコ−ポレ−テツド | Ｃｍｏｓ増幅器 |
| US4912425A (en) * | 1987-11-25 | 1990-03-27 | Fujitsu Limited | Operational amplifier circuit having stable operating point |
| US5212455A (en) * | 1990-12-21 | 1993-05-18 | Sgs-Thomson Microelectronics S.R.L. | Differential output, power, cmos, operational amplifier |
| FR2743676A1 (fr) * | 1996-01-12 | 1997-07-18 | Sgs Thomson Microelectronics | Amplificateur comprenant un etage de sortie a faible capacite parasite |
-
1983
- 1983-02-25 JP JP58030582A patent/JPS59156012A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61172416A (ja) * | 1984-11-07 | 1986-08-04 | インタ−シル，インコ−ポレ−テツド | Ｃｍｏｓ増幅器 |
| US4912425A (en) * | 1987-11-25 | 1990-03-27 | Fujitsu Limited | Operational amplifier circuit having stable operating point |
| US5212455A (en) * | 1990-12-21 | 1993-05-18 | Sgs-Thomson Microelectronics S.R.L. | Differential output, power, cmos, operational amplifier |
| FR2743676A1 (fr) * | 1996-01-12 | 1997-07-18 | Sgs Thomson Microelectronics | Amplificateur comprenant un etage de sortie a faible capacite parasite |
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