JPS6250001B2 - - Google Patents

Description

【発明の詳細な説明】 金属酸化膜半導体（MOS）素子を用いて直線
増巾器を提供することは難かしいことが証明され
ている。しかし、集積回路（IC）構造に対する
MOS化の試みは非常に効率がよく、そのため主
要な構造形態の１つとなつている。直線増巾器を
MOS IC素子に内蔵することが望ましいため、多
くの回路が試みられて来た。差動増巾器構成の最
も一般的な試みでは、バイポーラ・トランジスタ
技術において公知のロング・テール（long―
tailed）対構造とよく似た回路構造が用いられて
いる。MOS構造においては、１対のエンハンス
メント形トランジスタは出力を得る１対の空乏層
負荷素子と結合される。エンハンスメント形トラ
ンジスタは入力で差動的に駆動され、そのソース
は共通テール電流源と結合されている。このよう
な回路においては、共通モード範囲は制限され、
電源の電位は２つの閾値を越えなければならな
い。

本発明の目的は、非常に大きな共通モード範囲
を有するMOS差動増巾器の提供にある。

本発明の別の目的は、MOS IC構造に適しかつ
広範囲の電源電圧にわたつて動作可能な高利得形
直線増巾器の提供にある。

前記目的および他の目的は以下の如く構成され
た回路において達成される。４段の直結構造が使
用される。各段は直列接続されたデプレツシヨン
形トランジスタおよびエンハンスメント形トラン
ジスタからなる。その接合部のモードは段出力を
含み、デプレツシヨン形トランジスタ・ゲートは
段入力を生じる。第１段では、エンハンスメント
形トランジスタはそのゲートをそのドレンと結合
させ、１つの入力端子により駆動されるソースホ
ロワーとして作用するデプレツシヨン形トランジ
スタに対する負荷要素として機能する。第１段は
第２段のエンハンスメント形トランジスタのゲー
トを駆動する。この第２段のエンハンスメント形
トランジスタは第２の入力端子から駆動される。
このため、第１の２段はプツシユ・プル動作で駆
動され、第３段のエンハンスメント形トランジス
タのゲートを駆動する共通出力を有する。第３段
のデプレツシヨン・トランジスタは第１段と並列
に駆動される。第３段の出力は第４段のエンハン
スメント形トランジスタのゲートを駆動し、第４
段のデプレツシヨン形トランジスタは第２段と並
列に駆動される。もしデプレツシヨン形トランジ
スタが相互に整合しかつこれも又相互に整合する
エンハンスメント形トランジスタよりも高い閾値
電圧を有するように構成されるならば、この増巾
器は、一方の電源レールに結合されたエンハンス
メント形トランジスタのソース電位以下から他方
の電源レールと結合されたデプレツシヨン形トラ
ンジスタのドレン電位を十分に越える広範囲なモ
ード範囲を有する。このため、共通モード範囲は
電源スパンを遥かに越える。更に、本回路は、１
つのエンハンスメント形トランジスタの閾値程度
の低さから素子の破壊電位迄の供給電位において
動作する。

別の回路の実施態様においては、カスケードデ
プレツシヨン形トランジスタ構成および最初の３
段のみが入力駆動される開回路構成が含まれる。

以下の説明においては、Ｎチヤンネル形MOS
トランジスタについて説明する。しかし、電源の
極性が反転されることを前提とすれば、Ｐチヤン
ネル形MOS素子も同様に使用することができ
る。典型的なＮチヤンネル形IC構成において
は、エンハンスメント形トランジスタは通常約１
ボルトの閾値電圧を有する。デプレツシヨン形ト
ランジスタは、通常約―３ボルトの閾値電圧を有
する。このため、通常オンであるデプレツシヨン
形トランジスタにおいては、ゲート電圧はこれを
オフ状態にするには約３ボルト又はそれ以上ソー
ス電位よりも更に低くなければならない。以下に
説明する回路においては、デプレツシヨン形の閾
値はエンハンスメント形の閾値よりも大きいこと
が望ましい。このようなトランジスタ特性は従来
のNOS技術の典型例である。

第１図は本発明の基本回路を示す。電源Ｖ_DD
は、端子１０で正のレールと、また端子１１で負
のレール（アース）と接続される。端子１２は増
巾器出力を構成する。端子１３と１４はそれぞれ
反転入力および非反転入力を構成する。

トランジスタ１６〜１９は差動入力端子１３と
１４から交互に駆動されるデプレツシヨン形素子
である。これ等のトランジスタは全て同じサイズ
のものでありかつ整合状態の特性をもつものでな
ければならない。トランジスタ２０〜２３はエン
ハンスメント形トランジスタで、整合状態の特性
を有するように全て同一サイズでなければならな
い。トランジスタ１６と２０は、ソーズドレン電
極を図の如く結合させてソース・レールの両端に
直列接続されている。このような接続構成が全て
のトランジスタ回路において反復形成されるの
で、この約束については以下には繰返さない。ト
ランジスタ２０のゲートは、ソース電位差に対す
るドレンが素子の閾値電圧と等しいかあるいはこ
れより大きい限りオンに切換えられるようにその
ドレンに対し接続されている。このため、トラン
ジスタ１６と２０は、トランジスタ２０を負荷と
して作用させてトランジスタ２１のゲートを駆動
するソースホロワとして反転入力により駆動され
る。トランジスタ１７と２１は差動入力によりプ
ツシユプル的に駆動される。トランジスタ２１は
反転段として作用し、トランジスタ１７は被駆動
負荷素子として作用する。トランジスタ２１がイ
ンバータとして作用するため、差動入力はノード
２５で増幅される。しかし、端子１３と１４にお
ける共通モード信号はノード２５で打消す傾向を
有することが判る。

トランジスタ１８と２２は次の段を構成する。
トランジスタ２２はノード２５から駆動される
が、負荷トランジスタ１８は反転入力端子１３か
ら駆動される。このため、これ等トランジスタ
は、差動入力信号は再びノード２６で増幅するが
共通モード入力信号は打消す傾向にあるようにプ
ツシユプル的に駆動される。

トランジスタ１９と２３は出力段を構成する。
反転トランジスタ２３はノード２６から駆動さ
れ、その負荷トランジスタ１９は非反転入力端子
１４から駆動される。この段も又、差動入力が端
子１２において増幅し共通モード信号は打消し合
うようにプツシユプル的に駆動される。

カスケード接続された共通ソース増巾器として
作用するトランジスタ２１，２２，２３は実質的
な利得を提供することができる。その負荷トラン
ジスタはプツシユプル的に駆動されるため、差動
入力端子１３，１４から出力端子１２に対してか
なりの利得が生じる。数百程度の利得値は容易に
達成される。

共通モード作用を示すため、端子１３と１４は
一緒に接地されるものと仮定する。トランジスタ
１６と２０を流れる電流は、トランジスタ２０を
オンにして等しい電流を導通させるのに十分に導
通するようトランジスタ１６のソースに電位を設
定する値を求める。このように、トランジスタ１
６のソースにおける電位はトランジスタ１６と２
０の閾値間にある１つの値で動作する。これ等の
値は一般に１ボルトと３ボルトであるため、この
電位は典型的には約２ボルトとなる。実際の値は
主として比率を決める素子により決定される。

この時、入力端子は接地電位より僅かに低く操
作され得、又トランジスタ１６と２０においては
導通を依然として生じることが明らかである。し
かし、前記の閾値電圧を仮定し、もしトランジス
タ１６のゲートが負の約２ボルトより高くなれ
ば、トランジスタの一方はオフに切換えを開始す
る。

端子１３と１４は共に正のレール側の＋Ｖ_DDと
接続されるものとしよう。このため、トランジス
タ１６においてゲートをソース電位迄高め、これ
を更に導通状態にさせてソースを引上げようとす
る。しかし、この状態はトランジスタ２０におけ
るゲート電位を引上げることになつてその電流を
高め、このためトランジスタ１６のソースをプル
ダウンさせる。もしトランジスタ２０が高利得形
の素子であれば、そのソース電位に対するドレン
は僅かだけしか変化しない。このため、共通モー
ド入力電圧が接地電位から＋Ｖ_DDに達すると、ト
ランジスタ１６と２０における電流は増加するが
トランジスタ２０の両端の電位は非常に僅かしか
変化しない。

共通モードに関しては、各段が同様に作用する
ことが判る。トランジスタ２１のゲートはトラン
ジスタ２０のドレンに接続される。トランジスタ
２０と２１は整合されるため、そのコレクタ電位
は同じとなる。この考え方はトランジスタ２２，
２３を経て出力端子１２に対しても妥当する。し
かし、トランジスタのゲートから出力端子に対す
る３回の反転により実質的な利得が生じる。この
ように、トランジスタ２０のゲートにおける電位
の変化は、トランジスタ１９のソースを駆動して
端子１４からのそのゲート駆動効果を打消すよう
に端子１２において増巾反転される。このこと
は、端子１２においては非常に僅かなモード応答
しか生じないことを意味する。

ここで、端子１３と１４は実際には＋Ｖ_DDより
高電位で動作して出力動作は殆んど生じないこと
が伴る。このことは、この回路が負のレールより
以下から負のレールより実質的に高い共通モード
範囲を有することを意味する。

図示の回路構成においては、トランジスタ２０
をオンに切換えるため、ドレン電位に対するその
ソースは１つの閾値以上でなければならないこと
が判る。この値はトランジスタ１６の閾値電圧よ
り低いため、この回路は１つのエンハンスメント
形素子の閾値と同程度の供給電位で動作する。こ
の値は従来技術の回路の下限電圧の約半分であ
る。駆作電圧の上限値は素子のPN接合形ダイオ
ードの破壊電圧値によつて決定される。典型的な
MOS IC素子の場合は、この値は５ないし約10ボ
ルトの範囲となる。

第２図は別の回路の態様を示す。第１図の各部
は同じ番号で示される。しかし、各デプレツシヨ
ン形トランジスタは、これと直列接続されたグル
ープ２５〜２８からの第２のデプレツシヨン形ト
ランジスタを有する。直列接続トランジスタのゲ
ートはトランジスタ１６〜１９のソース電極に接
続されている。このカスケード接続はデプレツシ
ヨン形トランジスタにおける電流に対する制御を
更に高める。例えば、トランジスタ１６と２５に
おいては、トランジスタ１６が更に導通状態を増
すと、そのソース電位をプルアツプしようとす
る。このため、トランジスタ２５におけるゲート
電位を引上げると同時にトランジスタ２５のソー
スをプルダウンしようとする。このため、トラン
ジスタ２５は更にその導通状態を高める。このよ
うに、両方のトランジスタの導通性は同一方向に
変化させられ、従つて回路の作用は強化させられ
る。さもなければ、第２図の回路は第１図の回路
と略々同じように作用する。

第３図は第１図の回路の変更例を示す。全ての
回路素子はトランジスタ１９′を除いて同じ番号
を有する。ここで、トランジスタ・ゲートは非反
転入力側ではなくそのソース側に戻される。この
ため、トランジスタ１９′を、従来のデプレツシ
ヨン形負荷作用である簡単な負荷抵抗として作用
させる。このように、トランジスタ１９′の導通
状態は、ノード２６からの簡単な高利得インバー
タとして作用するトランジスタ２３における導通
状態によつて主として決定されるのである。さも
なければ、第３図の回路の作用は第１図のそれと
実質的に同じとなる。

事 例 第１図の回路は従来のＰチヤネル形MOS IC形
態で構成されている。トランジスタ１６〜１９に
対するＷ／Ｌ比（1000分の１インチ単位＝約
0.0254mm）は0.6／１、トランジスタ２０〜２３
に対しては４／0.6とした。出力端子側の共通モ
ード除去率は56dbを越え、利得差は約50dbであ
つた。５ボルトのＶ_DDに対する共通モード範囲は
約＋１から−20ボルトを越える範囲である。この
回路は、エンハンスメント形トランジスタの閾値
電圧（約１ボルト）と等しい電源電圧を用いて作
用した。この回路は、PN接合形ダイオードの一
般的な破壊電圧限度迄の全ての供給電圧で十分に
機能した。

本発明はいくつかの変更例において詳細に説明
した。１つの作動機能例を示した。当業者にとつ
ては他の相当変更例が着想されよう。例えば、第
１図の回路は、トランジスタ１８，１９，２２，
２３を含むセクシヨンと類似の別の段をなす対を
カスケード接続することにより拡張可能である。
従つて、本発明の範囲は頭書の特許請求の範囲に
よつてのみ限定されるべきものとする。

【図面の簡単な説明】

第１図は本発明の望ましい回路を示す図、第２
図はカスケード・デプレツシヨン形トランジスタ
が使用される回路を示す図、および第３図は最初
の３段のみを駆動して開回路出力段構成を提供す
る回路を示す図である。 １０〜１４……端子、１６〜２３……トランジ
スタ、２５，２６……ノード。

Claims (1)

1. 【特許請求の範囲】 １ 第１と第２の差動入力ターミナルと１つの出
   力ターミナルを有し、MOS構成に適用される直
   線差動増巾回路において、 動作電源に接続可能な第１と第２の供給レール
   と、 その各々が１つのエンハンスメント形トランジ
   スタに直列接続された１つのデプレツシヨン形ト
   ランジスタを含み、その接合部が１段の出力ノー
   ドを形成し、前記デプレツシヨン形トランジスタ
   がドレン電極を前記第１のレールに接続され、前
   記エンハンスメント形トランジスタがソース電極
   を前記第２のレールと接続させられた第１と、第
   ２と、第３と、第４の各段と、 前記第１段の前記エンハンスメント形トランジ
   スタのゲート電極を前記第１段の出力ノードと結
   合させる装置と、 前記第２段のエンハンスメント形トランジスタ
   のゲート電極を前記第１段の出力ノードと結合さ
   せる装置と、 前記第３のエンハンスメント形トランジスタの
   ゲート電極を前記第２段の出力ノードと結合させ
   る装置と、 前記第４段のエンハンスメント形トランジスタ
   のゲート電極を前記第３段の出力ノードと結合さ
   せる装置を設け、前記第４段の出力ノードは前記
   増巾回路の前記出力ターミナルを提供し、 前記第１の入力ターミナルを前記第２と第４の
   各段のデプレツシヨン形トランジスタのゲート電
   極と結合させる装置と、 前記第２の入力ターミナルを前記第１と第３の
   各段のデプレツシヨン形トランジスタのゲート電
   極と結合させる装置とを設けることを特徴とする
   増巾回路。 ２ 全てのデプレツシヨン形トランジスタが相互
   に整合され、全てのエンハンスメント形トランジ
   スタが相互に整合されることを特徴とする特許請
   求の範囲１項記載の増巾回路。 ３ 前記デプレツシヨン形トランジスタが前記エ
   ンハンスメント形トランジスタよりも大きな絶対
   値の閾値電圧を有することを特徴とする特許請求
   の範囲２項記載の増巾回路。 ４ 前記各段が更に、そのソース・ドレン電極が
   前記第１のレールと前記デプレツシヨン形トラン
   ジスタとの間に結合され、そのゲートが前記段の
   出力ノードと結合された別のデプレツシヨン形ト
   ランジスタを含むことを特徴とする特許請求の範
   囲３項記載の増巾回路。 ５ 前記第１の入力ターミナルは前記第２段のデ
   プレツシヨン形トランジスタのゲートのみと結合
   され、前記第４段のデプレツシヨン形トランジス
   タのゲートは前記回路の出力ターミナルと結合さ
   れることを特徴とする特許請求の範囲３項記載の
   増巾回路。