JP3476419B2 - 半導体回路 - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路に係わ
り、特に、パワーＭＯＳＦＥＴを保護する保護回路を備
えた半導体回路に関する。
り、特に、パワーＭＯＳＦＥＴを保護する保護回路を備
えた半導体回路に関する。
【０００２】
【従来の技術】図３は、パワーＭＯＳＦＥＴの従来の保
護回路を示す回路図である。
護回路を示す回路図である。
【０００３】図３において、ＭＤ１０は、デプレッショ
ン型のＮｃｈＦＥＴ、ＭＥ１０、ＭＥ１１は、エンハン
スメント型のＮｃｈＦＥＴ、Ｒ１０〜Ｒ１２は、多結晶
シリコン高抵抗、ＰｏＭＯＳＦＥＴは、パワーＭＯＳＦ
ＥＴを示している。
ン型のＮｃｈＦＥＴ、ＭＥ１０、ＭＥ１１は、エンハン
スメント型のＮｃｈＦＥＴ、Ｒ１０〜Ｒ１２は、多結晶
シリコン高抵抗、ＰｏＭＯＳＦＥＴは、パワーＭＯＳＦ
ＥＴを示している。
【０００４】同４においては、入力端子及びグランド端
子間に多結晶シリコン高抵抗Ｒ１０とＲ１１とが直列接
続された第１の直列接続回路と、入力端子及びグランド
端子間にデプレッション型のＮｃｈＦＥＴ（ＭＤ１０）
及びエンハンスメント型のＮｃｈＦＥＴ（ＭＥ１０）が
直列接続された第２の直列接続回路と、入力端子及びグ
ランド端子間に多結晶シリコン高抵抗（Ｒ１２）及びエ
ンハンスメント型のＮｃｈＦＥＴ（ＭＥ１１）が直列接
続された第３の直列接続回路から構成される。
子間に多結晶シリコン高抵抗Ｒ１０とＲ１１とが直列接
続された第１の直列接続回路と、入力端子及びグランド
端子間にデプレッション型のＮｃｈＦＥＴ（ＭＤ１０）
及びエンハンスメント型のＮｃｈＦＥＴ（ＭＥ１０）が
直列接続された第２の直列接続回路と、入力端子及びグ
ランド端子間に多結晶シリコン高抵抗（Ｒ１２）及びエ
ンハンスメント型のＮｃｈＦＥＴ（ＭＥ１１）が直列接
続された第３の直列接続回路から構成される。
【０００５】また、抵抗Ｒ１０とＲ１１との接続ノード
は、エンハンスメント型のＮｃｈＦＥＴ（ＭＥ１０）の
ゲートに接続され、更に、多結晶シリコン高抵抗（Ｒ１
０）とエンハンスメント型のＮｃｈＦＥＴ（ＭＥ１１）
のドレイン端子との接続ノードが、パワーＭＯＳＦＥＴ
のゲート端子に接続され、また、エンハンスメント型の
ＮｃｈＦＥＴ（ＭＥ１１）のゲート端子が、エンハンス
メント型のＮｃｈＦＥＴ（ＭＥ１０）のドレイン端子に
接続されている。
は、エンハンスメント型のＮｃｈＦＥＴ（ＭＥ１０）の
ゲートに接続され、更に、多結晶シリコン高抵抗（Ｒ１
０）とエンハンスメント型のＮｃｈＦＥＴ（ＭＥ１１）
のドレイン端子との接続ノードが、パワーＭＯＳＦＥＴ
のゲート端子に接続され、また、エンハンスメント型の
ＮｃｈＦＥＴ（ＭＥ１１）のゲート端子が、エンハンス
メント型のＮｃｈＦＥＴ（ＭＥ１０）のドレイン端子に
接続されている。
【０００６】このように接続された上記回路は、前記第
１の直列接続回路による入力電圧分圧回路と、前記第２
の直列接続回路による基準電圧回路と、前記第３の直列
接続回路によるインバータ回路とから構成される。図に
おいて、Ｖ１０は多結晶シリコン高抵抗（Ｒ１０、Ｒ１
１）で入力電圧ＶＩＮを分割し、入力電圧ＶＩＮにより
変化して出力される電圧である。
１の直列接続回路による入力電圧分圧回路と、前記第２
の直列接続回路による基準電圧回路と、前記第３の直列
接続回路によるインバータ回路とから構成される。図に
おいて、Ｖ１０は多結晶シリコン高抵抗（Ｒ１０、Ｒ１
１）で入力電圧ＶＩＮを分割し、入力電圧ＶＩＮにより
変化して出力される電圧である。
【０００７】従って、
Ｖ１０＝｛Ｒ１１/（Ｒ１０＋Ｒ１１）｝・ＶＩＮ
である。
【０００８】そして、この電圧変化とエンハンスメント
型のＮｃｈＦＥＴ（ＭＥ１０）の閾値（以下、Ｖｔ値と
いう）とを比較する。入力電圧ＶＩＮが低電圧の時は、
Ｖ１０＜ＭＥ１０の関係にあるから、インバータ回路の
出力電圧Ｖｇ２はローレベルを出力する。入力電圧ＶＩ
Ｎが高電圧になると、Ｖ１０＞ＭＥ１０のＶｔ値とな
り、インバータ回路の出力電圧Ｖｇ２はハイレベルを出
力する。この時、初めて、パワーＭＯＳＦＥＴのゲート
端子に電圧が印加され、パワーＭＯＳＦＥＴがオンす
る。
型のＮｃｈＦＥＴ（ＭＥ１０）の閾値（以下、Ｖｔ値と
いう）とを比較する。入力電圧ＶＩＮが低電圧の時は、
Ｖ１０＜ＭＥ１０の関係にあるから、インバータ回路の
出力電圧Ｖｇ２はローレベルを出力する。入力電圧ＶＩ
Ｎが高電圧になると、Ｖ１０＞ＭＥ１０のＶｔ値とな
り、インバータ回路の出力電圧Ｖｇ２はハイレベルを出
力する。この時、初めて、パワーＭＯＳＦＥＴのゲート
端子に電圧が印加され、パワーＭＯＳＦＥＴがオンす
る。
【０００９】図４は、このパワーＭＯＳＦＥＴのゲート
制御を行う回路の入力電圧に対する各部の電圧特性図で
ある。尚、エンハンスメント型のＮｃｈＦＥＴのＶｔ値
は約０.６Ｖ、パワーＭＯＳＦＥＴのＶｔ値は、約１.２
Ｖである。又、図３において、Ｒ１０は３００ｋΩ、Ｒ
１１は１４０ｋΩとし、入力電圧ＶＩＮが約２Ｖの時、
ノードＶ１０が０.６Ｖ程度となり、エンハンスメント
型のＮｃｈＦＥＴ（ＭＥ１０）がオンする。この時、パ
ワーＭＯＳＦＥＴ（ＰｏＭＯＳＦＥＴ）のゲート電圧Ｖ
ｇ２は、ハイレベルである。
制御を行う回路の入力電圧に対する各部の電圧特性図で
ある。尚、エンハンスメント型のＮｃｈＦＥＴのＶｔ値
は約０.６Ｖ、パワーＭＯＳＦＥＴのＶｔ値は、約１.２
Ｖである。又、図３において、Ｒ１０は３００ｋΩ、Ｒ
１１は１４０ｋΩとし、入力電圧ＶＩＮが約２Ｖの時、
ノードＶ１０が０.６Ｖ程度となり、エンハンスメント
型のＮｃｈＦＥＴ（ＭＥ１０）がオンする。この時、パ
ワーＭＯＳＦＥＴ（ＰｏＭＯＳＦＥＴ）のゲート電圧Ｖ
ｇ２は、ハイレベルである。
【００１０】上記したように、従来の回路では、エンハ
ンスメント型のＮｃｈＦＥＴ（ＭＥ１０）のＶｔ値を基
準電圧として、この電圧と多結晶シリコン高抵抗（Ｒ１
０、Ｒ１１）で分割された電圧とを比較し、パワーＭＯ
ＳＦＥＴのゲート制御を行うため、エンハンスメント型
のＮｃｈＦＥＴのＶｔ値のバラツキが大きい場合、パワ
ーＭＯＳＦＥＴの制御電圧のバラツキが大きくなるとい
う欠点があった。
ンスメント型のＮｃｈＦＥＴ（ＭＥ１０）のＶｔ値を基
準電圧として、この電圧と多結晶シリコン高抵抗（Ｒ１
０、Ｒ１１）で分割された電圧とを比較し、パワーＭＯ
ＳＦＥＴのゲート制御を行うため、エンハンスメント型
のＮｃｈＦＥＴのＶｔ値のバラツキが大きい場合、パワ
ーＭＯＳＦＥＴの制御電圧のバラツキが大きくなるとい
う欠点があった。
【００１１】例えば、図５において、エンハンスメント
型のＦＥＴ（ＭＥ１０）のＶｔ値のバラツキが±０.２
Ｖである時、パワーＭＯＳＦＥＴの制御電圧のバラツキ
は、±０．５Ｖ程度になる。更に、デプレッション型の
ＮｃｈＦＥＴ（ＭＤ１０）のオン電流バラツキを考慮す
ると、パワーＭＯＳＦＥＴの制御電圧のバラツキは、±
１.０Ｖ以上になってしまう。
型のＦＥＴ（ＭＥ１０）のＶｔ値のバラツキが±０.２
Ｖである時、パワーＭＯＳＦＥＴの制御電圧のバラツキ
は、±０．５Ｖ程度になる。更に、デプレッション型の
ＮｃｈＦＥＴ（ＭＤ１０）のオン電流バラツキを考慮す
ると、パワーＭＯＳＦＥＴの制御電圧のバラツキは、±
１.０Ｖ以上になってしまう。
【００１２】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、パワーＭＯＳＦＥ
Ｔの制御電圧のバラツキを少なくした新規な半導体回路
を提供するものである。
した従来技術の欠点を改良し、特に、パワーＭＯＳＦＥ
Ｔの制御電圧のバラツキを少なくした新規な半導体回路
を提供するものである。
【００１３】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。
【００１４】即ち、本発明に係わる半導体回路の第１の
態様は、入力電圧が所定の電圧に達した時、パワーＭＯ
ＳＦＥＴを動作せしめるようにした半導体回路であっ
て、前記入力端子とグランド間の電圧を抵抗分割して、
前記入力端子に印加される電圧を検出する第１の抵抗及
び第２の抵抗と、基準電圧を生成するため、前記入力端
子とグランド間に直列に設けられた第３の抵抗とダイオ
ードと、ゲートが前記第１の抵抗と第２の抵抗との接続
ノードに接続され、ドレインが前記入力端子に接続され
る第１のディプレッション型のＦＥＴと、ゲートが前記
第３の抵抗とダイオードとの接続ノードに接続され、ド
レインが前記入力端子に接続される第２のディプレッシ
ョン型のＦＥＴと、ゲートとドレインとが接続され、ド
レインが第４の抵抗を介して前記第１のディプレッショ
ン型のＦＥＴのソースに接続され、ソースが前記グラン
ドに接続される第１のエンハンスメント型のＦＥＴと、
ゲートが前記第１のエンハンスメント型のＦＥＴのドレ
インに接続され、ドレインが第５の抵抗を介して前記第
２のディプレッション型のＦＥＴのソースに接続され、
ソースが前記グランドに接続される第２のエンハンスメ
ント型のＦＥＴと、前記入力端子と前記パワーＭＯＳＦ
ＥＴのゲート間に設けられた第６の抵抗と、ゲートが前
記第２のエンハンスメント型のＦＥＴのドレインに接続
され、ドレインが前記パワーＭＯＳＦＥＴのゲートに接
続され、ソースが前記グランドに接続される第３のエン
ハンスメント型のＦＥＴとで構成したことを特徴とする
ものである。
態様は、入力電圧が所定の電圧に達した時、パワーＭＯ
ＳＦＥＴを動作せしめるようにした半導体回路であっ
て、前記入力端子とグランド間の電圧を抵抗分割して、
前記入力端子に印加される電圧を検出する第１の抵抗及
び第２の抵抗と、基準電圧を生成するため、前記入力端
子とグランド間に直列に設けられた第３の抵抗とダイオ
ードと、ゲートが前記第１の抵抗と第２の抵抗との接続
ノードに接続され、ドレインが前記入力端子に接続され
る第１のディプレッション型のＦＥＴと、ゲートが前記
第３の抵抗とダイオードとの接続ノードに接続され、ド
レインが前記入力端子に接続される第２のディプレッシ
ョン型のＦＥＴと、ゲートとドレインとが接続され、ド
レインが第４の抵抗を介して前記第１のディプレッショ
ン型のＦＥＴのソースに接続され、ソースが前記グラン
ドに接続される第１のエンハンスメント型のＦＥＴと、
ゲートが前記第１のエンハンスメント型のＦＥＴのドレ
インに接続され、ドレインが第５の抵抗を介して前記第
２のディプレッション型のＦＥＴのソースに接続され、
ソースが前記グランドに接続される第２のエンハンスメ
ント型のＦＥＴと、前記入力端子と前記パワーＭＯＳＦ
ＥＴのゲート間に設けられた第６の抵抗と、ゲートが前
記第２のエンハンスメント型のＦＥＴのドレインに接続
され、ドレインが前記パワーＭＯＳＦＥＴのゲートに接
続され、ソースが前記グランドに接続される第３のエン
ハンスメント型のＦＥＴとで構成したことを特徴とする
ものである。
【００１５】又、第２の態様は、ゲートに第１の電圧が
印加され、ドレインが第１の電源に接続される第１のデ
ィプレッション型のＦＥＴと、ゲートに第２の電圧が印
加され、ドレインが第１の電源に接続される第２のディ
プレッション型のＦＥＴと、ゲートとドレインとが接続
され、ドレインが第１の抵抗を介して前記第１のディプ
レッション型のＦＥＴのソースに接続され、ソースが第
２の電源に接続される第１のエンハンスメント型のＦＥ
Ｔと、ゲートが前記第１のエンハンスメント型のＦＥＴ
のドレインに接続され、ドレインが第２の抵抗を介して
前記第２のディプレッション型のＦＥＴのソースに接続
され、ソースが前記第２の電源に接続される第２のエン
ハンスメント型のＦＥＴとからなり、前記第１の電圧と
第２の電圧とを比較するコンパレータを形成したことを
特徴とするものであり、又、第３の態様は、前記前記第
１の電圧と第２の電圧との比較結果を、前記第２のディ
プレッション型のＦＥＴのドレインから取り出すことを
特徴とするものである。
印加され、ドレインが第１の電源に接続される第１のデ
ィプレッション型のＦＥＴと、ゲートに第２の電圧が印
加され、ドレインが第１の電源に接続される第２のディ
プレッション型のＦＥＴと、ゲートとドレインとが接続
され、ドレインが第１の抵抗を介して前記第１のディプ
レッション型のＦＥＴのソースに接続され、ソースが第
２の電源に接続される第１のエンハンスメント型のＦＥ
Ｔと、ゲートが前記第１のエンハンスメント型のＦＥＴ
のドレインに接続され、ドレインが第２の抵抗を介して
前記第２のディプレッション型のＦＥＴのソースに接続
され、ソースが前記第２の電源に接続される第２のエン
ハンスメント型のＦＥＴとからなり、前記第１の電圧と
第２の電圧とを比較するコンパレータを形成したことを
特徴とするものであり、又、第３の態様は、前記前記第
１の電圧と第２の電圧との比較結果を、前記第２のディ
プレッション型のＦＥＴのドレインから取り出すことを
特徴とするものである。
【００１６】
【発明の実施の形態】本発明に係わる半導体回路は、基
準電圧を発生するための回路を、抵抗Ｒ３とダイオード
Ｄ１、Ｄ２とで構成することで、パワーＭＯＳＦＥＴの
制御電圧のバラツキを小さくしたものである。
準電圧を発生するための回路を、抵抗Ｒ３とダイオード
Ｄ１、Ｄ２とで構成することで、パワーＭＯＳＦＥＴの
制御電圧のバラツキを小さくしたものである。
【００１７】
【実施例】以下に、本発明に係わる半導体回路の具体例
を図面を参照しながら詳細に説明する。
を図面を参照しながら詳細に説明する。
【００１８】図１は、本発明に係わる半導体回路の回路
図、図２は、この回路の特性図であり、図１には、入力
電圧が所定の電圧に達した時、パワーＭＯＳＦＥＴを動
作せしめるようにした半導体回路であって、前記入力端
子ＩＮとグランドＧＮＤ間の電圧を抵抗分割して、前記
入力端子ＩＮに印加される電圧を検出する多結晶シリコ
ンからなる第１の抵抗Ｒ１及び第２の抵抗Ｒ２と、基準
電圧を生成するため、前記入力端子ＩＮとグランドＧＮ
Ｄ間に直列に設けられた多結晶シリコンからなる第３の
抵抗Ｒ３と多結晶シリコンダイオードＤ１、Ｄ２と、ゲ
ートが前記第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続ノ
ードＮ１に接続され、ドレインが前記入力端子ＩＮに接
続される第１のディプレッション型のＦＥＴ（ＭＤ１）
と、ゲートが前記第３の抵抗Ｒ３とダイオードＤ１との
接続ノードＮ２に接続され、ドレインが前記入力端子Ｉ
Ｎに接続される第２のディプレッション型のＦＥＴと
（ＭＤ２）、ゲートとドレインとが接続され、ドレイン
が多結晶シリコンからなる第４の抵抗Ｒ４を介して前記
第１のディプレッション型のＦＥＴ（ＭＤ１）のソース
に接続され、ソースが前記グランドＧＮＤに接続される
第１のエンハンスメント型のＦＥＴ（ＭＥ１）と、ゲー
トが前記第１のエンハンスメント型のＦＥＴ（ＭＥ１）
のドレインに接続され、ドレインが多結晶シリコンから
なる第５の抵抗Ｒ５を介して前記第２のディプレッショ
ン型のＦＥＴ（ＭＤ２）のソースに接続され、ソースが
前記グランドＧＮＤに接続される第２のエンハンスメン
ト型のＦＥＴ（ＭＥ２）と、前記入力端子ＩＮと前記パ
ワーＭＯＳＦＥＴのゲート間に設けられた多結晶シリコ
ンからなる第６の抵抗Ｒ６と、ゲートが前記第２のエン
ハンスメント型のＦＥＴ（ＭＥ２）のドレインに接続さ
れ、ドレインが前記パワーＭＯＳＦＥＴのゲートに接続
され、ソースが前記グランドＧＮＤに接続される第３の
エンハンスメント型のＦＥＴ（ＭＥ３）とで構成したこ
とを特徴とする半導体回路が示されている。
図、図２は、この回路の特性図であり、図１には、入力
電圧が所定の電圧に達した時、パワーＭＯＳＦＥＴを動
作せしめるようにした半導体回路であって、前記入力端
子ＩＮとグランドＧＮＤ間の電圧を抵抗分割して、前記
入力端子ＩＮに印加される電圧を検出する多結晶シリコ
ンからなる第１の抵抗Ｒ１及び第２の抵抗Ｒ２と、基準
電圧を生成するため、前記入力端子ＩＮとグランドＧＮ
Ｄ間に直列に設けられた多結晶シリコンからなる第３の
抵抗Ｒ３と多結晶シリコンダイオードＤ１、Ｄ２と、ゲ
ートが前記第１の抵抗Ｒ１と第２の抵抗Ｒ２との接続ノ
ードＮ１に接続され、ドレインが前記入力端子ＩＮに接
続される第１のディプレッション型のＦＥＴ（ＭＤ１）
と、ゲートが前記第３の抵抗Ｒ３とダイオードＤ１との
接続ノードＮ２に接続され、ドレインが前記入力端子Ｉ
Ｎに接続される第２のディプレッション型のＦＥＴと
（ＭＤ２）、ゲートとドレインとが接続され、ドレイン
が多結晶シリコンからなる第４の抵抗Ｒ４を介して前記
第１のディプレッション型のＦＥＴ（ＭＤ１）のソース
に接続され、ソースが前記グランドＧＮＤに接続される
第１のエンハンスメント型のＦＥＴ（ＭＥ１）と、ゲー
トが前記第１のエンハンスメント型のＦＥＴ（ＭＥ１）
のドレインに接続され、ドレインが多結晶シリコンから
なる第５の抵抗Ｒ５を介して前記第２のディプレッショ
ン型のＦＥＴ（ＭＤ２）のソースに接続され、ソースが
前記グランドＧＮＤに接続される第２のエンハンスメン
ト型のＦＥＴ（ＭＥ２）と、前記入力端子ＩＮと前記パ
ワーＭＯＳＦＥＴのゲート間に設けられた多結晶シリコ
ンからなる第６の抵抗Ｒ６と、ゲートが前記第２のエン
ハンスメント型のＦＥＴ（ＭＥ２）のドレインに接続さ
れ、ドレインが前記パワーＭＯＳＦＥＴのゲートに接続
され、ソースが前記グランドＧＮＤに接続される第３の
エンハンスメント型のＦＥＴ（ＭＥ３）とで構成したこ
とを特徴とする半導体回路が示されている。
【００１９】更に、ゲートに第１の電圧Ｖ２が印加さ
れ、ドレインが第１の電源１００に接続される第１のデ
ィプレッション型のＦＥＴ（ＭＤ１）と、ゲートに第２
の電圧Ｖ１が印加され、ドレインが第１の電源１００に
接続される第２のディプレッション型のＦＥＴ（ＭＤ
２）と、ゲートとドレインとが接続され、ドレインが前
記第１の抵抗Ｒ４を介して前記第１のディプレッション
型のＦＥＴ（ＭＤ１）のソースに接続され、ソースが第
２の電源２００に接続される第１のエンハンスメント型
のＦＥＴ（ＭＥ１）と、ゲートが前記第１のエンハンス
メント型のＦＥＴ（ＭＥ１）のドレインに接続され、ド
レインが第２の抵抗Ｒ５を介して前記第２のディプレッ
ション型のＦＥＴ（ＭＤ２）のソースに接続され、ソー
スが前記第２の電源２００に接続される第２のエンハン
スメント型のＦＥＴ（ＭＥ２）とからなり、前記第１の
電圧Ｖ２と第２の電圧Ｖ１とを比較するコンパレータを
形成したことを特徴とする半導体回路が示され、又、前
記前記第１の電圧Ｖ２と第２の電圧Ｖ１との比較結果
を、前記第２のディプレッション型のＦＥＴ（ＭＤ２）
のドレインから取り出すことを特徴とする半導体回路が
示されている。
れ、ドレインが第１の電源１００に接続される第１のデ
ィプレッション型のＦＥＴ（ＭＤ１）と、ゲートに第２
の電圧Ｖ１が印加され、ドレインが第１の電源１００に
接続される第２のディプレッション型のＦＥＴ（ＭＤ
２）と、ゲートとドレインとが接続され、ドレインが前
記第１の抵抗Ｒ４を介して前記第１のディプレッション
型のＦＥＴ（ＭＤ１）のソースに接続され、ソースが第
２の電源２００に接続される第１のエンハンスメント型
のＦＥＴ（ＭＥ１）と、ゲートが前記第１のエンハンス
メント型のＦＥＴ（ＭＥ１）のドレインに接続され、ド
レインが第２の抵抗Ｒ５を介して前記第２のディプレッ
ション型のＦＥＴ（ＭＤ２）のソースに接続され、ソー
スが前記第２の電源２００に接続される第２のエンハン
スメント型のＦＥＴ（ＭＥ２）とからなり、前記第１の
電圧Ｖ２と第２の電圧Ｖ１とを比較するコンパレータを
形成したことを特徴とする半導体回路が示され、又、前
記前記第１の電圧Ｖ２と第２の電圧Ｖ１との比較結果
を、前記第２のディプレッション型のＦＥＴ（ＭＤ２）
のドレインから取り出すことを特徴とする半導体回路が
示されている。
【００２０】以下に、本発明を更に詳細に説明する。
【００２１】図１に示した本発明の半導体回路では、入
力電圧によらず出力されるノードＮ１の一定の電圧Ｖ１
と、入力電圧を抵抗分割して得られるノードＮ２の電圧
Ｖ２とを、それぞれ、デプレッション型のＮｃｈＦＥＴ
（ＭＤ２、ＭＤ１）と、エンハンスメント型のＮｃｈＦ
ＥＴ（ＭＥ２、ＭＥ１）と、多結晶シリコン高抵抗（Ｒ
５、Ｒ４）とからなるカレントミラー回路を用いた比較
回路で比較すると共に、比較結果である比較電圧Ｖｃを
ノードＮ３に出力する。そして、エンハンスメント型の
ＮｃｈＦＥＴ（ＭＥ３）と多結晶シリコン高抵抗Ｒ６か
らなるインバータ回路を介して制御電圧Ｖｇを出力す
る。この制御電圧ＶｇをパワーＭＯＳＦＥＴのゲート端
子に印加する事で、パワーＭＯＳＦＥＴを制御すること
ができる。
力電圧によらず出力されるノードＮ１の一定の電圧Ｖ１
と、入力電圧を抵抗分割して得られるノードＮ２の電圧
Ｖ２とを、それぞれ、デプレッション型のＮｃｈＦＥＴ
（ＭＤ２、ＭＤ１）と、エンハンスメント型のＮｃｈＦ
ＥＴ（ＭＥ２、ＭＥ１）と、多結晶シリコン高抵抗（Ｒ
５、Ｒ４）とからなるカレントミラー回路を用いた比較
回路で比較すると共に、比較結果である比較電圧Ｖｃを
ノードＮ３に出力する。そして、エンハンスメント型の
ＮｃｈＦＥＴ（ＭＥ３）と多結晶シリコン高抵抗Ｒ６か
らなるインバータ回路を介して制御電圧Ｖｇを出力す
る。この制御電圧ＶｇをパワーＭＯＳＦＥＴのゲート端
子に印加する事で、パワーＭＯＳＦＥＴを制御すること
ができる。
【００２２】次に、上記した回路の比較動作について説
明する。
明する。
【００２３】ノードＮ１の電圧が、ノードＮ２の電圧よ
り低い時、即ち、入力電圧が低いときには、ディプレッ
ション型のＦＥＴ（ＭＤ１）のソース・ドレイン電圧
は、ディプレッション型のＦＥＴ（ＭＤ２）のソース・
ドレイン電圧より大きい。このため、ノードＮ３の電
圧、即ち、エンハンスメント型のＦＥＴ（ＭＥ３）のゲ
ート電圧が、ハイレベルとなり、エンハンスメント型の
ＦＥＴ（ＭＥ３）がオンとなり、その結果、ノードＮ４
の電圧がローレベルとなり、パワーＭＯＳＦＥＴのゲー
トには、所定のレベルのゲート電圧が印加されず、パワ
ーＭＯＳＦＥＴはオフ状態である。
り低い時、即ち、入力電圧が低いときには、ディプレッ
ション型のＦＥＴ（ＭＤ１）のソース・ドレイン電圧
は、ディプレッション型のＦＥＴ（ＭＤ２）のソース・
ドレイン電圧より大きい。このため、ノードＮ３の電
圧、即ち、エンハンスメント型のＦＥＴ（ＭＥ３）のゲ
ート電圧が、ハイレベルとなり、エンハンスメント型の
ＦＥＴ（ＭＥ３）がオンとなり、その結果、ノードＮ４
の電圧がローレベルとなり、パワーＭＯＳＦＥＴのゲー
トには、所定のレベルのゲート電圧が印加されず、パワ
ーＭＯＳＦＥＴはオフ状態である。
【００２４】やがて、入力端子ＩＮの電圧が上昇する
と、ディプレッション型のＦＥＴ（ＭＤ２）のソース・
ドレイン電圧が、ディプレッション型のＦＥＴ（ＭＤ
１）のソース・ドレイン電圧より大きくなる。このた
め、ノードＮ３の電圧、即ち、エンハンスメント型のＦ
ＥＴ（ＭＥ３）のゲート電圧が、ローレベルとなり、エ
ンハンスメント型のＦＥＴ（ＭＥ３）がオフとなり、そ
の結果、ノードＮ４の電圧がハイレベルとなり、パワー
ＭＯＳＦＥＴが動作状態になる。
と、ディプレッション型のＦＥＴ（ＭＤ２）のソース・
ドレイン電圧が、ディプレッション型のＦＥＴ（ＭＤ
１）のソース・ドレイン電圧より大きくなる。このた
め、ノードＮ３の電圧、即ち、エンハンスメント型のＦ
ＥＴ（ＭＥ３）のゲート電圧が、ローレベルとなり、エ
ンハンスメント型のＦＥＴ（ＭＥ３）がオフとなり、そ
の結果、ノードＮ４の電圧がハイレベルとなり、パワー
ＭＯＳＦＥＴが動作状態になる。
【００２５】図２は、前記したパワーＭＯＳＦＥＴのゲ
ート制御を行う回路の入力電圧に対する各ノードの特性
図である。Ｖ１は、入力電圧に依存せずに出力される一
定の電圧であり、本発明に係わる具体例の場合、約１.
２Ｖである。Ｖ２は、抵抗Ｒ１、Ｒ２で分割して得られ
た電圧である。この２つの電圧の大小関係が逆転する入
力電圧（この具体例の場合、ＶＩＮ＝約２.３Ｖ）でコ
ンパレータの出力Ｖｃが、ローレベルとなり、インバー
タの出力電圧Ｖｇは、ハイレベルになる。この時、初め
てパワーＭＯＳＦＥＴのゲート端子に電圧が印加され、
パワーＭＯＳＦＥＴがオンする。この時、エンハンスメ
ント型のＦＥＴの閾値Ｖｔは、約０.６Ｖ、パワーＭＯ
ＳＦＥＴの閾値Ｖｔは、約１.２Ｖである。
ート制御を行う回路の入力電圧に対する各ノードの特性
図である。Ｖ１は、入力電圧に依存せずに出力される一
定の電圧であり、本発明に係わる具体例の場合、約１.
２Ｖである。Ｖ２は、抵抗Ｒ１、Ｒ２で分割して得られ
た電圧である。この２つの電圧の大小関係が逆転する入
力電圧（この具体例の場合、ＶＩＮ＝約２.３Ｖ）でコ
ンパレータの出力Ｖｃが、ローレベルとなり、インバー
タの出力電圧Ｖｇは、ハイレベルになる。この時、初め
てパワーＭＯＳＦＥＴのゲート端子に電圧が印加され、
パワーＭＯＳＦＥＴがオンする。この時、エンハンスメ
ント型のＦＥＴの閾値Ｖｔは、約０.６Ｖ、パワーＭＯ
ＳＦＥＴの閾値Ｖｔは、約１.２Ｖである。
【００２６】この回路におけるバラツキの大きな要因と
しては、多結晶シリコンダイオードの順方向電圧ＶＦの
バラツキ及び多結晶シリコン抵抗のバラツキによる基準
電圧のバラツキがある。ダイオードの順方向電圧ＶＦの
バラツキ、及び、抵抗バラツキによる基準電圧のバラツ
キは、±０.１Ｖ程度であり、この時のパワーＭＯＳＦ
ＥＴのゲート制御電圧のバラツキは±０.２Ｖ程度と小
さい。
しては、多結晶シリコンダイオードの順方向電圧ＶＦの
バラツキ及び多結晶シリコン抵抗のバラツキによる基準
電圧のバラツキがある。ダイオードの順方向電圧ＶＦの
バラツキ、及び、抵抗バラツキによる基準電圧のバラツ
キは、±０.１Ｖ程度であり、この時のパワーＭＯＳＦ
ＥＴのゲート制御電圧のバラツキは±０.２Ｖ程度と小
さい。
【００２７】尚、本発明は、上述のＮ型半導体基板に限
らず、これと逆導電型のＰ型半導体基板にも適用可能で
ある。
らず、これと逆導電型のＰ型半導体基板にも適用可能で
ある。
【発明の効果】本発明に係わる半導体回路は、上述のよ
うに構成したので、基準電圧を発生する回路を構成する
素子は、抵抗とダイオードのみであるから、デバイスの
バラツキが小さい。このため、基準電圧の変動が小さ
く、パワーＭＯＳＦＥＴの制御電圧のバラツキを約±
０.２Ｖ程度に下げることができた。
うに構成したので、基準電圧を発生する回路を構成する
素子は、抵抗とダイオードのみであるから、デバイスの
バラツキが小さい。このため、基準電圧の変動が小さ
く、パワーＭＯＳＦＥＴの制御電圧のバラツキを約±
０.２Ｖ程度に下げることができた。
【図１】本発明の半導体回路の回路である。
【図２】本発明の半導体回路の各部の電圧変化特性図で
ある。
ある。
【図３】従来の導体制御回路の回路である。
【図４】図３の各部の電圧変化特性図である。
Ｒ１〜Ｒ６ 抵抗
Ｄ１、Ｄ２ ダイオード
ＭＤ１、ＭＤ２ ディプレッション型ＦＥＴ
ＭＥ１〜ＭＥ３ エンハンス型ＦＥＴ
ＰｏＭＯＳＦＥＴ パワーＭＯＳＦＥＴ
ＩＮ 入力端子
ＧＮＤ グランド
Claims (3)
- 【請求項１】 入力電圧が所定の電圧に達した時、パワ
ーＭＯＳＦＥＴを動作せしめるようにした半導体回路で
あって、 前記入力端子とグランド間の電圧を抵抗分割して、前記
入力端子に印加される電圧を検出する第１の抵抗及び第
２の抵抗と、 基準電圧を生成するため、前記入力端子とグランド間に
直列に設けられた第３の抵抗とダイオードと、 ゲートが前記第１の抵抗と第２の抵抗との接続ノードに
接続され、ドレインが前記入力端子に接続される第１の
ディプレッション型のＦＥＴと、 ゲートが前記第３の抵抗とダイオードとの接続ノードに
接続され、ドレインが前記入力端子に接続される第２の
ディプレッション型のＦＥＴと、 ゲートとドレインとが接続され、ドレインが第４の抵抗
を介して前記第１のディプレッション型のＦＥＴのソー
スに接続され、ソースが前記グランドに接続される第１
のエンハンスメント型のＦＥＴと、 ゲートが前記第１のエンハンスメント型のＦＥＴのドレ
インに接続され、ドレインが第５の抵抗を介して前記第
２のディプレッション型のＦＥＴのソースに接続され、
ソースが前記グランドに接続される第２のエンハンスメ
ント型のＦＥＴと、 前記入力端子と前記パワーＭＯＳＦＥＴのゲート間に設
けられた第６の抵抗と、 ゲートが前記第２のエンハンスメント型のＦＥＴのドレ
インに接続され、ドレインが前記パワーＭＯＳＦＥＴの
ゲートに接続され、ソースが前記グランドに接続される
第３のエンハンスメント型のＦＥＴとで構成したことを
特徴とする半導体回路。 - 【請求項２】 ゲートに第１の電圧が印加され、ドレイ
ンが第１の電源に接続される第１のディプレッション型
のＦＥＴと、 ゲートに第２の電圧が印加され、ドレインが第１の電源
に接続される第２のディプレッション型のＦＥＴと、 ゲートとドレインとが接続され、ドレインが第１の抵抗
を介して前記第１のディプレッション型のＦＥＴのソー
スに接続され、ソースが第２の電源に接続される第１の
エンハンスメント型のＦＥＴと、 ゲートが前記第１のエンハンスメント型のＦＥＴのドレ
インに接続され、ドレインが第２の抵抗を介して前記第
２のディプレッション型のＦＥＴのソースに接続され、
ソースが前記第２の電源に接続される第２のエンハンス
メント型のＦＥＴとからなり、前記第１の電圧と第２の
電圧とを比較するコンパレータを形成したことを特徴と
する半導体回路。 - 【請求項３】 前記前記第１の電圧と第２の電圧との比
較結果を、前記第２のディプレッション型のＦＥＴのド
レインから取り出すことを特徴とする請求項２記載の半
導体回路。
Priority Applications (3)
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| JP2000193788A JP3476419B2 (ja) | 2000-06-28 | 2000-06-28 | 半導体回路 |
| US09/891,236 US6518799B2 (en) | 2000-06-28 | 2001-06-27 | Comparator and a control circuit for a power MOSFET |
| DE10131112A DE10131112A1 (de) | 2000-06-28 | 2001-06-28 | Komparator und Steuerschaltung für einen Leistungs-MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000193788A JP3476419B2 (ja) | 2000-06-28 | 2000-06-28 | 半導体回路 |
Publications (2)
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|---|---|
| JP2002016484A JP2002016484A (ja) | 2002-01-18 |
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ID=18692722
Family Applications (1)
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|---|---|---|---|
| JP2000193788A Expired - Fee Related JP3476419B2 (ja) | 2000-06-28 | 2000-06-28 | 半導体回路 |
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| JP (1) | JP3476419B2 (ja) |
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| US11069411B2 (en) | 2013-03-14 | 2021-07-20 | Silicon Storage Technology, Inc. | Programming circuit and method for flash memory array |
| JP2017153223A (ja) * | 2016-02-24 | 2017-08-31 | 株式会社ジェイテクト | インバータ、モータ制御装置及びパワーステアリング装置 |
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Family Cites Families (6)
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|---|---|---|---|---|
| US4243945A (en) * | 1979-05-01 | 1981-01-06 | Motorola, Inc. | Differential amplifier |
| US4240039A (en) * | 1979-06-11 | 1980-12-16 | National Semiconductor Corporation | MOS Differential amplifier |
| GB2206010A (en) * | 1987-06-08 | 1988-12-21 | Philips Electronic Associated | Differential amplifier and current sensing circuit including such an amplifier |
| US6320429B1 (en) * | 1991-06-28 | 2001-11-20 | Fuji Electric Co., Ltd. | Integrated circuit having a comparator circuit including at least one differential amplifier |
| US6184721B1 (en) * | 1998-04-02 | 2001-02-06 | Photobit Corporation | CMOS voltage comparator capable of operating with small input voltage difference |
| JP3319406B2 (ja) * | 1998-09-18 | 2002-09-03 | 日本電気株式会社 | 比較増幅検出回路 |
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2000
- 2000-06-28 JP JP2000193788A patent/JP3476419B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-27 US US09/891,236 patent/US6518799B2/en not_active Expired - Fee Related
- 2001-06-28 DE DE10131112A patent/DE10131112A1/de not_active Withdrawn
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| Publication number | Publication date |
|---|---|
| JP2002016484A (ja) | 2002-01-18 |
| DE10131112A1 (de) | 2002-01-17 |
| US20020000844A1 (en) | 2002-01-03 |
| US6518799B2 (en) | 2003-02-11 |
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