JP2003197913A - 半導体集積回路 - Google Patents

半導体集積回路

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JP2003197913A
JP2003197913A JP2001395360A JP2001395360A JP2003197913A JP 2003197913 A JP2003197913 A JP 2003197913A JP 2001395360 A JP2001395360 A JP 2001395360A JP 2001395360 A JP2001395360 A JP 2001395360A JP 2003197913 A JP2003197913 A JP 2003197913A
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Mitsuru Yoshida
満 吉田
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Abstract

(57)【要約】 【課題】出力ＭＯＳトランジスタの電流制限値が大きく
変動しない半導体集積回路を提供する。 【解決手段】半導体基板の一主表面上に形成された出力
ＭＯＳトランジスタ（Ｍ１）と、トランジスタ（Ｍ１）
の過電流を検出する過電流検出回路１０５と、トランジ
スタ（Ｍ１）のゲート電極端子とソース電極端子間に接
続され、過電流検出回路１０５の検出電流を制御し、ト
ランジスタ（Ｍ１）のしきい値電圧の変動に応じて、そ
の出力電圧が変動する過電流制限回路１０２とを備え、
過電流検出回路１０５のトランジスタＭ２と過電流制限
回路１０２のトランジスタＭ３を縦接続し、トランジス
タＭ３のしき値をトランジスタ（Ｍ１）のしきい値電圧
の変動に応じて、変動させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、出力ＭＯＳトランジスタのしきい値電圧の
変動に応じてその出力電圧が変動する過電流制限回路を
含むに半導体集積回路に関する。
【０００２】
【従来の技術】従来の過電流制限回路を含むに半導体集
積回路としては、出力ＭＯＳトランジスタのゲート・ソ
ース間電圧にツェナーダイオードを接続し、ツェナー電
圧で制御する第１の過電流制限回路、または、ゲート・
ソース間電圧にダイオードを数個接続し、順方向電圧で
制御する第２の過電流制限回路が周知である。
【０００３】この種の過電流制限回路を含むに半導体集
積回路は、例えば、特公平０６−０９１２６２号公報に
開示されている。図４は、上述の特公平０６−０９１２
６２号公報に開示されている過電流制限回路を含むに半
導体集積回路の回路図である。
【０００４】図３を参照すると、従来の過電流制限回路
を含むに半導体集積回路４００は、出力ＭＯＳトランジ
スタ（Ｍ４１）のしきい値に無関係で、ダイオード（Ｄ
１、Ｄ２、Ｄ３）のツェナー電圧又は順方向電圧で定電
圧を出力する構成である。
【０００５】次に、この回路の動作を説明する。従来の
過電流制限回路を含むに半導体集積回路４００は、出力
ＭＯＳトランジスタ（Ｍ４１）が過電流状態になると、
出力ＭＯＳトランジスタ（Ｍ４１）のドレイン電圧が上
昇し、第２のＭＯＳトランジスタ（Ｍ４２）がオン状態
となる。その後、出力ＭＯＳトランジスタ（Ｍ４１）の
ゲート・ソース間電圧をダイオード３段（Ｄ１〜Ｄ３）
の順方向電圧で制限して、出力ＭＯＳトランジスタ（Ｍ
４１）の出力電流を制限する。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
過電流制限回路を含むに半導体集積回路では、出力ＭＯ
ＳトランジスタＭ４１の電流がバラつく。
【０００７】出力ＭＯＳトランジスタＭ４１の電流制限
値の一番大きなバラツキ要因は、出力ＭＯＳトランジス
タＭ４１のしきい値電圧の変動である。特に、出力ＭＯ
Ｓトランジスタの性能が良くなるとこのバラツキは大き
くなる一方である。
【０００８】したがって、従来の過電流制限回路を含む
に半導体集積回路は、出力ＭＯＳトランジスタのしきい
値電圧の変動した場合においても定電圧回路の出力電圧
が変化しないため、電流制限値が大きく変動するという
欠点がある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板の一主表面上に形成された出力電界効果
トランジスタと、前記出力電界効果トランジスタの過電
流を検出する過電流検出回路と、前記出力電界効果トラ
ンジスタのゲート電極端子とソース電極端子間に接続さ
れ、前記過電流検出回路の検出電流を制御し、前記出力
電界効果トランジスタのしきい値電圧の変動に応じて、
その出力電圧が変動する過電流制限回路とを備える構成
である。
【００１０】またさらに、本発明の半導体集積回路の前
記過電流検出回路は、前記出力電界効果トランジスタの
過電流を検出する直列接続された第３の抵抗および第４
の抵抗と、前記第３の抵抗および第４の抵抗の接続点に
そのゲート電極を接続した第２の電界効果トランジスタ
とを具備する構成である。
【００１１】またさらに、本発明の半導体集積回路の前
記過電流制限回路は、前記出力電界効果トランジスタの
ゲート電極端子とソース電極端子間に接続され、直列接
続された第１の抵抗および第２の抵抗と、前記第１の抵
抗および第２の抵抗の接続点にそのゲート電極を接続
し、前記出力電界効果トランジスタのゲート電極端子と
ソース電極端子間に、前記第２の電界効果トランジスタ
と縦接続された第３の電界効果トランジスタとを具備す
る構成である。
【００１２】さらに、本発明の半導体集積回路の前記第
３の電界効果トランジスタは、そのソース領域が前記出
力電界効果トランジスタのしきい値電圧を決定するベー
ス拡散層と同一工程で形成された拡散層を有する構成で
ある。
【００１３】さらにまた、本発明の半導体集積回路の前
記出力電界効果トランジスタ、前記第２の電界効果トラ
ンジスタおよび前記第３の電界効果トランジスタのそれ
ぞれは、同一導電型の電界効果トランジスタで形成され
る構成である。
【００１４】
【発明の実施の形態】次に、図面を参照しながら、本発
明の実施の形態について説明する。図１は、本発明の第
１の実施の形態の半導体集積回路のブロック図である。
【００１５】図１を参照すると、本発明の第１の実施の
形態の半導体集積回路１００は、シリコン基板上に形成
されたＮチャネル出力ＭＯＳトランジスタ（Ｍ１）と、
Ｎチャネル出力ＭＯＳトランジスタ（Ｍ１）の過電流を
検出する過電流検出回路１０５と、Ｎチャネル出力ＭＯ
Ｓトランジスタ（Ｍ１）のゲート電極端子とソース電極
端子間に接続され、過電流検出回路１０５の検出電流を
制御し、Ｎチャネル出力ＭＯＳトランジスタ（Ｍ１）の
しきい値電圧の変動に応じて、その出力電圧が変動する
過電流制限回路１０２とを備える。
【００１６】また、本発明の第１の実施の形態の半導体
集積回路１００の過電流検出回路１０５は、出力トラン
ジスタ（Ｍ１）のドレイン端子とソース端子間電圧を検
出するため、直列接続された第３、第４の抵抗(Ｒ３、
Ｒ４)と、第３の抵抗および第４の抵抗の接続点にその
ゲート電極を接続した過電流を検出するトランジスタ
(Ｍ２)とから構成される。
【００１７】さらに、本発明の第１の実施の形態の半導
体集積回路１００の過電制限回路１０２は、過電流検出
回路１０５の過電流を制限するよう、出力トランジスタ
（Ｍ１）のゲート電圧を決定する第１、第２の抵抗(Ｒ
１、Ｒ２)と、出力ＭＯＳトランジスタ（Ｍ１）のしき
い値電圧を決定するベース拡散層と同一工程で形成した
拡散層を有するトランジスタ(Ｍ３)とを具備する。
【００１８】すなわち、過電流制限回路１０２は、出力
ＭＯＳトランジスタ（Ｍ１）のゲート電極端子とソース
電極端子間に接続され、直列接続された第１の抵抗およ
び第２の抵抗と、第１の抵抗および第２の抵抗の接続点
にそのゲート電極を接続し、出力ＭＯＳトランジスタの
ゲート電極端子とソース電極端子間に、第２のＮチャネ
ルＭＯＳトランジスタ（Ｍ２）と縦接続された第３のＮ
チャネルＭＯＳトランジスタ（Ｍ３）とを有する。
【００１９】上記の構成によると、半導体集積回路１０
０の内部で発生する節点４の定電圧ＶＧＳは、第３のＮ
チャネルＭＯＳトランジスタ（Ｍ３）のしきい値ＶＴＭ
３と抵抗（Ｒ１、Ｒ２）の抵抗値（ｒ１、ｒ２）を用い
て、以下のような式で表される。
【００２０】 ＶＧＳ＝（１＋ｒ１／ｒ２）ＶＴＭ３ ・・・（１） 式(１)で示すように、トランジスタ(Ｍ３)のしきい値電
圧が出力トランジスタ(Ｍ１)のしきい値電圧と連動する
ことで、電流制限値のバラツキは低減できる。
【００２１】纏めると、この発明の半導体集積回路１０
０は、出力ＭＯＳトランジスタＭ１のしきい値（ＶＴＭ
１）と連動して変化する定電圧出力の過電流制限回路１
０２を有している。この過電流制限回路は、出力ＭＯＳ
トランジスタとしきい値が連動する第３のＭＯＳトラン
ジスタ(Ｍ３)と抵抗(Ｒ１、Ｒ２)で構成されることを特
徴とする。
【００２２】次に、本発明の第１の実施の形態の半導体
集積回路の動作を説明する。
【００２３】本発明の第１の実施の形態の半導体集積回
路１００は、出力ＭＯＳトランジスタ（Ｍ1）が過電流
状態になると、出力ＭＯＳトランジスタ（Ｍ１）のドレ
イン電圧が上昇し、第２のトランジスタ（Ｍ２）がオン
状態となる。
【００２４】その後、出力ＭＯＳトランジスタ（Ｍ１）
のゲート・ソース間電圧を第３のＭＯＳトランジスタ
(Ｍ３)と抵抗(Ｒ１とＲ２)で構成される定電圧回路であ
る過電流制限回路１０２で制限し、出力ＭＯＳトランジ
スタ（Ｍ1）の出力過電流を制限する。
【００２５】この際、第３のＭＯＳトランジスタ（Ｍ
１）の作用は、出力ＭＯＳトランジスタのしきい値電圧
を決定するベース拡散層と同一工程で形成した拡散層を
有するため、出力ＭＯＳトランジスタのしきい値電圧と
連動させることである。
【００２６】次に、図２は、本発明の第１の実施の形態
の半導体基板上の半導体集積回路の模式的な断面構造図
である。
【００２７】本発明の第１の実施の形態の半導体集積回
路１００は、例えば、シリコン基板２０２上に形成さ
れ、出力ＭＯＳトランジスタＭ１は、ゲート電極２４３
とドレイン領域２０２とソース領域２１４とを有する。
そして、出力ＭＯＳトランジスタＭ１のしきい値電圧を
決定するベース拡散層（Ｐｂａｓｅ）２２１が形成され
る。
【００２８】第３のＭＯＳトランジスタ（Ｍ３）は、Ｐ
−ｗｅｌｌ領域２２０内に形成される。そして、第３の
ＭＯＳトランジスタ（Ｍ３）は、ポリシリコン層で形成
されたゲート層２４０と、ドレイン領域２２２と、ソー
ス領域２２４とを有し、そのソース領域２２４にベース
拡散層（Ｐｂａｓｅ）２２３が形成される。さらに、第
３のＭＯＳトランジスタ（Ｍ３）には、ドレイン電極２
０５とソース電極２０６が形成される。
【００２９】これらのベース拡散層（２２１，２２３）
は、不純物の一例として、ドーズ量が３．４Ｅ１３のボ
ロンをイオン注入することにより、形成される。
【００３０】これにより、トランジスタＭ１のしきい値
およびトランジスタＭ３のしきい値のそれぞれは、１．
８Ｖ程度となる。
【００３１】図３は、本発明の第１の実施の形態の半導
体集積回路の特性を示す図であり、本発明の実施の形態
の半導体集積回路の出力電流波形図である。
【００３２】図３に示すとおり、しきい値変動に対する
出力ＭＯＳトランジスタＭ１の特性は、実線３１、３
２、３３のようになるが、第３のＭＯＳトランジスタの
しきい値は、出力ＭＯＳトランジスタのしきい値電圧と
連動するので、出力ＭＯＳトランジスタＭ１のゲート電
圧がＶＧＳ３１、ＶＧＳ３２、ＶＧＳ３３と変動しても
その出力電流ＩＤ０は、ほとんど変動しない。
【００３３】
【発明の効果】以上説明した通り、本発明による効果
は、Ｎチャネル出力ＭＯＳトランジスタ（Ｍ１）の過電
流を検出する過電流検出回路１０５と、Ｎチャネル出力
ＭＯＳトランジスタ（Ｍ１）のゲート電極端子とソース
電極端子間に接続され、過電流検出回路１０５の検出電
流を制御し、Ｎチャネル出力ＭＯＳトランジスタ（Ｍ
１）のしきい値電圧の変動に応じて、その出力電圧が変
動する過電流制限回路１０４とを備え、出力ＭＯＳトラ
ンジスタのしきい値に連動して定電圧を出力する電流制
限回路を構成することで、電流制限値のバラツキを抑え
ることが出来る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体集積回路の
ブロック図である。
【図２】本発明の第１の実施の形態の半導体集積回路の
半導体基板の断面構造図である。
【図３】本発明の第１の実施の形態の半導体集積回路の
特性を示す図であり、本発明の実施の形態の半導体集積
回路の出力電流波形図である。
【図４】従来の半導体集積回路のブロック図である。
【符号の説明】
１，２，３，４，５ 節点 １１，１２，１３ 接点ノード １００，４００ 半導体集積回路 １０１，４０１ 負荷 １０２ 過電流制限回路 １０５ 過電流検出回路 ２０２ シリコン基板 ２２１，２２３ ベース拡散層（Ｐｂａｓｅ層） Ｍ１ 出力ＭＯＳトランジスタ Ｍ２ 第２のＭＯＳトランジスタ Ｍ３ 第３のＭＯＳトランジスタ Ｄ１，Ｄ２，Ｄ３ ダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/06 ３１１Ｃ 27/06 ３１１ 27/08 １０２Ａ 27/088

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主表面上に形成された出
    力電界効果トランジスタと、 前記出力電界効果トランジスタの過電流を検出する過電
    流検出回路と、 前記出力電界効果トランジスタのゲート電極端子とソー
    ス電極端子間に接続され、前記過電流検出回路の検出電
    流を制御し、前記出力電界効果トランジスタのしきい値
    電圧の変動に応じて、その出力電圧が変動する過電流制
    限回路とを備えること特徴とする半導体集積回路。
  2. 【請求項２】 前記過電流検出回路は、前記出力電界効
    果トランジスタの過電流を検出する直列接続された第３
    の抵抗および第４の抵抗と、 前記第３の抵抗および第４の抵抗の接続点にそのゲート
    電極を接続した第２の電界効果トランジスタとを具備す
    る請求項１記載の半導体集積回路。
  3. 【請求項３】 前記過電流制限回路は、前記出力電界効
    果トランジスタのゲート電極端子とソース電極端子間に
    接続され、直列接続された第１の抵抗および第２の抵抗
    と、 前記第１の抵抗および第２の抵抗の接続点にそのゲート
    電極を接続し、前記出力電界効果トランジスタのゲート
    電極端子とソース電極端子間に、前記第２の電界効果ト
    ランジスタと縦接続された第３の電界効果トランジスタ
    とを具備する請求項２記載の半導体集積回路。
  4. 【請求項４】 前記第３の電界効果トランジスタは、そ
    のソース領域が前記出力電界効果トランジスタのしきい
    値電圧を決定するベース拡散層と同一工程で形成された
    拡散層を有する請求項３記載の半導体集積回路。
  5. 【請求項５】 前記出力電界効果トランジスタ、前記第
    ２の電界効果トランジスタおよび前記第３の電界効果ト
    ランジスタのそれぞれは、同一導電型の電界効果トラン
    ジスタで形成された請求項３または４載の半導体集積回
    路。
  6. 【請求項６】 前記同一導電型の電界効果トランジスタ
    はＮチャネルＭＯＳトランジスタである請求項５記載の
    半導体集積回路。
  7. 【請求項７】 前記半導体基板は、シリコン基板である
    請求項１、２、３、４、５または６記載の半導体集積回
    路。
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