JP2007116388A - 半導体装置 - Google Patents

Abstract

【課題】レベルシフト回路に供給される電源が低い場合に、負荷に流れる出力電流を抑え、負荷の誤動作を防止できる半導体装置を提供することができる。
【解決手段】
本発明にかかる半導体装置１は、ゲートに入力されるゲート信号Ｓ１に応じて、Ｌ負荷２に流れる電流を制御する出力ＭＯＳトランジスタＭ０と、Ｖｃｃ端子の電源電圧に基づいて、入力信号のレベルをシフトしゲート信号を生成するレベルシフト回路１２と、電源電圧に基づいて、Ｌ負荷２と出力ＭＯＳトランジスタＭ０との間の出力電圧を検出し、ゲート信号のレベルを調整する制御信号調整回路と、を備えるものである。
【選択図】 図２

Description

本発明は、半導体装置に関し、特にスイッチング素子の制御信号を駆動する駆動回路を有する半導体装置に関する。

近年、自動車電装用のエンジンコントロールユニット等に用いられているリレーは無接点化を目的としてパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体デバイスに置き換えられている。最近では、このパワーＭＯＳＦＥＴに電流制限回路や過熱検知回路を内蔵したＩＰＤ（Ｉｎｔｅｌｉｇｅｎｔ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）が用いられるようになっている。

図５は、従来のＩＰＤの一例を示している。この従来のＩＰＤ９００は、出力耐圧６０Ｖクラスで５Ｖ駆動可能なＩＰＤである。図に示されるように、従来のＩＰＤ９００は、ＯＵＴ端子とＧＮＤ端子の間に出力ＭＯＳトランジスタＭ９０が接続され、出力ＭＯＳトランジスタＭ９０のゲートには、ＩＮ端子が接続されている。従来のＩＰＤ９００は、マイコン（マイクロコンピュータ）の制御信号により駆動され、ＩＮ端子にはマイコンから５Ｖ系の駆動信号Ｓ０が入力される。従来のＩＰＤ９００は、ＩＮ端子とＧＮＤ端子の間に電流制限回路や過熱検知回路を含む保護回路９１設けて、出力ＭＯＳトランジスタＭ９０を過電流や過熱から保護している。

また、ＯＵＴ端子にはインダクタンス成分を含む負荷（Ｌ負荷）が接続され、出力ＭＯＳトランジスタＭ９０をオン／オフすることで負荷を駆動する。この例では、電源とスイッチの間に負荷が接続され、負荷の低電位側にスイッチが設けられるため、ＩＰＤはローサイドスイッチとして動作する。

図６は、従来のＩＰＤの他の例を示している。この従来のＩＰＤ９０１は出力耐圧１００Ｖ以上のＩＰＤである。従来のＩＰＤ９０１は、高耐圧化したことにより、出力ＭＯＳトランジスタＭ９０のオン抵抗特性が悪化するため、できるだけ高いゲート電圧で出力ＭＯＳトランジスタＭ９０を駆動する必要がある。そこで、従来のＩＰＤ９０１では、５Ｖ系の駆動信号Ｓ０をバッテリ電圧の１４Ｖ系のゲート信号Ｓ１に変換するレベルシフト回路９２を内蔵している。

レベルシフト回路９２は、Ｖｃｃ端子とＧＮＤ端子の間に、抵抗Ｒ９１とＭＯＳトランジスタＮ９１、抵抗Ｒ９２とＭＯＳトランジスタＮ９２を有している。レベルシフト回路９２は、ＩＮ端子に入力された駆動信号Ｓ０をＶｃｃ端子に供給された電圧へレベルシフトし、レベルシフトしたゲート信号Ｓ１を出力ＭＯＳトランジスタＭ９０のゲートへ出力する。

図７は、従来のＩＰＤ９０１において、Ｖｃｃ端子に電圧が印加されていない場合の波形を示している。図７（ａ）はＯＵＴ端子の電圧を示し、図７（ｂ）は出力ＭＯＳトランジスタＭ９０のゲート電圧を示し、図７（ｃ）はＯＵＴ端子の電流を示している。

従来のＩＰＤ９０１では、Ｖｃｃ端子に電圧が印加されていない場合、レベルシフト回路９２からもゲート信号Ｓ１が出力されないため、出力ＭＯＳトランジスタＭ９０のゲート電圧は０Ｖである。そして、図７（ａ）のように、時間ｔ１にＯＵＴ端子に急峻なステップ状の電圧が印加されると、出力ＭＯＳトランジスタＭ９０の寄生容量Ｃ９１，Ｃ９２によって、図７（ｂ）のように、出力ＭＯＳトランジスタＭ９０のゲート電圧が上昇する。そうすると、出力ＭＯＳトランジスタＭ９０が一時的にオンするため、図７（ｃ）のように、ＯＵＴ端子に電流が流れてしまう。

すなわち、従来のＩＰＤ９０１では、Ｖｃｃ端子に電圧が印加されていない状態で、出力端子に急峻なステップ状の電圧が印加されると、出力端子に電流が流れてしまうという問題があった。

同様の問題を解決する従来技術として、出力トランジスタの貫通電流を低減する半導体装置が特許文献１に記載されている。特許文献１では、プリドライバに電源が供給されていない場合に、出力ドライバの出力インピーダンスを大きくして、出力ドライバに流れる貫通電流等を防いでいる。

図８は、特許文献１に記載のプッシュプル構成の半導体装置を、オープンドレイン構成のローサイドＩＰＤに適用した場合の例を示している。

この従来のＩＰＤ９０２では、プリドライバ９１１の出力をレベルシフタ９１２でシフトし、インバータ９１８で反転させて出力ＭＯＳトランジスタ９２０をオン／オフし、Ｌ負荷９１９を駆動している。さらに、従来のＩＰＤ９０２は、電源端子ＬＶＤＤの電位を検出する電源電位検出回路９３０を有している。

電源電位検出回路９３０は、プリドライバ９１１の電源端子ＬＶＤＤに電源が供給されていない場合に、出力ＭＯＳトランジスタ９２０をカットオフする。電源端子ＬＶＤＤに電源が供給されていない場合、電源電位検出回路９３０のＮｃｈ型のＭＯＳトランジスタ９１５がオフする。そして、電源端子ＨＶＤＤとＬ負荷９１９間の電位にしたがってインバータ９１６はローレベルを出力し、Ｐｃｈ型のＭＯＳトランジスタ９１７がオンし、インバータ９１８はローレベルを出力するため、出力ＭＯＳトランジスタ９２０はカットオフする。

しかしながら、この従来のＩＰＤ９０２では、ＨＶＤＤ端子に電源が供給されていない場合には、電源電位検出回路９３０は動作せず、またインバータ９１８の出力も不定となってしまう。したがって、電源電圧が低くインバータが不安定な状態では、Ｌ負荷９１９を介してＯＵＴ端子に電圧が印加された場合、図７と同様に、出力ＭＯＳトランジスタ９２０のゲートが浮いてオンしてしまうため、Ｌ負荷９１９に電流が流れるという問題を解決することができない。
特開２００２−１８５２９９号公報

上記のように、従来のＩＰＤ等の半導体装置では、Ｖｃｃ端子に電圧が印加されていない場合に、出力端子に急峻なステップ状の電圧が印加されると、出力ＭＯＳトランジスタの寄生容量により出力端子のゲート電位が上昇し、出力端子に電流が流れてしまうという問題点があった。

ＯＵＴ端子とＶｃｃ端子に接続される電源は同じバッテリ電圧であっても、別々の電源スイッチを介して電源の供給が制御される場合がある。このような場合に、それらの電源スイッチがオンするタイミングのずれによって、レベルシフト回路に電源が与えられていない状態でＬ負荷を介してＯＵＴ端子に電圧が印加される恐れがあり、上記の問題が生じる。

通常、ＩＰＤに接続されるＬ負荷は、電磁リレーをオンオフさせるコイルであったり、燃料をエンジンに噴射するインジェクタに使用されているコイルであり、このコイルに電流が流れることにより、電磁リレーやインジェクタが誤動作することになり、安全を第一とする自動車電装用のエンジンコントロールユニットに使用される部品としては信頼性の面で大きな問題となる。

本発明にかかる半導体装置は、制御端子に入力される制御信号に応じて、負荷に流れる電流を制御するスイッチング素子と、電源電圧に基づいて、入力信号のレベルをシフトし前記制御信号を生成するレベルシフト回路と、前記電源電圧に基づいて、前記負荷と前記スイッチング素子との間の出力電圧を検出し、前記制御信号のレベルを調整する制御信号調整回路と、を備えるものである。

この半導体装置によれば、レベルシフト回路の電源電圧が低く、スイッチング素子に高電圧が印加されるような場合に、制御信号の上昇を抑え、スイッチング素子の状態を維持することができる。したがって、負荷に流れる出力電流を低減し、負荷の誤動作を防止することができる。また、負荷とスイッチング素子間の電圧を検出し、スイッチング素子に入力される制御信号を直接調整することにより、スイッチング素子の状態を精度よく制御することができる。

本発明にかかる半導体装置は、負荷を接続する出力端子と低電位端子との間に接続された出力トランジスタと、高電位端子と低電位端子との間に接続され、入力信号をレベルシフトした制御信号を前記出力トランジスタの制御端子に入力するレベルシフト回路と、前記出力端子と前記低電位端子との間に接続され、前記高電位端子の電圧に応じて導通制御する第１の電圧検出トランジスタと、前記出力トランジスタの制御端子と前記低電位端子との間に接続され、前記出力端子の電圧に応じて導通制御する第２の電圧検出トランジスタと、を備えるものである。

この半導体装置によれば、高電位端子の電圧が低く、出力トランジスタに高電圧が印加されるような場合に、制御信号の上昇を抑え、出力トランジスタの状態を維持することができる。したがって、負荷に流れる出力電流を低減し、負荷の誤動作を防止することができる。また、負荷と出力トランジスタ間の出力端子の電圧に応じて、出力トランジスタの制御端子の導通制御することにより、出力トランジスタの状態を精度よく制御することができる。

本発明によれば、レベルシフト回路などの制御回路に供給される電源が低い場合に、負荷に流れる出力電流を抑え、負荷の誤動作を防止できる半導体装置を提供することができる。

発明の実施の形態１．
まず、本発明の実施の形態１にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、レベルシフト回路に電源が供給されていない場合、ＯＵＴ端子に印加された電圧を利用することにより、ＯＵＴ端子に流れ込む電流を低減し、接続されている負荷の誤動作を防止することを特徴としている。

図１を用いて、本実施形態にかかる半導体装置を含むシステムの構成について説明する。このシステムは、自動車電装システムなどで用いられ、Ｌ負荷２に流れる電流を制御するシステムである。このシステムは、図に示すように、半導体装置１、Ｌ負荷２、電源３及びマイコン４を備えている。半導体装置１とマイコン４は、例えば、それぞれワンチップの半導体集積回路であるが、任意の数のチップであってもよい。

マイコン４は、半導体装置１と接続されており、Ｌ負荷２の電流制御するための駆動信号Ｓ０を半導体装置１へ出力する。例えば、マイコン４は、５Ｖ系の駆動信号Ｓ０を出力する。

半導体装置１は、ＩＰＤであり、マイコン４から入力される駆動信号Ｓ０に応じてＬ負荷２へ流れる電流を制御する。半導体装置１は、ＩＮ端子（入力端子）がマイコン４に接続され、ＯＵＴ端子（出力端子）がＬ負荷の一端に接続され、ＧＮＤ端子が接地されている。半導体装置１は、Ｌ負荷２の低電位側（電源電位よりＧＮＤ電位側）に接続されるため、ローサイドスイッチとして動作する。例えば、半導体装置１は、出力耐圧が１００Ｖ以上であり１４Ｖ系で駆動する。したがって、半導体装置１のＶｃｃ端子に、電源３から１４Ｖの電源電圧が電源スイッチ４ｂを介して供給される。

Ｌ負荷２は、一端が半導体装置１と接続され、他端が電源スイッチ４ａを介して電源３に接続される。Ｌ負荷２は、インダクタンス成分を有する負荷であり、コイルなどのアクチュエータである。Ｌ負荷２は、半導体装置１により制御された電流が流れると、この電流を機械動作へ変換する。

電源スイッチ４ａは、Ｌ負荷２への電源供給をオン／オフするスイッチであり、電源スイッチ４ｂは、半導体装置１への電源供給をオン／オフするスイッチである。ここでは、Ｌ負荷２の電源スイッチと半導体装置１の電源スイッチを別のスイッチとしているため、Ｌ負荷２と半導体装置１に電源供給されるタイミングがずれる可能性が高い。尚、１つの電源スイッチによって、Ｌ負荷２と半導体装置１への電源供給を制御してもよい。１つの電源スイッチであっても、電源スイッチから半導体装置１やＬ負荷２までの距離や容量成分等の違いにより、電源供給のタイミングがずれる場合がありうる。

次に、図２の回路図を用いて、本実施形態にかかる半導体装置の構成について説明する。図に示されるように、半導体装置１は、出力ＭＯＳトランジスタＭ０、保護回路１１、レベルシフト回路１２、ゲートプルダウン回路１３を備えている。

出力ＭＯＳトランジスタＭ０は、Ｌ負荷２に流れる電流を制御するスイッチング素子であり、高電力の動作が可能な縦型ＭＯＳトランジスタである。出力ＭＯＳトランジスタＭ０は、ゲートに入力されるゲート信号（制御信号）Ｓ１に応じてオン／オフしＬ負荷２の電流を制御する。出力ＭＯＳトランジスタＭ０は、Ｎｃｈ型でもＰｃｈ型でもよいが、ここではＮｃｈ型として説明する。出力ＭＯＳトランジスタＭ０は、ＯＵＴ端子とＧＮＤ端子の間に設けられており、ドレインがＯＵＴ端子（出力端子）に接続され、ソースがＧＮＤ端子（低電位端子）に接続され、ゲート（制御端子）がレベルシフト回路１２、保護回路１１、ゲートプルダウン回路１３に接続されている。

レベルシフト回路１２は、入力される信号よりも高い電圧の信号を出力する昇圧回路である。レベルシフト回路１２は、ＩＮ端子（入力端子）に入力される駆動信号Ｓ０をレベルシフトしてゲート信号Ｓ１を生成し、出力ＭＯＳトランジスタＭ０のゲートへ出力する。ここで、レベルシフトされて生成されるゲート信号Ｓ１の電圧は、Ｖｃｃ端子の電位から抵抗Ｒ２の分だけ降下した電圧であり、Ｖｃｃ端子とほぼ等しい電圧である。

レベルシフト回路１２は、Ｖｃｃ端子（高電位端子）とＧＮＤ端子との間に直列に接続された抵抗Ｒ１とＮｃｈ型のＭＯＳトランジスタＮ１、Ｖｃｃ端子とＧＮＤとの間に直列に接続された抵抗Ｒ２とＮｃｈ型のＭＯＳトランジスタＮ２を有している。抵抗Ｒ１とＭＯＳトランジスタＮ１、抵抗Ｒ２とＭＯＳトランジスタＮ２は、それぞれインバータにより構成することができる。ＭＯＳトランジスタＮ１は、ドレインが抵抗Ｒ１を介してＶｃｃ端子に接続され、ゲートがＩＮ端子に接続され、ソースがＧＮＤ端子に接続されている。ＭＯＳトランジスタＮ２は、ドレインが抵抗Ｒ２を介してＶｃｃ端子に接続され、ゲートが抵抗Ｒ１とＭＯＳトランジスタＮ１間のノードに接続され、ソースがＧＮＤ端子に接続されている。ＭＯＳトランジスタＮ２と抵抗Ｒ２間のノードが、ゲート信号Ｓ１の出力端となり出力ＭＯＳトランジスタＭ０のゲートに接続されている。

例えば、ＩＮ端子の電圧がＭＯＳトランジスタＮ１の閾値より低い場合、ＭＯＳトランジスタＮ１はオフであり、抵抗Ｒ１とＭＯＳトランジスタＮ１間のノード電位がＧＮＤ電位よりも高くなるため、ＭＯＳトランジスタＮ２がオンして、ゲート信号Ｓ１はＧＮＤ電位となる。また、ＩＮ端子の電圧がＭＯＳトランジスタＮ１の閾値以上の場合、ＭＯＳトランジスタＮ１がオンし、抵抗Ｒ１とＭＯＳトランジスタＮ１間のノード電位が下がるため、ＭＯＳトランジスタＮ２がオフして、ゲート信号Ｓ１がＶｃｃ端子の電位までシフトする。

保護回路１１は、出力ＭＯＳトランジスタＭ０のゲートとＧＮＤ端子の間に接続されている。保護回路１１は、電流制限回路や過熱検知回路を含んでおり、出力ＭＯＳトランジスタＭ０を過電流や過熱から保護している。保護回路１１は、過電流や過熱を検出すると、出力ＭＯＳトランジスタＭ０のゲートとＧＮＤ端子間を短絡して出力ＭＯＳトランジスタＭ０のゲートの電荷をＧＮＤ端子へ放電し、出力ＭＯＳトランジスタＭ０をオフすることで、出力ＭＯＳトランジスタの破壊を防止する。尚、半導体装置１において、出力ＭＯＳトランジスタＭ０の動作を制御する回路を制御回路といい、制御回路には、保護回路１１やレベルシフト回路１２が含まれる。

ゲートプルダウン回路１３は、Ｖｃｃ端子の電源電圧に基づいて、Ｌ負荷２と出力ＭＯＳトランジスタＭ０間のＯＵＴ端子の出力電圧を検出し、出力ＭＯＳトランジスタＭ０のゲート信号（制御信号）Ｓ１を調整する制御信号調整回路である。

ゲートプルダウン回路１３は、ＯＵＴ端子とＧＮＤ端子との間に直列に接続された抵抗Ｒ３とＮｃｈ型のＭＯＳトランジスタＮ３（第１の電圧検出トランジスタ）、出力ＭＯＳトランジスタＭ０のゲートとＧＮＤ端子との間に接続されたＮｃｈ型のＭＯＳトランジスタＮ４（第２の電圧検出トランジスタ）を備えている。

ＭＯＳトランジスタＮ３は、Ｖｃｃ端子の電圧を検出する電源電圧検出回路であり、電源電圧が第１のレベル（ＭＯＳトランジスタＮ３の閾値）以下であることを検出する。ＭＯＳトランジスタＮ３は、ドレインが抵抗Ｒ３を介してＯＵＴ端子に接続され、ゲートがＶｃｃ端子に接続され、ソースがＧＮＤ端子に接続されている。ＭＯＳトランジスタＮ３は、Ｖｃｃ端子の電圧に応じて抵抗Ｒ３とＧＮＤ端子間を導通／非導通にする。

ＭＯＳトランジスタＮ４は、ＭＯＳトランジスタＮ３による電源電圧の検出に基づいて、ＯＵＴ端子の電圧を検出しゲート電圧を調整する（ゲート電荷を放電する）出力電圧検出回路である。つまり、ＭＯＳトランジスタＮ４は、Ｖｃｃ端子の電源電圧が第１のレベル以下の場合に、ＯＵＴ端子の出力電圧の検出動作を行い、出力電圧が第２のレベル（ＭＯＳトランジスタＮ４の閾値）以上の場合に、出力ＭＯＳトランジスタのゲート電圧を調整する。ＭＯＳトランジスタＮ４は、出力ＭＯＳトランジスタのオフ状態を維持させるために、出力ＭＯＳトランジスタのゲート電圧を少なくとも出力ＭＯＳトランジスタの閾値以下となるようにゲート電圧を低下させる。ＭＯＳトランジスタＮ４は、ドレインが出力ＭＯＳトランジスタＭ０のゲートに接続され、ゲートが抵抗Ｒ３とＭＯＳトランジスタＮ３間のノードに接続され、ソースがＧＮＤ端子に接続されている。ＭＯＳトランジスタＮ４は、抵抗Ｒ３とＭＯＳトランジスタＮ３間のノードの電圧、つまり、ＯＵＴ端子の電圧に応じて出力ＭＯＳトランジスタのゲートとＧＮＤ端子間を導通／非導通にする。

例えば、Ｖｃｃ端子の電圧がＭＯＳトランジスタＮ３の閾値以上の場合、ＭＯＳトランジスタＮ３がオンし、抵抗Ｒ３とＭＯＳトランジスタＮ３間のノード電位が下がるため、ＭＯＳトランジスタＮ４がオフする。よって、出力ＭＯＳトランジスタＭ０のゲートとＧＮＤ端子が接続されないため、レベルシフト回路１２の生成するゲート信号Ｓ１がそのまま出力ＭＯＳトランジスタＭ０のゲートに入力され、ゲート信号Ｓ１に応じて出力ＭＯＳトランジスタＭ０がオン／オフする。

ここで、図３のタイミングチャートを用いて、Ｖｃｃ端子の電位が０Ｖまたは電源スイッチ４ｂがオープンの時における、ゲートプルダウン回路１３によるゲート信号調整動作について説明する。図３は、Ｖｃｃ端子に電圧が印加されていない場合の波形を示しており、図３（ａ）はＯＵＴ端子の電圧を示し、図３（ｂ）は出力ＭＯＳトランジスタＭ０のゲート電圧を示し、図３（ｃ）はＯＵＴ端子の電流を示している。

Ｖｃｃ端子の電位が０Ｖまたは電源スイッチ４ｂがオープンの時、レベルシフト回路１２からゲート信号Ｓ１が出力されないため、出力ＭＯＳトランジスタＭ０のゲート電圧は０Ｖ（接地レベル）である。また、Ｖｃｃ端子の電圧がＭＯＳトランジスタＮ３の閾値よりも低いため、ＭＯＳトランジスタＮ３がオフし、抵抗Ｒ３とＭＯＳトランジスタＮ３間のノード電位は、ＯＵＴ端子の電位に応じたレベルとなる。

このとき、図３（ａ）のように、時間ｔ１にＯＵＴ端子に急峻なステップ状の電圧が印加されると、抵抗Ｒ３とＭＯＳトランジスタＮ３間のノード電位も同様にステップ状に上昇する。このノード電位がＭＯＳトランジスタＮ４の閾値以上になると、ＭＯＳトランジスタＮ４がオンする。そうすると、出力ＭＯＳトランジスタＭ０のゲートとＧＮＤ端子が短絡され、ゲート電荷が放電されるため、図３（ｂ）のように、ゲート電圧の上昇が抑制され（ゲート電圧がプルダウンされ）、０Ｖのままとなる。ゲート電圧が上昇しないため、出力ＭＯＳトランジスタＭ０がオフのままであり、図３（ｃ）のように、出力電流も流れることがない。

本実施形態では、Ｌ負荷２と半導体装置１のＯＵＴ端子には電源スイッチ４ａを介して電源電圧が印加され、半導体装置１のＶｃｃ端子には電源スイッチ４ｂを介して電源電圧が印加される。この電源スイッチ４ａ，４ｂのオンするタイミングがシステムにより数ｍｓのずれが生ずるため、図３のようにＶｃｃ端子に電圧が印加されない状態でＯＵＴ端子に急峻なステップ状電圧が印加される場合がある。この場合に、ＯＵＴ電圧が上昇しても寄生容量によって出力ＭＯＳトランジスタＭ０が動作しＬ負荷へ流れる電流を抑止することができる。

以上のように、本実施形態では、Ｖｃｃ端子に電源電圧が与えられていない場合でも、出力端子に印加された電圧を利用して、出力ＭＯＳトランジスタのゲートプルダウン回路を動作させることが可能である。このため、電源電圧Ｖｃｃが与えられていない時でも、出力端子にステップ状の電圧が印加された場合に寄生容量によりゲート電位が上昇して出力ＭＯＳトランジスタがオンすることを防ぐことができる。したがって、負荷に不要な電流が流れることを防止し、負荷の誤動作を抑止することができる。

また、本実施形態では、図８の従来例と比べて、Ｌ負荷と電源の間ではなく、ＯＵＴ端子の電位を直接参照しているため、出力ＭＯＳトランジスタＭ０にかかる電圧に応じて精度よくゲートプルダウン回路を動作させ、出力ＭＯＳトランジスタのゲート電圧の上昇を抑えることができる。従来例のようにゲートに接続されたインバータの入力信号を調整するのではなく、出力ＭＯＳトランジスタＭ０のゲート電圧を直接調整するため、ゲート電圧の上昇を確実に抑えることができる。

本発明の実施の形態２．
次に、本発明の実施の形態２にかかる半導体装置について説明する。本実施形態にかかる半導体装置は、実施の形態１と比べて、ゲートプルダウン回路の動作電圧の設定を可能とするものである。

図４は、本実施形態にかかる半導体装置の回路図である。図４において、図２と同一の符号を付されたものは同様の要素である。本実施形態では、レベルシフト回路１２の抵抗Ｒ２を抵抗Ｒ２１と抵抗Ｒ２２に分割し、抵抗Ｒ２１と抵抗Ｒ２２間のノードにゲートプルダウン回路１３のＭＯＳトランジスタＮ３のゲートを接続している。つまり、Ｖｃｃ端子の電圧を分圧した分圧電圧が第１のレベル（ＭＯＳトランジスタＮ３の閾値）以下の場合に、ＭＯＳトランジスタＮ４が出力電圧の検出動作を行う。

実施の形態１では、Ｖｃｃ端子の電位がＭＯＳトランジスタＮ３の閾値電圧Ｖｔを超えたところでＭＯＳトランジスタＮ３がオンし、ＭＯＳトランジスタＮ４がカットオフしてゲートプルダウン回路が遮断される。これに対し、本実施形態では、ゲートプルダウン回路が遮断される電圧は、（Ｒ２＋Ｒ３）÷Ｒ２×Ｖｔとなり、抵抗Ｒ２１と抵抗Ｒ２２の分圧比を調整することによりゲートプルダウン回路の遮断電圧を調整することができる。

尚、上述の実施の形態は一例であり、このほか、本発明の要旨を逸脱しない範囲で種々の変形、実施が可能である。例えば、上述の例では、スイッチング素子をＭＯＳトランジスタとしたが、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等のその他のスイッチング素子でもよい。また、上記の回路においてトランジスタの導電型を変更して回路を構成してもよい。

本発明にかかる半導体装置を含むシステムの構成図である。 本発明にかかる半導体装置の構成を示す回路図である。 本発明にかかる半導体装置の動作を示すタイミングチャートである。 本発明にかかる半導体装置の構成を示す回路図である。 従来の半導体装置の構成を示す回路図である。 従来の半導体装置の構成を示す回路図である。 従来の半導体装置の動作を示すタイミングチャートである。 従来の半導体装置の構成を示す回路図である。

符号の説明

１ 半導体装置
２ Ｌ負荷
３ 電源
４ａ，４ｂ 電源スイッチ
５ マイコン
１１ 保護回路
１２ レベルシフト回路
１３ ゲートプルダウン回路
Ｍ０ 出力ＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４ ＭＯＳトランジスタ
Ｒ１，Ｒ２，Ｒ３ 抵抗

Claims (9)

1. 制御端子に入力される制御信号に応じて、負荷に流れる電流を制御するスイッチング素子と、
   電源電圧に基づいて、入力信号のレベルをシフトし前記制御信号を生成するレベルシフト回路と、
   前記電源電圧に基づいて、前記負荷と前記スイッチング素子との間の出力電圧を検出し、前記制御信号のレベルを調整する制御信号調整回路と、を備える、
   半導体装置。
2. 前記制御信号調整回路は、前記電源電圧が第１のレベル以下の場合に、前記出力電圧の検出動作を行う、
   請求項１に記載の半導体装置。
3. 前記制御信号調整回路は、前記電源電圧を分圧した分圧電圧が第１のレベル以下の場合に、前記出力電圧の検出動作を行う、
   請求項１に記載の半導体装置。
4. 前記制御信号調整回路は、前記出力電圧が第２のレベル以上の場合に、前記制御信号のレベルを調整する、
   請求項２又は３に記載の半導体装置。
5. 前記制御信号調整回路は、前記スイッチング素子の閾値以下となるように前記制御信号を調整する、
   請求項１乃至４のいずれか一つに記載の半導体装置。
6. 負荷を接続する出力端子と低電位端子との間に接続された出力トランジスタと、
   高電位端子と低電位端子との間に接続され、入力信号をレベルシフトした制御信号を前記出力トランジスタの制御端子に入力するレベルシフト回路と、
   前記出力端子と前記低電位端子との間に接続され、前記高電位端子の電圧に応じて導通制御する第１の電圧検出トランジスタと、
   前記出力トランジスタの制御端子と前記低電位端子との間に接続され、前記出力端子の電圧に応じて導通制御する第２の電圧検出トランジスタと、を備える、
   半導体装置。
7. 前記第１の電圧検出トランジスタの制御端子は、前記高電位端子に接続されている、
   請求項６に記載の半導体装置。
8. 前記高電位端子の電圧を分圧する分圧抵抗を有し、
   前記第１の電圧検出トランジスタの制御端子は、前記分圧抵抗に接続されている、
   請求項６に記載の半導体装置。
9. 前記第１の電圧検出トランジスタと前記出力端子との間に接続された抵抗素子を有し、
   前記第２の電圧検出トランジスタの制御端子は、前記第１の電圧検出トランジスタと前記抵抗素子との間に接続されている、
   請求項６乃至８のいずれか一つに記載の半導体装置。
   
   

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