JP5274823B2

JP5274823B2 - 電力供給制御回路

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Publication number: JP5274823B2
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Description

本発明は電力供給制御回路に関し、特に、負荷への電力供給制御を行う出力トランジスタを電源ラインに重畳され得る過電圧から保護する機能（以下、過電圧保護機能）と共に、電源の逆接続に対しても保護する機能（以下、電源逆接続保護機能）を有する電力供給制御回路に関する。

過電圧保護機能を備えた電力供給制御回路として、例えば特許文献１に開示されたものがある。その構成を図１を用いて説明するが、本回路１００は、ゲート電荷放電回路１０８、ゲート抵抗１０７、出力ＭＯＳトランジスタ１０９、第１のスイッチ１１０、ダイナミッククランプ回路１１１、負荷１１２を有している構成されている。

過電圧保護機能は、出力トランジスタのゲートと電源ライン１０１（バッテリー電源等のプラス端子が接続）との間にスイッチトランジスタ１１０とクランプ用ダイオード１１１を直列に設けると共に、トランジスタ１１０のゲートに基準電圧として接地電位（バッテリー電源のマイナス端子が電気的に接続）１３０を印加することによって得られる。その動作については、特許文献１に詳述されているので、省略する。

一方、電源逆接続保護機能を備えた電力供給制御回路としては、例えば特許文献２に開示されたものがある。その構成を図２を用いて説明する。なお、図１と同一の構成要素は同じ番号で示すが、制御用Ｎｃｈスイッチとしてのトランジスタ１１４を第３の電源として示した電源ライン（バッテリー電源のマイナス端子が電気的に接続）１０３と出力トランジスタ１１６との間に接続することにより、特許文献２に説明されているように、電源を逆接続した場合に、トランジスタ１１４の寄生ダイオード１１５を介して出力トランジスタ１０９に電荷を与えることでこれを導通状態とし保護を行っている。

なお、図１および図２で負荷１１２の一端が接続された第２の電源としての電源ライン１０２にはバッテリー電源のマイナス端子が接続される。

特開２００７−０２８７４７号公報特開２００７−０１９８１２号公報

このように、過電圧保護機能として図１が、電源逆接続保護機能として図２がそれぞれ提案されているが、これら機能を両方とも搭載した電力供給制御回路が望まれている。この場合、図１のトランジスタ１０９のゲートとバッテリー電源のマイナス端子が接続される電源ラインとの間に、図２に従って制御スイッチトランジスタ１１４を設けることが考えられるが、かかる構成では、負荷１１２が出力トランジスタ１０９の非導通に伴い逆起電圧を発生した際に、スイッチ１１０が導通せず出力トランジスタ１０９に対して所定のクランプ電圧が印加されない、という問題が生じる。

すなわち、過電圧保護機能のためのトランジスタ１１０は、出力トランジスタ１０９の非導通状態への変化に伴い負荷１１２が発生する逆起電力に応じて導通する必要があり、そのメカニズムは、出力端子１０６の負荷逆起電力に伴う負電圧への変化をトランジスタ１０８およびゲート抵抗１０７を介して出力トランジスタ１０９のゲートに伝え、これによって、トランジスタ１１０を導通するのである。ところが、出力トランジスタ１０９のゲート電位が低下しようとすると、電源逆接続機能として設けられたトランジスタ１１４が有する寄生ダイオード１１５が導通し、出力トランジスタ１０９のゲート電位の低下が抑えられ、結果として、トランジスタ１１０の導通が妨げられることになる。

本発明による電力供給制御回路は、電源電圧がそれらの間に印加される第１および第２電源ライン、前記第１電源ラインと負荷が接続される出力端子との間に設けられた出力トランジスタ、前記出力端子に前記負荷からの逆起電圧が印加されるときに導通して前記第１電源ラインと前記出力トランジスタの制御端子との間に第１電気通路を形成するスイッチトランジスタ、ならびに電源電圧が逆方向に印加された場合は前記第２電源ラインと前記出力トランジスタの制御端子との間に第２電気通路を形成して前記出力トランジスタを導通状態とすると共に、前記電源電圧が正常に印加された場合は前記第２電気通路を切断状態にする第２制御手段を備えることを特徴としている。

このように、本発明では、電源電圧が逆方向に接続された場合、出力トランジスタの制御端子に対して電気通路が形成されるので、出力トランジスタを導通せしめている。この電気通路は、電源が正常に接続された場合、切断されるようになっているので、所期の動作に対し影響は与えず、スイッチトランジスタは負荷の逆起電圧に対して導通し出力トランジスタを保護することになる。

かくして、出力トランジスタは、電源の正常接続時でも逆接続時でも保護することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図３に、本発明実施の形態１による電力供給制御回路３００を示す。本回路３００は、ゲート電荷放電回路１０８、ゲート抵抗１０７、出力トランジスタ１０９、第１のスイッチ１１０、ダイナミッククランプ回路１１１、ドライバ回路１１３、電源逆接続保護用スイッチ１１４、抵抗１１８、第２のスイッチ１２１、バックゲート（ＢＧ）制御回路１２２、および負荷１１２を有している。なお、ゲート抵抗１０７は省略しても良い。

出力トランジスタ１０９はＮチャネルＭＯＳの所謂ハイサイド構成としてされており、その第１の端子（例えば、ドレイン）は第１の電源ライン（例えば、バッテリー電源のプラス端子）１０１に接続されており、第２の端子（例えば、ソース）は負荷１１２を介して第２の電源ライン（例えば、バッテリー電源のマイナス端子であって接地電位）１０２に接続されている。出力トランジスタ１０９と負荷１１２との接続点は出力端子１０６となる。出力トランジスタ１０９の制御端子（例えば、ゲート）はゲート抵抗１０７の一端が接続され、その他端には、ドライバ回路１０４から第１の制御信号１０４が入力される。ゲート抵抗１０７の他端と出力端子１０６との間にはゲート電荷放電回路１０８が接続されている。

ゲート電荷放電回路１０８は、本実施の形態では、Ｎチャネル型のＭＯＳトランジスタで構成される。このトランジスタ１０８のドレインはゲート抵抗１０７の他端に、ソースは出力端子１０６にそれぞれ接続され、ゲートにはドライバ回路１１３から第２の制御信号１０５が供給される。

出力トランジスタ１０９の制御端子（ゲート）には、電源逆接続保護スイッチとしてNチャネルＭＯＳトランジスタ１１４のドレインが接続され、そのソースは抵抗１１８を介して電源ライン１０３（バッテリー電源のマイナス端子が電気的に接続)に接続される。トランジスタ１１４のゲートは自己のソースと接続されている。

出力トランジスタ１０９が有する寄生ダイオード１１６はアノードが出力端子１０６に接続され、カソードが第１の電源１０１に接続される。トランジスタ１１４が有する寄生ダイオード１１５は、そのアノードが第１の抵抗１１８の一端に、カソードが出力トランジスタ１０９の制御端子に接続されるものとなる。ドライバ回路１１３は、電源ライン１０１および１０３間に接続され、両ライン間の電圧を電源として動作する。

過電圧保護機能のために、出力トランジスタ１０９のゲートと電源ライン１０１との間には第１のスイッチ１１０とダイナミッククランプ回路１１１が直列に接続されている。本実施の形態では、第１のスイッチ１１０はＮチャネル型ＭＯＳトランジスタで構成され、ダイナミッククランプ回路１１１は１つのツェナーダイオードで構成される。

トランジスタ１１０のソースは出力トランジスタ１０９のゲートに、ドレインはダイナミッククランプ回路１１１のアノードに、制御端子（例えば、ゲート）は基準電圧ノード１３０に、基板端子（バックゲート）は出力端子１０６にそれぞれ接続されている。ダイナミッククランプ回路１１１のカソードは、電源ライン１０１に接続されている。基準電圧ノード１３０には、電源電圧が正常に印加された場合は、ほぼ接地電位（電源ライン１０３の電位）が現れる。

スイッチトランジスタ１１０は、基準電圧ノード１３０の電位と出力ＭＯＳトランジスタ１０９のゲート電圧とを比較して、２つの電位差が第１のスイッチ１１０であるＭＯＳトランジスタの閾値以上となった場合に導通状態となる。

ダイナミッククランプ回路１１１は、アノード−カソード間の電圧差がダイオードの降伏電圧以上になった場合に、アノード−カソード間の電圧差を所定の電圧値（例えば、ダイナミッククランプ電圧）以下に制限する回路である。負荷１１２は、ソレノイド等のインダクタンス成分を有するＬ負荷、あるいは出力端子に接続されるワイヤーハーネスのインダクタンス成分である。

本電力供給制御回路３００は、さらに、出力端子１０６と第１の抵抗１１８との間に第２のスイッチ１２１が接続されている。第２のスイッチ１２１は、本実施の形態では、Ｎチャネル型のＭＯＳトランジスタで構成され、そのドレイン/ソースの一方は出力端子１０６と接続され、他方は第１の抵抗１１８の一端に接続されている。一方、他方と記したのは、回路動作上ソースにもドレインにもなるためである。そして、トランジスタ１２１の制御端子（ゲート（フロントゲートともいう））および基板端子（バックゲート）にはゲート電圧制御回路１２２から後述するゲート電圧が供給されている。

図４を参照すると、ゲート電圧制御回路１２２は電源ライン１０１および１０３間に直列に接続されたダイオード１２０および抵抗１１９からなるバイアス制御回路１２５を備え、その出力ノード１２３の電位がトランジスタ１２１のゲートに供給される。したがって、電源が正常に接続された場合は、ダイオード１２０は非導状態となるので、トランジスタ１２１のゲートには電源ライン１０３の電位とほぼ等しい電位が印加される。一方、電源が逆接続された場合は、ダイオード１２０は順方向にバイアスされるので、電源ライン１０１の電位とほぼ等しい電位がトランジスタ１２１のゲートに与えられる。

ゲート電圧制御回路１２２は、さらに、出力端子１０６とバイアス制御回路の出力ノード１４０との間に直列に接続された４つのＮチャネルＭＯＳトランジスタ１２３、１２４、１２５、１２６を有する。トランジスタ１２３のドレインは出力端子１０６に接続され、ソースはトランジスタ１２４のソースに接続されている。トランジスタ１２４のドレインはトランジスタ１２１の制御端子とトランジスタ１２５のドレインに接続されている。トランジスタ１２３と１２４の制御端子は共に出力ノード１４０に接続され、基板端子は共にトランジスタ１２３のソースに接続されている。トランジスタ１２５のソースはトランジスタ１２６のソースに接続されており、トランジスタ１２６のドレインは出力ノード１４０に接続されている。トランジスタ１２５と１２６の制御端子は出力端子１０６に接続され、基板端子はトランジスタ１２５のソースに接続されている。

なお、図３のドライバ回路１１３の構成や動作は当業者にとってよく知られていることであるので、それらについては省略する。

次に、本電力供給制御回路３００の動作について詳細に説明する。ここで、動作としては、電源が正常に接続された場合と、電源が逆接続された場合がある。また、電源が正常に接続された場合には、出力トランジスタ１０９が導通状態になり、負荷１１２に出力端子１０６を介して電力を供給する導通モードと、出力トランジスタ１０９が非導通状態になるターンオフ時に出力端子１０６に負荷１１２から逆起電圧としての負電圧サージが発生する負電圧サージモード、バッテリーの端子がオルタネータの発電中にはずれることによってバッテリー電源１０１に正電圧サージ（ダンプサージ）が発生するダンプサージモードとがある。この４つのモードに分けて電力供給制御回路１００の動作を説明する。

まず、導通モードでは、第１の制御信号１０４がＨｉｇｈ（ハイ）レベルとなると、出力トランジスタ１０９が導通状態となる。第１の制御信号１０４のＨｉｇｈレベル信号は、出力トランジスタ１０９を低チャネル抵抗で導通状態とするため、例えばバッテリー電源（電源ライン１０１−１０３間電圧）を昇圧した電圧である。これによって、負荷１１２に出力端子１０６を介して電力が供給される。この時、ゲート電荷放電回路としてのトランジスタ１０８のゲートは、第１の制御信号１０４とは逆相となる第２の制御信号１０５がＬｏｗ（ロウ）レベル（例えば接地電位）であるので、非導通状態となる。

電源正常接続状態では、基準電圧ノード１３０は接地電位（ロウレベル）となっており、一方、出力トランジスタ１０９のゲート電圧はハイレベル(電源ライン１０１のレベルより高いブートストラップ電位)となっているので、第１のスイッチトランジスタ１１０は非導通状態となる。従って、ダイナミッククランプ回路１１１は非活性化のままである。

ゲート電圧制御回路１２２（図４）において、バイアス出力ノード１４０はほぼ電源ライン１０３の接地電位であり、出力端子１０６が高電位となっているので、トランジスタ１２３および１２４のソース電位は、トランジスタ１２３の基板端子−ドレイン端子の寄生ダイオード（不図示）を介して出力端子１０６の電位よりも０．７Ｖ程度高い電位となっているが、制御端子の電位が接地電位であるため、トランジスタ１２３および１２４は非導通である。一方、トランジスタ１２５および１２６のソース電位は、トランジスタ１２６の基板端子−ドレイン端子の寄生ダイオード（不図示）を介して基準電圧１０３の電位よりも０．７Ｖ程度高い電位となっているが、制御端子の電位が出力端子１０６の電位であるため、トランジスタ１２５および１２６は導通状態となる。

これにより、バイアス制御回路１２２は図３のトランジスタ１２１の制御端子および基板端子の両方をほぼ接地電位とする結果、トランジスタ１２１を非導通状態とする。さらにこのときは、電源逆接続保護用トランジスタ１１４は、逆バイアス状態であるので非導通状態である。

次に、負電圧サージモードの動作について説明する。負電圧サージは、出力トランジスタ１０９が非導通状態になるターンオフ時に発生する。この場合、第１の制御信号１０４はＬｏｗレベル（接地電位）であり、第２の制御信号１０５はＨｉｇｈレベル（少なくとも電源ライン１０１のレベルであり、回路によってはライン１０１よりも高くしたブートストラップ電位となる）である。

第２の制御信号１０５がＨｉｇｈレベルであるので、ゲート電荷放電トランジスタ１０８は導通状態となり、出力トランジスタ１０９は、そのゲート電荷がゲート抵抗１０７とゲート電荷放電回路１０８を介して放電され結果、非導通状態となる。これに応答して、負荷１１２のＬ（インダクタ）成分が負電圧サージを発生させる。

この負電圧が発生すると、図５のように、出力端子１０６の電圧が降下する。さらに、ゲート電荷放電トランジスタ１０８が導通状態であるので、出力端子１０６の電圧降下に基づいて出力トランジスタ１０９のゲートの電圧も降下する。

出力端子１０６の負電圧への変化により、基準電圧ノード１０３の電位（接地電位）が出力端子１０６の電位よりも高くなると、バイアス制御回路１２２（図４）のトランジスタ１２３および１２４が導通状態となり、トランジスタ１２５および１２６が非導通状態となる。これにより、本制御回路１２２は、トランジスタ１２１（図３）の基板端子を出力端子１０６の電位にし、一方、その制御端子はほぼ接地電位のままであるので、トランジスタ１２１のソース電圧はゲート電圧よりも低くなって導通状態となる。

トランジスタ１２１の導通は、電源逆接続保護用トランジスタ１１４のソース・ゲート接続点電位を出力端子１０６の電位と実質的に同じにする。一方、そのドレイン側電位は出力端子１０６の電位以上になっている。したがって、トランジスタ１１４は非導通状態を維持する。また寄生ダイオード１１５も逆バイアス状態である。かくして、負電圧サージモードにおいてトランジスタ１１４の確実な非導通が保証される。

出力端子１０６の電圧低下により、第１のスイッチトランジスタ１１０のゲート電圧である基準電圧ノード１０３の電圧（＝接地電位）と出力トランジスタ１０９のゲートとの電位差がトランジスタ１１０の閾値を上回ると、第１のスイッチ１１０は導通状態となる。その後、さらに出力端子１０６の電圧低下（図５）に伴い出力トランジスタ１０９のゲートの電圧が降下し、ダイナミッククランプ回路１１１の両端の電位差が、ダイナミッククランプ回路の降伏電圧以上になると、ダイナミッククランプ回路１１１の両端にダイナミッククランプ電圧が発生し、出力トランジスタ１０９は導通状態となる。これによって、出力トランジスタ１０９のドレイン−ゲート間電圧は、ダイナミッククランプ電圧によって制限される。さらに、出力トランジスタ１０９のドレイン−ソース間の電圧は、ダイナミッククランプ電圧と出力トランジスタ１０９の閾値電圧を足し合わせた電圧値によって制限される。

この動作期間においても、トランジスタ１１４および寄生ダイオード１１５は、その両端間電圧が、導通状態のトランジスタ１２１の存在によりそれらの閾値電圧を超えないので、非導通状態を維持する。

なお、負荷１１２が発生した逆起電力はこの後負荷１１２自身で吸収され、出力端子１０６は、図５のように、ゼロ電位（接地電位）に収束する。

次に、ダンプサージモードの動作について説明する。ダンプサージが電源ライン１０１に印加されその電圧が上昇する。この場合、第１のスイッチとしてのトランジスタ１１０のゲート電圧は接地電位であるのに対し、出力トランジスタ１０９のゲートも出力端子１０６も接地電圧以上となっているので、トランジスタ１１０は非導通状態となる。つまり、出力トランジスタ１０９のゲートとバッテリー電源ライン１０１は電気的に切り離されることになり、したがって、出力トランジスタ１０９は、そのゲートがバッテリー電源１０１の電圧変動の影響を受けることはなく、非導通状態となる。

ダンプサージ電圧は、非導通状態となっている出力トランジスタ１０９のソース−ドレイン間に印加されることになる。ここで、出力トランジスタ１０９のドレイン−ゲート間の耐圧、及び、ドレイン−ソース間の耐圧は、一般的にダンプサージ電圧よりも高くなるように設計されているため、ダンプサージによって出力トランジスタ１０９が破壊されることはない。

また、第２のスイッチトランジスタ１２１は出力トランジスタ１０９が非導通状態であるので、ゲート−ソース間の電位は等しく非導通状態である。電源逆接続保護用トランジスタ１１４のゲート−ソース間等が順バイアスされることがないので非導通状態である。

かくして、負電圧サージモードでもダンプモードでも、トランジスタ１１４および寄生ダイオード１１５は非導通状態に維持されており、これらモードにおける所期の動作が実現される。

次に、電源の逆接続時の動作について説明する。操作者が誤って、バッテリー電源ＶＢの極性を反対に接続した場合を考える。すなわちバッテリー電源のプラス端子を電源ライン１０２および１０３に電気的に接続し、電源のマイナス端子を電源ライン１０１に電気的に接続した場合である。この場合、第２の電源ライン１０２および第３の電源ライン１０３を接地電位と見做すと、第１の電源ライン１０１は−ＶＢ電位となる。

係る状態では、トランジスタ１１４のゲート・ソースは共通接続されているが、その寄生ダイオード１１５が導通し、電源ライン１０３と出力トランジスタ１０９のゲートとの間に電気通路を形成する。

トランジスタ１２１に関しては、そのゲートはバイアス制御回路１２２（図４）から−ＶＢ＋０．７Ｖの電位が与えられ、一方、そのソースはほぼ接地電位となるので、非導通状態であり、トランジスタ１１４やダイオード１１５に対する影響を与えない。

このようにして、電源の逆接続時は、出力トランジスタ１０９が導通し、そのソースからドレインに向けて、正常接続時とは逆方向となる電流が流れる。このときの電流は、正常動作時における負荷電流とほぼ同じ大きさであり、出力トランジスタ１０９のオン抵抗も正常動作時とほぼ同一となる。従って、出力トランジスタ１０９の発熱量は、正常動作時（バッテリー電源ＶＢを正常に接続したとき）と同一となる。

かくして、バッテリー電源ＶＢを逆接続した場合でも、出力トランジスタ１０９が加熱により破壊されることを防止することができる。

以上のとおり、本実施の形態の回路３００では、出力トランジスタを電源ラインに印加され得る過電圧からも、負荷の逆起電圧からも、そして、電源を逆方向に接続した場合からも、保護できることになる。
すなわち、トランジスタ１２１、１１４および抵抗１１８からなる回路であって、電源逆接続時は電源ライン１０３と出力トランジスタ１０９の制御端子との間に電気通路を形成して出力トランジスタ１０９を導通状態とすると共に、電源正常接続時は出力端子１０６に負荷サージ電圧が印加された場合でも当該電気通路を切断状態に維持する制御手段としての回路を設けることにより、電源正常接続時の所望の回路動作を保証している。
なお、トランジスタ１１４は、アノードが抵抗１１８側に接続されたダイオードで置き換えても良い。

また、基準電圧ノード１３０は、電源逆接続時は、トランジスタ１１０を確実に非導通とするために、電源ライン１０１とほぼ同じ電位を取ることが好ましい。その目的のためには、図４のバイアスノード１２３を基準電圧ノード１３０に接続すれば良い。

図６を参照すると、図４に示したバイアス制御回路１２５の他の実施形態が示されている。本回路１２５、４つのＮチャネルＭＯＳトランジスタ５０１〜５０４を有し、図示のように接続されている。

本構成によれば、電源が正常状態で接続される場合、すなわち、電源ライン１０１に＋ＶＢ電位が、１０３に接地電位がそれぞれ供給される場合、トランジスタ５０１および５０２は共に非導通状態、５０３および５０４は共に導通状態となり、基準電圧ノード１３０には接地電位が出力される。

電源が逆方向に接続された場合、すなわち、電源ライン１０１に−ＶＢ電位が、１０３に接地電位がそれぞれ供給される場合、トランジスタ５０１および５０２は共に導通状態、５０３および５０４は共に非導通状態となり、基準電圧ノード１３０には−ＶＢ電位が出力される。

本発明のさらに他の実施の形態を図７に示す。図３と同一の構成要素については同じ番号で示し、それらの説明は省略する。

本実施の形態による電力供給制御回路４００は、スイッチトランジスタ１２１と出力端子１０６との間にダイオード１５１がさらに設けられていることが図３と大きく異なる。このダイオード１５１は、特に、電源の逆接続モードにおいて、スイッチトランジスタ１２１をより確実に非導通状態にする役割を果たしている。

本構成によれば、電源が逆方向に接続された場合、すなわち、電源ライン１０１に−ＶＢ電位が、１０３に接地電位がそれぞれ供給される場合、基準電圧ノード１３０には−ＶＢ電位が出力され、ダイオード１５１のアノードには−ＶＢ電位が出力される。

以上のとおり、本発明による電力供給制御回路は、ターンオフ時に発生する逆起電圧（負電圧サージ）に対し、電源逆接続保護回路に起因して起こる、過電圧保護機能部の誤動作が防止される。一方、電源が逆接続された場合は電源逆接続保護機能部が所期の動作を実行することができる。

なお、本発明は上記各実施の形態に限定されないことは言うまでもない。特に、トランジスタやダイオードの数等は、要求される回路定数に応じて適宜設定することができる。

第１の従来例を示す回路図である。第２の従来例を示す回路図である。本発明の第１の実施の形態を示す回路図である。図３のゲート電圧制御回路の一例を示す回路図である。図３の電源電圧正常接続時における出力端子の電圧を示す波形図である。図４のバイアス電圧制御回路の他の例を示す回路図である。本発明の第２の実施の形態を示す回路図である。

符号の説明

１０９：出力トランジスタ、１１０：ダイナミッククランプ回路内スイッチトランジスタ、１１４、１２１：制御用トランジスタ、１２２：ゲート電圧制御回路、１２５：バイアス電圧制御回路

Claims

電源電圧がそれらの間に印加される第１および第２電源ライン、前記第１電源ラインと負荷が接続される出力端子との間に設けられた出力トランジスタ、前記出力端子に前記負荷からの逆起電圧が印加されるときに導通して前記第１電源ラインと前記出力トランジスタの制御端子との間に第１電気通路を形成するスイッチトランジスタ、ならびに電源電圧が前記第１および第２電源ラインに逆方向に印加された場合は前記第２電源ラインと前記出力トランジスタの制御端子との間に第２電気通路を形成して前記出力トランジスタを導通状態とすると共に、前記電源電圧が正常に印加された場合は前記第２電気通路を切断状態にする制御手段を備える電力供給制御回路。
前記制御手段は、前記出力トランジスタの制御端子と前記第２電源ラインとの間に設けられ前記第２電気通路を形成するスイッチング素子、および前記出力端子と前記第２電源ラインとの間に設けられ前記第２電気通路を切断状態にする第２スイッチトランジスタを有する請求項１に記載の電力供給制御回路。
前記制御手段は、前記第２スイッチトランジスタの制御端子に、前記電源電圧が正常に印加された場合は前記第２電源ラインの電圧にほぼ等しい電圧を与え、前記電源電圧が逆方向に印加された場合は前記第１電源ラインの電圧にほぼ等しい電位を与えると共に、前記第２スイッチトランジスタの基板端子に、前記電源電圧が正常に印加された場合は前記第２電源ラインの電圧にほぼ等しい電圧を与え、前記電源電圧が逆方向に印加された場合は前記出力端子の電圧を与えるゲート電圧制御回路をさらに有する請求項２に記載の電力供給制御回路。
前記ゲート電圧制御回路は、前記出力端子と前記第２スイッチトランジスタの基板端子との間に直列に接続された第１および第２トランジスタ、前記第２電源ラインと前記第２スイッチトランジスタの基板端子との間に直列に接続された第３および第４トランジスタとを有し、前記第１および第２トランジスタの制御端子は前記第２電源ラインに、第３および第４トランジスタの制御端子は前記出力端子にそれぞれ接続されている請求項３に記載の電力供給制御回路。
前記ゲート電圧制御回路は、前記第１電源ラインと出力ノードとの間に接続されたダイオード、および前記出力ノードと前記第２電源ラインとの間に接続された抵抗とを有し、前記出力ノードが前記第２スイッチトランジスタの制御端子に接続されている請求項３又は４に記載の電力供給制御回路。
前記ゲート電圧制御回路は、前記第１電源ラインと出力ノードとの間に直列に接続された第５および第６トランジスタ、および前記出力ノードと前記第２電源ラインとの間に直列に接続された第７および第８トランジスタを有し、前記第５および第６トランジスタの制御端子は前記第２電源ラインに、前記第７および第８トランジスタの制御端子は前記第１電源ラインにそれぞれ接続されており、前記出力ノードが前記第２スイッチトランジスタの制御端子に接続されている請求項３又は４に記載の電力供給制御回路。
第１電源ラインと出力端子との間に接続される出力トランジスタと、前記出力端子と第２電源ラインとの間に接続される負荷と、前記出力トランジスタの制御端子と前記出力端子との間に接続されたゲート電荷放電用スイッチと、前記第１電源ラインと前記出力端子との間に電圧差を制限するダイナミッククランプ回路および前記ダイナミッククランプ回路と前記出力トランジスタの制御端子との間に接続され基準電圧と前記出力端子の電圧との比較結果に基づいて導通状態が決定される第１のスイッチを有する過電圧保護回路と、電源の逆接続時に前記出力トランジスタの制御端子へ電荷を供給する電源逆接続保護回路と、一端が前記出力端子に接続され他端が第１の抵抗を介して第３電源ラインに接続されている第２スイッチと、この第２スイッチの制御端子を、電源の接続状態に応じて前記第１電源ラインまたは前記第３電源ラインに切り換えると共に、前記第２スイッチの基板端子を、電源の接続状態および前記出力端子の状態によって前記出力端子または前記第３電源ラインに切り換える制御回路とを備える電力供給制御回路。
前記第２スイッチと前記出力端子との間に接続されたダイオードをさらに備える請求項７記載の電力供給制御回路。
前記制御回路は、前記第１電源ラインと前記第２スイッチの制御端子との間に接続されたダイオードと、前記第２スイッチの制御端子と前記第３電源ラインとの間に接続された抵抗とを有する請求項７または８に記載の電力供給制御回路。
前記制御回路は、前記第１電源ラインと前記第２スイッチの制御端子との間に直列に接続された第１および第２トランジスタ、および前記第２スイッチの制御端子と前記第３電源ラインとの間に直列に接続された第３および第４トランジスタを有し、前記第１および第２トランジスタの制御端子は前記第３電源ラインに、前記第３および第４トランジスタの制御端子は前記第１電源ラインにそれぞれ接続されている請求項７または８に記載の電力供給制御回路。
前記電源逆接続保護回路は、前記出力トランジスタの制御端子と前記第２スイッチおよび前記抵抗の接続点との間に設けられたトランジスタを有する請求項７乃至１０のいずれかに記載の電力供給制御回路。
前記制御回路は、前記出力端子と前記第２スイッチの基板端子との間に直列に接続された第５および第６トランジスタ、前記第３電源ラインと前記第２スイッチの基板端子との間に直列に接続された第７および第８トランジスタとをさらに有し、前記第５および第６トランジスタの制御端子は前記第３電源ラインに、第７および第８トランジスタの制御端子は前記出力端子にそれぞれ接続されている請求項７乃至１１のいずれかに記載の電力供給制御回路。