JP4821394B2 - 半導体素子駆動回路 - Google Patents
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Description
尚、特許文献1には図5又は図6と類似した構成のゲート駆動装置が開示されている。
しかしながら、特許文献1の構成は、バイパスダイオードによりIGBTの誤動作(発振)を防止すると共に、ゲート電圧をクランプして電流の増大を抑制することが目的である。従って、上述した用に出力電流の抑制と高速スイッチングとの両立を課題とするものに対して適用を試みたとしても、その解決を図ることはできない。
従って、出力段に電流制限用の抵抗素子を配置せずとも出力電流を制限することができる。尚、ここでの「出力電流」は、半導体素子駆動回路から見てソース,シンクとなる何れの電流も含むものとする。また、電流抑制手段は、駆動対象素子への印加電圧が導通レベルを超えてから制限レベルに達するまでの間は電流抑制動作を行なわないので、その印加電圧範囲内では駆動対象素子を高速にスイッチングすることができる。
請求項10〜14記載の半導体素子駆動回路によれば、駆動対象素子がPチャネルMOSFETである場合について請求項3〜7記載の発明と同様の効果を得ることができる。
以下、本発明の半導体素子駆動回路を、駆動対象素子としてPチャネルMOSFETに適用した場合の第1実施例について図1及び図2を参照して説明する。尚、図5と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。本実施例のゲート駆動回路21は、図5に示すゲート駆動回路14より抵抗素子9を削除している。そして、電源VBと出力端子10との間には、抵抗素子22,ダイオード23,ツェナーダイオード24の直列回路が接続されており、抵抗素子22にはツェナーダイオード25が並列に接続されている。
この時、FET26がONする条件は、R1・I>VT1であり、
VB−R1・I=Vout+VZ1+VD1 ・・・(1)
の関係が成り立つ。従って、
R・I=VB−(Vout+VZ1+VD1) ・・・(2)
であるから、
VB−(Vout+VZ1+VD1)>VT1 ・・・(3)
を満たす出力電圧Voutは、
Vout<VB−(VZ1+VD1+VT1) ・・・(4)
となる。具体数値例として、VB=15V,VD1=0.7(V),VZ1=5(V),VT=1.8(V)を与えると、
Vout<15−(5+0.7+1.8)=7.5(V)
となる。従って、出力電圧Voutが7.5V(制限レベル)を下回ると、FET26がONするようになる。尚、ダイオード23は、FET12のゲート−ソース間電圧Vgsを調整するために配置されている。
従って、出力段に電流制限用の抵抗素子9を配置せずとも、ゲート駆動回路21の出力電流を制限することができる。そして、電流抑制手段47は、FET12に印加するゲート電圧が導通レベルを超えてから制限レベルに達するまでの間は電流抑制動作を行なわないので、その印加電圧範囲内ではFET12を高速にスイッチングさせることができる。
更に、本実施例によれば、FET26のソース−ゲート間,FET27のゲート−ソース間に、ツェナーダイオード25,30を接続したので、FET26,27を過電圧より保護することができる。
図3は本実施例の第2実施例を示すものであり、図6と異なる部分について説明する。第2実施例のゲート駆動回路31は、図6に示すゲート駆動回路16よりやはり抵抗素子9を削除している。そして、出力端子10とグランドとの間には、ダイオード32,ツェナーダイオード33,抵抗素子34の直列回路が接続されており、抵抗素子34にはツェナーダイオード35が並列に接続されている。また、ツェナーダイオード33のアノードには、NチャネルMOSFET36(電流抑制用トランジスタ)のゲートが接続されており、FET36のドレインはトランジスタ8のベースに、ソースはグランドに接続されている。
尚、以上の構成において、ダイオード32,ツェナーダイオード33及び抵抗素子34はバイアス回路37を構成しており、そのバイアス回路37にFET36を加えたものがクランプ回路(電流抑制手段)38を構成している。
この時、FET36がONする条件は、R2・I>VT2であり、
R2・I=Vout−VD2−VZ3 ・・・(5)
であるから、
Vout−VD2−VZ3>VT2 ・・・(6)
を満たす出力電圧Voutは、
Vout>VD2+VZ3+VT2 ・・・(7)
となる。具体数値例として、VD2=0.7(V),VZ3=5(V),VT2=1.8(V)を与えると、
Vout>0.7+5+1.8=7.5(V)
となる。従って、この場合もツェナーダイオード11のツェナー電圧VZ2=8(V)程度に設定しておけば、出力電圧Voutが7.5Vを超えるとFET36がONするようになる。FET36がONすると、トランジスタ8(電源側半導体素子)に流れるベース電流が減少するので、ゲート駆動回路31の出力電流(ソース電流)の増加が抑制されることになる。
図4は本発明の第3実施例を示すものであり、第1実施例と異なる部分について説明する。第3実施例のゲート駆動回路41は、第1実施例のゲート駆動回路21におけるトランジスタ5をNチャネルMOSFET42(グランド側半導体素子)に置き換えたもので、その他の構成は第1実施例と同様である。
駆動制御信号VINがロウレベルでFET12をONさせる際に、出力電圧Voutが(4)式の条件を満たすとFET26がONとなる。すると、カレントミラー回路29が動作して、抵抗素子4に流入しようとする電流の一部をFET28が引くため、FET42のゲート電位は低下する。従って、ゲート駆動回路21の出力電流は低下するように作用する。以上のように構成される第3実施例による場合も、第1実施例と同様の作用効果を得ることができる。
ダイオード23,32は必要に応じて挿入すれば良い。また、駆動対象素子の入力端子に印加する電圧を適宜調整するため、2個以上挿入しても良い。更に、ツェナーダイオード24,33のツェナー電圧も適宜変更すれば良い。
保護用のツェナーダイオード11,25,30,35についても、必要に応じて接続すれば良い。
バイアス回路とクランプ回路とを、夫々独立に構成しても良い。
駆動対象素子を、IGBTとしても良い。
その他、駆動回路を構成する素子を、適宜MOSFET,バイポーラトランジスタに置き換えて構成しても良い。
Claims (14)
- 入力信号に応じて、電圧駆動型の半導体素子に駆動信号を出力する駆動回路において、
出力段が、2つの半導体素子を直列接続して構成されており、両者の共通接続点に駆動対象となる半導体素子が接続され、
前記駆動対象素子に印加する電圧が、当該素子を導通させるレベルを所定電圧分超えた制限レベルまで変化すると、前記2つの半導体素子の何れか一方を介して流れる出力電流を抑制するように、前記一方の半導体素子を制御する電流抑制手段を備え、
前記電流抑制手段の出力端子は、前記2つの半導体素子の何れか一方の入力端子に接続されていることを特徴とする半導体素子駆動回路。 - 前記駆動対象素子がNチャネルMOSFETである場合に、
前記電流抑制手段は、
出力端子の一方が、前記2つの半導体素子のうち電源側に接続されている方の入力端子に接続され、出力端子の他方がグランドに接続される電流抑制用トランジスタと、
前記FETに対する印加電圧が前記制限レベルまで変化すると、前記電流抑制用トランジスタを導通させるバイアス回路とで構成されることを特徴とする請求項1記載の半導体素子駆動回路。 - 前記前記電流抑制手段は、前記2つの半導体素子の共通接続点とグランドとの間に接続され、前記FETに対する印加電圧を、前記制限レベルにクランプするクランプ回路としても機能するように構成されていることを特徴とする請求項2記載の半導体素子駆動回路。
- 前記クランプ回路は、前記電流抑制用トランジスタが導通状態となった場合に当該素子の入出力端子間に発生する定電圧を利用してクランプ動作を行うことを特徴とする請求項3記載の半導体素子駆動回路。
- 前記クランプ回路は、前記電流抑制用トランジスタの入力端子とグランドとの間に接続される抵抗素子を備えることを特徴とする請求項4記載の半導体素子駆動回路。
- 前記電流抑制用トランジスタの入力端子とグランドとの間に、当該トランジスタが発生する定電圧よりも高いツェナー電圧のツェナーダイオードを接続したことを特徴とする請求項4又は5記載の半導体素子駆動回路。
- 前記FETとグランドとの間に、前記制限レベルよりも高いツェナー電圧のツェナーダイオードを接続したことを特徴とする請求項2乃至6の何れかに記載の半導体素子駆動回路。
- 前記駆動対象素子がPチャネルMOSFETである場合に、
前記電流抑制手段は、
前記2つの半導体素子のうちグランド側に接続されている方の入力端子とグランドとの間に接続される電流制御用トランジスタと、
前記FETに対する印加電圧が前記制限レベルまで変化すると、前記電流抑制用トランジスタを導通させるバイアス回路とで構成されることを特徴とする請求項1記載の半導体素子駆動回路。 - 前記バイアス回路は、
前記電流制御用トランジスタとミラー対を構成するカレントミラー回路と、
印加電圧が前記制限レベルまで変化すると、前記カレントミラー回路にベース電流を供給するトリガトランジスタとを備えることを特徴とする請求項8記載の半導体素子駆動回路。 - 前記前記電流抑制手段は、電源と前記2つの半導体素子の共通接続点との間に接続され、前記FETに対する印加電圧を、前記制限レベルにクランプするクランプ回路としても機能するように構成されていることを特徴とする請求項9記載の半導体素子駆動回路。
- 前記クランプ回路は、前記トリガトランジスタが導通状態となった場合に当該素子の入出力端子間に発生する定電圧を利用してクランプ動作を行うことを特徴とする請求項10記載の半導体素子駆動回路。
- 前記クランプ回路は、電源と前記トリガトランジスタとの間に接続される抵抗素子を備えることを特徴とする請求項11記載の半導体素子駆動回路。
- 電源と前記トリガトランジスタの入力端子とグランドとの間に、当該トランジスタが発生する定電圧よりも高いツェナー電圧のツェナーダイオードを接続したことを特徴とする請求項11又は12記載の半導体素子駆動回路。
- 電源と前記FETとの間に、前記制限レベルよりも高いツェナー電圧のツェナーダイオードを接続したことを特徴とする請求項8乃至13の何れかに記載の半導体素子駆動回路。
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