JP4192650B2 - パワースイッチング素子の駆動回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、パワースイッチング素子の駆動回路に関する。
【０００２】
【従来の技術】
比較的大きな電流のオン、オフ制御を行う回路においては、スイッチング素子のオフ時にそのとき流れている電流のｄｉ／ｄｔに比例したサージ電圧が発生する。そのようなサージ電圧から半導体スイッチング素子を保護するためのツェナーダイオードを使用した駆動回路として図２に示すような回路が知られている。
【０００３】
図２の回路は、インバータ回路等を構成する電圧駆動型スイッチング素子２１のゲートＧに、ｐチャネルＦＥＴ２２のドレインＤと、ｎチャネルＦＥＴ２３のドレインＤが接続されている。また、電圧駆動型スイッチング素子２１のドレインＤとゲートＧとの間には、回路のインダクタンス成分等により発生するサージ電圧を吸収するためにツェナーダイオード２４が接続されている。
【０００４】
ｐチャネルＦＥＴ２２のソースには抵抗２５が接続され、ｎチャネルＦＥＴ２３のソースには抵抗２６が接続されている。また、ｐチャネルＦＥＴ２２のゲートとｎチャネルＦＥＴ２３のゲートは、駆動信号生成回路２７の出力に接続されている。
【０００５】
上記の回路では、電圧駆動型スイッチング素子２１をオフしたときに発生するサージ電圧をツェナーダイオード２４で全て吸収する必要があるので、許容損失の大きなツェナーダイオード２４を使用する必要がある。そのためツェナーダイオード２４の外形寸法が大きくなり、部品コストも高くなるという問題点がある。
【０００６】
また、特開平６−２９１６３１号公報（特許文献１）には、サージ電圧を抑制する駆動回路として図３に示すような回路が開示されている。
図３において、電流制御用の電圧駆動型スイッチング素子（例えば、ＩＧＢＴ）Ｑ１のゲートは、第１の抵抗手段３１とスイッチ３２を介して電源Ｖccに接続されると共に、第２の抵抗手段３３とスイッチ３４を介して接地側に接続されている。
【０００７】
スイッチ３２とスイッチ３４は、制御回路３５から出力される出力信号Ｓにより制御され、出力信号Ｓがハイレベルのときスイッチ３２がオン、スイッチ３４がオフとなり、出力信号Ｓがローレベルのときスイッチ３２がオフ、スイッチ３４がオンする。
【０００８】
第１の抵抗手段３１及び第２の抵抗手段３３は、電圧駆動型スイッチング素子Ｑ１のコレクタ電圧を検出する電圧検出手段３６の出力に応じて抵抗値が変化する回路である。
上記の駆動回路は、第１の抵抗手段３１及び第２の抵抗手段３３の値を、コレクタ電圧に応じて変化させ、電圧駆動型スイッチング素子Ｑ１のゲートの充電及び放電速度を制御することで、ターンオン時及びターンオフ時のｄｉ／ｄｔを小さくできる。
【０００９】
また、特開２００１−４５７４０号公報（特許文献２）には、図４に示すような駆動回路が開示されている。
図４において、パワー半導体素子（電圧駆動型スイッチング素子）４１のゲートは、直列に接続されたＭＯＳＦＥＴ４２，抵抗４３，抵抗４４及びＭＯＳＦＥＴ４５の抵抗４３と抵抗４４の接続点に接続されている。ＭＯＳＦＥＴ４２のドレインには正の電源電圧ＶＢが供給され、ＭＯＳ４５のソースには、負の電源電圧ＶSSが供給され、ＭＯＳＦＥＴ４２及び４５のゲートにはレベルシフト回路５３の出力信号が供給されている。
【００１０】
パワー半導体素子４１のゲートは、抵抗４６を介してＭＯＳＦＥＴ４７のドレインに接続され、ＭＯＳＦＥＴ４７のゲートには抵抗４８を介してモノマルチバイブレータ回路（以下、ＭＭＶ回路）４９から所定幅のはパルス信号が供給される。また、ＭＯＳＦＥＴ４７のゲートはＭＯＳＦＥＴ５０のドレインに接続されている。
【００１１】
ＭＯＳＦＥＴ５０のゲートには、パワー半導体素子４１のドレイン電圧を抵抗５１と抵抗５２で分圧された電圧が印加される。
上記の回路において、抵抗５１と抵抗５２とＭＯＳＦＥＴ５０からなる回路は、パワー半導体素子４１のドレイン電圧を検出するための回路であり、抵抗４６とＭＯＳＦＥＴ４７からなる回路は、パワー半導体素子４１のゲート電荷を放電するための回路である。
【００１２】
パワー半導体素子４１がオフする最初の時点では、ゲート電荷は抵抗４４とＭＯＳＦＥＴ４５を通る経路と、抵抗４６とＭＯＳＦＥＴ４７を通る経路で放電する。パワー半導体素子４１のドレイン、ソース間の電圧が所定値以上となり、ＭＯＳＦＥＴ５０がオンすると、ＭＯＳＦＥＴ４７がオフし、パワー半導体素子４１のゲート電荷は抵抗４４を介して放電する。これにより、放電電流が減少し、ターンオフタイムが長くなるのでパワー半導体素子４１を流れる電流のｄｉ／ｄｔを小さくすることができる。
【００１３】
【特許文献１】
特開平６−２９１６３１号（図１、段落００１３，００１４）
【００１４】
【特許文献２】
特開２００１−４５７４０号（図１、段落００２１〜００２５）
【００１５】
【発明が解決しようとする課題】
特許文献１及び２に記載されたサージ電圧の抑制回路は、主回路のパワー半導体素子のコレクタ電圧またはドレイン電圧を検出する回路と、ゲート電荷を放電するときの放電時定数を変化させるための抵抗の切り替え回路が必要であり、駆動回路の構成が複雑となり、部品コストも高くなるという問題点がある。
【００１６】
本発明の課題は、簡単な回路で半導体スイッチング素子に印加されるサージ電圧を抑制することである。
【００１７】
【課題を解決するための手段】
本発明のパワースイッチング素子の駆動回路は、第１及び第２の主電流用電極を有する第１の半導体素子と、前記第１の半導体素子の前記第２の主電流用電極と第３の主電流用電極が接続され、第４の主電流用電極に第１の抵抗が接続された第２の半導体素子とを有し、入力信号が前記第１及び第２の半導体素子の制御端子に入力され、前記第１の半導体素子の前記第２の主電流用電極と前記第２の半導体素子の第３の主電流用電極の接続点からパワースイッチング素子の制御端子に駆動信号を供給するパワースイッチング素子の駆動回路であって、前記入力信号を第２の抵抗を介して前記第１の半導体素子と前記第２の半導体素子の前記接続点に供給し、前記パワースイッチング素子の主電流が流れる主電流用電極に一端が接続されたサージ電圧吸収素子の他端を、前記第２の半導体素子の制御端子に接続する。
【００１８】
この発明によれば、ターンオフ動作の開始時は、パワースイッチング素子の制御端子に接続される抵抗値を小さくし、一定以上のサージ電圧が発生したときは、例えば、第２の半導体素子をオフさせて、制御端子に接続される抵抗値を大きくすることができる。これにより、ターンオフ時にパワースイッチング素子の制御端子から引き抜く電流を少なくし、パワースイッチング素子の主電流のｄｉ／ｄｔを小さくすることでサージ電圧のピーク値を抑制することができる。
【００１９】
本発明の他のパワースイッチング素子の駆動回路は、第１の電圧駆動型半導体素子と、前記第１の電圧駆動型半導体素子のソースとソースが接続され、ドレインに第１の抵抗が接続された第２の電圧駆動型半導体素子とを有し、入力信号が前記第１及び第２の電圧駆動型半導体素子のゲートに入力され、前記第１及び第２の電圧駆動型半導体素子のソースから電圧駆動型パワースイッチング素子のゲートに駆動信号を供給するパワースイッチング素子の駆動回路であって、前記入力信号を第２の抵抗を介して前記第１及び第２の電圧駆動型半導体素子のソースに供給し、前記電圧駆動型パワースイッチング素子のドレインに一端が接続されたサージ電圧吸収素子の他端を、前記第２の電圧駆動型半導体素子のゲートに接続する。
【００２０】
この発明によれば、大きなサージ電圧が発生した場合に、例えば、サージ電圧吸収素子により第２の電圧駆動型半導体素子をオフさせ、パワースイッチング素子のゲートに接続される抵抗値を変化させることができる。すなわち、ターンオフ動作の開始時は、パワースイッチング素子のゲートに接続される抵抗値を小さくし、一定以上のサージ電圧が発生したときには、ゲートに接続される抵抗値を大きくして、ターンオフ時の主電流のｄｉ／ｄｔを小さくし、サージ電圧のピーク値を抑制することができる。
【００２１】
また、第１の電圧駆動型半導体素子のゲートには入力信号が直接入力し、第２の電圧駆動型半導体素子のゲートには、抵抗を介して入力信号が入力するようにしても良い。
請求項１の記載の発明の第１の半導体素子の第１及び第２の主電流用電極は、例えば、図１のＦＥＴ１３のドレイン及びソースに対応し、第２の半導体素子の第３の主電流用電極は、ＦＥＴ１４のソースに対応し、第４の主電流用電極は、ＦＥＴ１４のドレインに対応する。第１の半導体素子の第２の主電流電極と第２の半導体素子の第３の主電流用電極とが接続された接続点は、ＦＥＴ１３のソースとＦＥＴ１４のソースが接続された接続点に対応する。さらに、第１及び第２の半導体素子の接続点に入力信号を供給する抵抗は、図１の抵抗１７に対応する。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の実施の形態の駆動回路の回路図である。
この実施の形態の駆動回路は、例えば、バッテリフォークリフトのバッテリ電圧を交流電圧に変換するインバータ回路を構成する電圧駆動型パワースイッチング素子（ＩＧＢＴ、ＦＥＴなど）１１の駆動回路である。
【００２３】
抵抗１２は、ｎチャネル電圧駆動型半導体素子（以下、ｎチャネルＦＥＴという）１３のドレインＤに接続され、ｎチャネルＦＥＴ１３のソースＳはｐチャネル電圧駆動型半導体素子（以下、ｐチャネルＦＥＴという）１４のソースＳと接続され、ｐチャネルＦＥＴ１のドレインＤは抵抗１５に接続されている。抵抗１２の他端は駆動電源１６の正側に接続され、抵抗１５の他端は接地側に接続されている。
【００２４】
ｎチャネルＦＥＴ１３のゲートＧは抵抗１７を介してソースＳに接続され、ｐチャネルＦＥＴ１４のゲートＧは、抵抗１８と抵抗１７を介してソースＳと接続されている。
入力信号は、ｎチャネルＦＥＴ１３のゲートと抵抗１７と抵抗１８の接続点に入力し、抵抗１８を介してｐチャネルＦＥＴ１４のゲートに供給されるとと共に、抵抗１７を介してｎチャネルＦＥＴ１３及びｐチャネルＦＥＴ１４のソースの接続点に供給される。
【００２５】
電圧駆動型パワースイッチング素子１１のゲートは、ｎチャネルＦＥＴ１３とｐチャネルＦＥＴ１４のソースの接続点に接続されている。電圧駆動型パワースイッチング素子１１のドレインには、サージ電圧吸収用のツェナーダイオード（サージ電圧吸収素子）１９の一端（カソード）が接続され、ツェナーダイオード１９の他端（アノード）は、ｐチャネルＦＥＴ１４のゲートに接続されている。
【００２６】
次に、以上のような構成の駆動回路の動作を説明する。最初に、電圧駆動型パワースイッチング素子１１がオンするときの動作を説明する。
図１に示す矩形波の入力信号がハイレベルとなると、ｎチャネルＦＥＴ１３のゲート、ソース間の電圧ＶGSは順バイアスとなるので、ｎチャネルＦＥＴ１３がオンする。このとき、ｐチャネルＦＥＴ１４のゲート、ソース間は逆バイアスとなるのでＦＥＴ１４はオフする。
【００２７】
従って、電圧駆動型パワースイッチング素子１１のゲートには、駆動電源１６からＦＥＴ１３を介して駆動電圧が供給されると共に、抵抗１７を介して駆動電圧が供給される。
次に、電圧駆動型パワースイッチング素子１１がオフするときの動作を説明する。矩形波の入力信号がローレベルとなると、ｎチャネルＦＥＴ１３のゲート、ソース間が逆バイアスとなり、ｎチャネルＦＥＴ１３がオフする。このとき、ｐチャネルＦＥＴ１４のゲート、ソース間は順バイアスとなり、ｐチャネルＦＥＴ１４がオンする。
【００２８】
電圧駆動型パワースイッチング素子１１のターンオフ動作の開始時は、ゲートの電荷が、抵抗１７とｐチャネルＦＥＴ１４のドレインに接続されている抵抗１５を介して放電する。
電圧駆動型パワースイッチング素子１１がターンオフすると、そのときのドレイン電流のｄｉ／ｄｔの値に比例したサージ電圧が発生する。サージ電圧のピーク値がツェナーダイオード１９のツェナー電圧を越えると、ツェナーダイオード１９に電流が流れ、ｐチャネルＦＥＴ１４のゲートに正の電圧が印加され、ｐチャネルＦＥＴ１４がオフする。
【００２９】
ｐチャネルＦＥＴ１４がオフすると、電圧駆動型パワースイッチング素子１１のゲート電荷は、抵抗１７だけを介して放電されるので放電時間、つまりターンオフ時間が長くなり、ドレイン電流のｄｉ／ｄｔを小さくできる。これにより電圧駆動型パワースイッチング素子１１のドレインに印加されるサージ電圧のピーク値が抑制される。その結果、ツェナーダイオード１９が吸収する必要のあるサージ電圧のエネルギーも少なくなる。
【００３０】
従って、電圧駆動型パワースイッチング素子１１をサージ電圧から保護するツェナーダイオード１９の許容電力容量を小さくできるので、ツェナーダイオード１９として基板に表面実装できる小型のチップ部品を使用することが可能となる。
【００３１】
さらに、電圧駆動型パワースイッチング素子１１を駆動するための駆動回路も２個のＦＥＴ１３，１４と、抵抗１２，１５，１７，１８と、サージ電圧からパワースイッチング素子を保護するためのツェナーダイオード１９とで構成することができるので、複雑な電圧検出回路及び抵抗の切り替え回路が不要となる。
【００３２】
本発明のパワースイッチング素子の駆動回路は、実施の形態に述べた電圧駆動型スイッチング素子に限らず、バイポーラトランジスタ等の電流駆動型素子、ＧＴＯ等にも適用できる。
サージ電圧吸収素子は、ツェナーダイオードに限らず、例えば、一定電圧を越えたときに電流値が変化するような特性を有する素子であれば、どのようなものでも良い。
【００３３】
【発明の効果】
本発明によれば、電流を遮断したときに発生するサージ電圧のピーク値を抑制することのできる駆動回路を簡単な構成の回路で実現できる。また、サージ電圧のピーク値を抑えることで、許容電力損失の小さいサージ電圧吸収素子を使用することができるのでサージ電圧吸収素子を小型化し、部品コストを低減できる。また、サージ電圧吸収素子の電力損失を小さくすることで表面実装型のサージ電圧吸収素子が使用できるので実装スペースを減らすことができる。
【図面の簡単な説明】
【図１】実施の形態の駆動回路の回路図である。
【図２】従来の駆動回路の回路図である。
【図３】従来の駆動回路の回路図である。
【図４】従来の駆動回路の回路図である。
【符号の説明】
１１ 電圧駆動型パワースイッチング素子
１３ ｎチャネルＦＥＴ
１４ ｐチャネルＦＥＴ
１２，１５，１７，１８ 抵抗
１９ ツェナーダイオード
【発明の属する技術分野】
本発明は、パワースイッチング素子の駆動回路に関する。
【０００２】
【従来の技術】
比較的大きな電流のオン、オフ制御を行う回路においては、スイッチング素子のオフ時にそのとき流れている電流のｄｉ／ｄｔに比例したサージ電圧が発生する。そのようなサージ電圧から半導体スイッチング素子を保護するためのツェナーダイオードを使用した駆動回路として図２に示すような回路が知られている。
【０００３】
図２の回路は、インバータ回路等を構成する電圧駆動型スイッチング素子２１のゲートＧに、ｐチャネルＦＥＴ２２のドレインＤと、ｎチャネルＦＥＴ２３のドレインＤが接続されている。また、電圧駆動型スイッチング素子２１のドレインＤとゲートＧとの間には、回路のインダクタンス成分等により発生するサージ電圧を吸収するためにツェナーダイオード２４が接続されている。
【０００４】
ｐチャネルＦＥＴ２２のソースには抵抗２５が接続され、ｎチャネルＦＥＴ２３のソースには抵抗２６が接続されている。また、ｐチャネルＦＥＴ２２のゲートとｎチャネルＦＥＴ２３のゲートは、駆動信号生成回路２７の出力に接続されている。
【０００５】
上記の回路では、電圧駆動型スイッチング素子２１をオフしたときに発生するサージ電圧をツェナーダイオード２４で全て吸収する必要があるので、許容損失の大きなツェナーダイオード２４を使用する必要がある。そのためツェナーダイオード２４の外形寸法が大きくなり、部品コストも高くなるという問題点がある。
【０００６】
また、特開平６−２９１６３１号公報（特許文献１）には、サージ電圧を抑制する駆動回路として図３に示すような回路が開示されている。
図３において、電流制御用の電圧駆動型スイッチング素子（例えば、ＩＧＢＴ）Ｑ１のゲートは、第１の抵抗手段３１とスイッチ３２を介して電源Ｖccに接続されると共に、第２の抵抗手段３３とスイッチ３４を介して接地側に接続されている。
【０００７】
スイッチ３２とスイッチ３４は、制御回路３５から出力される出力信号Ｓにより制御され、出力信号Ｓがハイレベルのときスイッチ３２がオン、スイッチ３４がオフとなり、出力信号Ｓがローレベルのときスイッチ３２がオフ、スイッチ３４がオンする。
【０００８】
第１の抵抗手段３１及び第２の抵抗手段３３は、電圧駆動型スイッチング素子Ｑ１のコレクタ電圧を検出する電圧検出手段３６の出力に応じて抵抗値が変化する回路である。
上記の駆動回路は、第１の抵抗手段３１及び第２の抵抗手段３３の値を、コレクタ電圧に応じて変化させ、電圧駆動型スイッチング素子Ｑ１のゲートの充電及び放電速度を制御することで、ターンオン時及びターンオフ時のｄｉ／ｄｔを小さくできる。
【０００９】
また、特開２００１−４５７４０号公報（特許文献２）には、図４に示すような駆動回路が開示されている。
図４において、パワー半導体素子（電圧駆動型スイッチング素子）４１のゲートは、直列に接続されたＭＯＳＦＥＴ４２，抵抗４３，抵抗４４及びＭＯＳＦＥＴ４５の抵抗４３と抵抗４４の接続点に接続されている。ＭＯＳＦＥＴ４２のドレインには正の電源電圧ＶＢが供給され、ＭＯＳ４５のソースには、負の電源電圧ＶSSが供給され、ＭＯＳＦＥＴ４２及び４５のゲートにはレベルシフト回路５３の出力信号が供給されている。
【００１０】
パワー半導体素子４１のゲートは、抵抗４６を介してＭＯＳＦＥＴ４７のドレインに接続され、ＭＯＳＦＥＴ４７のゲートには抵抗４８を介してモノマルチバイブレータ回路（以下、ＭＭＶ回路）４９から所定幅のはパルス信号が供給される。また、ＭＯＳＦＥＴ４７のゲートはＭＯＳＦＥＴ５０のドレインに接続されている。
【００１１】
ＭＯＳＦＥＴ５０のゲートには、パワー半導体素子４１のドレイン電圧を抵抗５１と抵抗５２で分圧された電圧が印加される。
上記の回路において、抵抗５１と抵抗５２とＭＯＳＦＥＴ５０からなる回路は、パワー半導体素子４１のドレイン電圧を検出するための回路であり、抵抗４６とＭＯＳＦＥＴ４７からなる回路は、パワー半導体素子４１のゲート電荷を放電するための回路である。
【００１２】
パワー半導体素子４１がオフする最初の時点では、ゲート電荷は抵抗４４とＭＯＳＦＥＴ４５を通る経路と、抵抗４６とＭＯＳＦＥＴ４７を通る経路で放電する。パワー半導体素子４１のドレイン、ソース間の電圧が所定値以上となり、ＭＯＳＦＥＴ５０がオンすると、ＭＯＳＦＥＴ４７がオフし、パワー半導体素子４１のゲート電荷は抵抗４４を介して放電する。これにより、放電電流が減少し、ターンオフタイムが長くなるのでパワー半導体素子４１を流れる電流のｄｉ／ｄｔを小さくすることができる。
【００１３】
【特許文献１】
特開平６−２９１６３１号（図１、段落００１３，００１４）
【００１４】
【特許文献２】
特開２００１−４５７４０号（図１、段落００２１〜００２５）
【００１５】
【発明が解決しようとする課題】
特許文献１及び２に記載されたサージ電圧の抑制回路は、主回路のパワー半導体素子のコレクタ電圧またはドレイン電圧を検出する回路と、ゲート電荷を放電するときの放電時定数を変化させるための抵抗の切り替え回路が必要であり、駆動回路の構成が複雑となり、部品コストも高くなるという問題点がある。
【００１６】
本発明の課題は、簡単な回路で半導体スイッチング素子に印加されるサージ電圧を抑制することである。
【００１７】
【課題を解決するための手段】
本発明のパワースイッチング素子の駆動回路は、第１及び第２の主電流用電極を有する第１の半導体素子と、前記第１の半導体素子の前記第２の主電流用電極と第３の主電流用電極が接続され、第４の主電流用電極に第１の抵抗が接続された第２の半導体素子とを有し、入力信号が前記第１及び第２の半導体素子の制御端子に入力され、前記第１の半導体素子の前記第２の主電流用電極と前記第２の半導体素子の第３の主電流用電極の接続点からパワースイッチング素子の制御端子に駆動信号を供給するパワースイッチング素子の駆動回路であって、前記入力信号を第２の抵抗を介して前記第１の半導体素子と前記第２の半導体素子の前記接続点に供給し、前記パワースイッチング素子の主電流が流れる主電流用電極に一端が接続されたサージ電圧吸収素子の他端を、前記第２の半導体素子の制御端子に接続する。
【００１８】
この発明によれば、ターンオフ動作の開始時は、パワースイッチング素子の制御端子に接続される抵抗値を小さくし、一定以上のサージ電圧が発生したときは、例えば、第２の半導体素子をオフさせて、制御端子に接続される抵抗値を大きくすることができる。これにより、ターンオフ時にパワースイッチング素子の制御端子から引き抜く電流を少なくし、パワースイッチング素子の主電流のｄｉ／ｄｔを小さくすることでサージ電圧のピーク値を抑制することができる。
【００１９】
本発明の他のパワースイッチング素子の駆動回路は、第１の電圧駆動型半導体素子と、前記第１の電圧駆動型半導体素子のソースとソースが接続され、ドレインに第１の抵抗が接続された第２の電圧駆動型半導体素子とを有し、入力信号が前記第１及び第２の電圧駆動型半導体素子のゲートに入力され、前記第１及び第２の電圧駆動型半導体素子のソースから電圧駆動型パワースイッチング素子のゲートに駆動信号を供給するパワースイッチング素子の駆動回路であって、前記入力信号を第２の抵抗を介して前記第１及び第２の電圧駆動型半導体素子のソースに供給し、前記電圧駆動型パワースイッチング素子のドレインに一端が接続されたサージ電圧吸収素子の他端を、前記第２の電圧駆動型半導体素子のゲートに接続する。
【００２０】
この発明によれば、大きなサージ電圧が発生した場合に、例えば、サージ電圧吸収素子により第２の電圧駆動型半導体素子をオフさせ、パワースイッチング素子のゲートに接続される抵抗値を変化させることができる。すなわち、ターンオフ動作の開始時は、パワースイッチング素子のゲートに接続される抵抗値を小さくし、一定以上のサージ電圧が発生したときには、ゲートに接続される抵抗値を大きくして、ターンオフ時の主電流のｄｉ／ｄｔを小さくし、サージ電圧のピーク値を抑制することができる。
【００２１】
また、第１の電圧駆動型半導体素子のゲートには入力信号が直接入力し、第２の電圧駆動型半導体素子のゲートには、抵抗を介して入力信号が入力するようにしても良い。
請求項１の記載の発明の第１の半導体素子の第１及び第２の主電流用電極は、例えば、図１のＦＥＴ１３のドレイン及びソースに対応し、第２の半導体素子の第３の主電流用電極は、ＦＥＴ１４のソースに対応し、第４の主電流用電極は、ＦＥＴ１４のドレインに対応する。第１の半導体素子の第２の主電流電極と第２の半導体素子の第３の主電流用電極とが接続された接続点は、ＦＥＴ１３のソースとＦＥＴ１４のソースが接続された接続点に対応する。さらに、第１及び第２の半導体素子の接続点に入力信号を供給する抵抗は、図１の抵抗１７に対応する。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の実施の形態の駆動回路の回路図である。
この実施の形態の駆動回路は、例えば、バッテリフォークリフトのバッテリ電圧を交流電圧に変換するインバータ回路を構成する電圧駆動型パワースイッチング素子（ＩＧＢＴ、ＦＥＴなど）１１の駆動回路である。
【００２３】
抵抗１２は、ｎチャネル電圧駆動型半導体素子（以下、ｎチャネルＦＥＴという）１３のドレインＤに接続され、ｎチャネルＦＥＴ１３のソースＳはｐチャネル電圧駆動型半導体素子（以下、ｐチャネルＦＥＴという）１４のソースＳと接続され、ｐチャネルＦＥＴ１のドレインＤは抵抗１５に接続されている。抵抗１２の他端は駆動電源１６の正側に接続され、抵抗１５の他端は接地側に接続されている。
【００２４】
ｎチャネルＦＥＴ１３のゲートＧは抵抗１７を介してソースＳに接続され、ｐチャネルＦＥＴ１４のゲートＧは、抵抗１８と抵抗１７を介してソースＳと接続されている。
入力信号は、ｎチャネルＦＥＴ１３のゲートと抵抗１７と抵抗１８の接続点に入力し、抵抗１８を介してｐチャネルＦＥＴ１４のゲートに供給されるとと共に、抵抗１７を介してｎチャネルＦＥＴ１３及びｐチャネルＦＥＴ１４のソースの接続点に供給される。
【００２５】
電圧駆動型パワースイッチング素子１１のゲートは、ｎチャネルＦＥＴ１３とｐチャネルＦＥＴ１４のソースの接続点に接続されている。電圧駆動型パワースイッチング素子１１のドレインには、サージ電圧吸収用のツェナーダイオード（サージ電圧吸収素子）１９の一端（カソード）が接続され、ツェナーダイオード１９の他端（アノード）は、ｐチャネルＦＥＴ１４のゲートに接続されている。
【００２６】
次に、以上のような構成の駆動回路の動作を説明する。最初に、電圧駆動型パワースイッチング素子１１がオンするときの動作を説明する。
図１に示す矩形波の入力信号がハイレベルとなると、ｎチャネルＦＥＴ１３のゲート、ソース間の電圧ＶGSは順バイアスとなるので、ｎチャネルＦＥＴ１３がオンする。このとき、ｐチャネルＦＥＴ１４のゲート、ソース間は逆バイアスとなるのでＦＥＴ１４はオフする。
【００２７】
従って、電圧駆動型パワースイッチング素子１１のゲートには、駆動電源１６からＦＥＴ１３を介して駆動電圧が供給されると共に、抵抗１７を介して駆動電圧が供給される。
次に、電圧駆動型パワースイッチング素子１１がオフするときの動作を説明する。矩形波の入力信号がローレベルとなると、ｎチャネルＦＥＴ１３のゲート、ソース間が逆バイアスとなり、ｎチャネルＦＥＴ１３がオフする。このとき、ｐチャネルＦＥＴ１４のゲート、ソース間は順バイアスとなり、ｐチャネルＦＥＴ１４がオンする。
【００２８】
電圧駆動型パワースイッチング素子１１のターンオフ動作の開始時は、ゲートの電荷が、抵抗１７とｐチャネルＦＥＴ１４のドレインに接続されている抵抗１５を介して放電する。
電圧駆動型パワースイッチング素子１１がターンオフすると、そのときのドレイン電流のｄｉ／ｄｔの値に比例したサージ電圧が発生する。サージ電圧のピーク値がツェナーダイオード１９のツェナー電圧を越えると、ツェナーダイオード１９に電流が流れ、ｐチャネルＦＥＴ１４のゲートに正の電圧が印加され、ｐチャネルＦＥＴ１４がオフする。
【００２９】
ｐチャネルＦＥＴ１４がオフすると、電圧駆動型パワースイッチング素子１１のゲート電荷は、抵抗１７だけを介して放電されるので放電時間、つまりターンオフ時間が長くなり、ドレイン電流のｄｉ／ｄｔを小さくできる。これにより電圧駆動型パワースイッチング素子１１のドレインに印加されるサージ電圧のピーク値が抑制される。その結果、ツェナーダイオード１９が吸収する必要のあるサージ電圧のエネルギーも少なくなる。
【００３０】
従って、電圧駆動型パワースイッチング素子１１をサージ電圧から保護するツェナーダイオード１９の許容電力容量を小さくできるので、ツェナーダイオード１９として基板に表面実装できる小型のチップ部品を使用することが可能となる。
【００３１】
さらに、電圧駆動型パワースイッチング素子１１を駆動するための駆動回路も２個のＦＥＴ１３，１４と、抵抗１２，１５，１７，１８と、サージ電圧からパワースイッチング素子を保護するためのツェナーダイオード１９とで構成することができるので、複雑な電圧検出回路及び抵抗の切り替え回路が不要となる。
【００３２】
本発明のパワースイッチング素子の駆動回路は、実施の形態に述べた電圧駆動型スイッチング素子に限らず、バイポーラトランジスタ等の電流駆動型素子、ＧＴＯ等にも適用できる。
サージ電圧吸収素子は、ツェナーダイオードに限らず、例えば、一定電圧を越えたときに電流値が変化するような特性を有する素子であれば、どのようなものでも良い。
【００３３】
【発明の効果】
本発明によれば、電流を遮断したときに発生するサージ電圧のピーク値を抑制することのできる駆動回路を簡単な構成の回路で実現できる。また、サージ電圧のピーク値を抑えることで、許容電力損失の小さいサージ電圧吸収素子を使用することができるのでサージ電圧吸収素子を小型化し、部品コストを低減できる。また、サージ電圧吸収素子の電力損失を小さくすることで表面実装型のサージ電圧吸収素子が使用できるので実装スペースを減らすことができる。
【図面の簡単な説明】
【図１】実施の形態の駆動回路の回路図である。
【図２】従来の駆動回路の回路図である。
【図３】従来の駆動回路の回路図である。
【図４】従来の駆動回路の回路図である。
【符号の説明】
１１ 電圧駆動型パワースイッチング素子
１３ ｎチャネルＦＥＴ
１４ ｐチャネルＦＥＴ
１２，１５，１７，１８ 抵抗
１９ ツェナーダイオード
Claims (2)
- 主電流が流れる第１及び第２の主電流用電極を有する第１の半導体素子と、前記第１の半導体素子の前記第２の主電流用電極と第３の主電流用電極が接続され、第４の主電流用電極に第１の抵抗が接続された第２の半導体素子とを有し、
入力信号が前記第１及び第２の半導体素子の制御端子に入力され、前記第１の半導体素子の前記第２の主電流用電極と前記第２の半導体素子の第３の主電流用電極の接続点からパワースイッチング素子の制御端子に駆動信号を供給するパワースイッチング素子の駆動回路であって、
前記入力信号を第２の抵抗を介して前記第１の半導体素子と前記第２の半導体素子の前記接続点に供給し、
前記パワースイッチング素子の主電流が流れる電極に一端が接続されたサージ電圧吸収素子の他端を、前記第２の半導体素子の制御端子に接続したパワースイッチング素子の駆動回路。 - 第１の電圧駆動型半導体素子と、前記第１の電圧駆動型半導体素子のソースとソースが接続され、ドレインに第１の抵抗が接続された第２の電圧駆動型半導体素子とを有し、
入力信号が前記第１及び第２の電圧駆動型半導体素子のゲートに入力され、前記第１及び第２の電圧駆動型半導体素子のソースから電圧駆動型パワースイッチング素子のゲートに駆動信号を供給するパワースイッチング素子の駆動回路であって、
前記入力信号を第２の抵抗を介して前記第１及び第２の電圧駆動型半導体素子のソースに供給し、
前記電圧駆動型パワースイッチング素子のドレインに一端が接続されたサージ電圧吸収素子の他端を、前記第２の電圧駆動型半導体素子のゲートに接続したパワースイッチング素子の駆動回路。
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