JP5206028B2 - 半導体装置 - Google Patents

Description

本発明は、ＭＯＳＦＥＴ，ＩＧＢＴなどの絶縁ゲート型トランジスタ素子を備えた半導体装置に関するものである。

従来、インダクタンス性の負荷をスイッチング駆動する絶縁ゲート型トランジスタ素子を高速でスイッチングさせると、急激な電流変化に伴ってラジオノイズが発生するという問題がある。

このラジオノイズの発生を抑制するために、ゲート抵抗を調整することによって、電流変化を制御する方法が提案されている。しかしながら、この方法ではスイッチング時間が長くなってしまうために、スイッチング損失が増大するという問題がある。

そこで、例えば特許文献１に示されるように、半導体素子の第２主電極と第１主電極との間に絶縁膜を設けてキャパシタを形成することにより、電流変化に伴って生じるラジオノイズの発生を抑制するようにした半導体装置が提案されている。
特開２００４―１４５４７号公報

しかしながら、特許文献１に示される半導体装置では、半導体素子の第２主電極と第１主電極との間に絶縁膜を設けてキャパシタとするために、半導体装置のチップサイズが大きくなってしまうという問題がある。

そこで、本発明は上記問題点に鑑み、体格を大きくせずに、スイッチング損失の増大を抑制しつつ、ラジオノイズの発生を抑制することのできる半導体装置を提供することを目的とする。

上記した目的を達成するために、請求項１に記載の発明は、半導体基板の表面上に対をなして設けられた第１電極及び第２電極と、第１制御電極とを有し、第１制御電極と第１電極との間に入力される制御信号によって、第１電極と第２電極との間を流れる電流が制御されるトランジスタ素子を備えた半導体装置であって、第１制御電極には、制御信号が入力される部位と、半導体基板におけるチャネル形成領域と対向する領域であって第１電極側の端部との間に第１電位障壁が設けられ、制御信号に応じて、第１制御電極と第１電極との間の容量部の少なくとも一部が、第１電位障壁を介して充放電され、第１電位障壁は、第１制御電極において、半導体基板のチャネル形成領域と対向する領域内に設けられ、第１電位障壁は、第１制御電極において、半導体基板のチャネル形成領域と、該チャネル形成領域に制御信号が入力される部位側で隣接する半導体基板のドリフト領域との境界上に設けられていることを特徴する。

このように本発明によれば、第１制御電極内に第１電位障壁が設けられており、該第１電位障壁を介して、第１制御電極と第１電極との間の容量部（以下、第１容量部と示す）の少なくとも一部が、充放電される構成となっている。これにより、トランジスタ素子を高速にスイッチングさせたとしても、該第１電位障壁によって第１容量部を充電する電流（以下、充電電流と示す）、及び、第１容量部から放電される電流（以下、放電電流と示す）の少なくとも一方を小さくすることができる。すなわち、ターンオン時及びターンオフ時の少なくとも一方において、第１電極と第２電極との間を流れる電流の変化を小さくし（電流変化時間を長くし）、ひいては、急激な電流変化に伴って生じるラジオノイズの発生を抑制することができる。

また、第１制御電極における第１電位障壁が、制御信号が入力される部位と、半導体基板におけるチャネル形成領域と対向する領域であって第１電極側の端部との間に設けられている。これにより、ゲート抵抗を調整することによって電流変化を制御する従来の方法に比べて、第１制御電極と第２電極との間の容量部（以下、第２容量部と示す）の充放電の遅延を抑制することができる。すなわち、電圧変化時間の遅延を抑制し、ひいては、スイッチング損失の増大を抑制することができる。

また、電位障壁を第１制御電極内に設けたので、半導体素子の第２主電極と第１主電極との間に絶縁膜を設けてキャパシタを形成する従来の半導体装置に比べて、体格の増大が抑制された構成となっている。更に言えば、第１電位障壁が、第１制御電極において、半導体基板のチャネル形成領域と対向する領域内に設けられている。これによれば、第２容量部を充放電する電流が第１電位障壁によって低減されないので、スイッチング損失の増大を効果的に抑制することができる。また、第１電位障壁が、第１制御電極において、半導体基板のチャネル形成領域と、該チャネル形成領域に制御信号が入力される部位側で隣接する半導体基板のドリフト領域との境界上に設けられている。これによれば、第２容量部を充放電する電流が第１電位障壁によって低減されるのを抑制するとともに、第１容量部の充電電流、及び、第１容量部からの放電電流の少なくとも一方を第１電位障壁によって効率よく低減することができる。

請求項１に記載の発明においては、請求項２に記載のように、第１制御電極が、制御信号を生成する電圧制御部と接続され、第２電極が、インダクタンス性の負荷と直列に接続され、負荷には、還流ダイオードが並列に接続された構成としても良い。また、請求項１に記載の発明においては、請求項３に記載のように、第１制御電極が、制御信号を生成する電圧制御部と接続され、第１電極が、インダクタンス性の負荷と直列に接続され、負荷には、還流ダイオードが並列に接続された構成としても良い。

このような構成においては、還流ダイオードがインダクタンス性の負荷（以下、単に負荷と示す）に流れる電流を還流している状態からトランジスタ素子をターンオンさせると、第１電極と第２電極との間に形成される電流経路（チャネル）に、負荷を流れている電流が流れ込もうとする。電流変化が急激である場合には、それに伴って発生するラジオノイズも大きくなってしまう。しかしながら、第１容量部の充電電流が第１電位障壁によって低減される構成の場合には、チャネルの形成を遅らせることができる。これによりトランジスタ素子での電流変化を抑制し、ラジオノイズの発生を抑制することができる。

請求項４に記載の発明は、半導体基板の表面上に対をなして設けられた第１電極及び第２電極と、第１制御電極とを有し、第１制御電極と第１電極との間に入力される制御信号によって、第１電極と第２電極との間を流れる電流が制御されるトランジスタ素子を備えた半導体装置であって、第１制御電極には、制御信号が入力される部位と、半導体基板におけるチャネル形成領域と対向する領域であって第１電極側の端部との間に第１電位障壁が設けられ、制御信号に応じて、第１制御電極と第１電極との間の容量部の少なくとも一部が、第１電位障壁を介して充放電され、第１電位障壁は、ＰＮ接合であり、第１制御電極には、半導体基板におけるチャネル形成領域と対向する領域であって第１電極側の端部と第１電位障壁との間に、第２電位障壁としてのＰＮ接合が設けられていることを特徴とする。これによれば、第１容量部の充電電流、若しくは、第１容量部からの放電電流を、ＰＮ接合によって低減することができる。また、第１容量部の充電電流、及び、第１容量部からの放電電流の一方を、第１電位障壁であるＰＮ接合により低減し、他方を第２電位障壁であるＰＮ接合により低減することができる。

請求項４に記載の発明においては、請求項５に記載のように、トランジスタ素子が、第１制御電極上に設けられ、第１電位障壁及び第２電位障壁を介して第１制御電極に流れる電流を制御する第２制御電極を有する構成とすると良い。

これによれば、第２制御電極によって第１制御電極に流れる電流量を精密に制御することができる。特に、第２容量部を充電している期間（スイッチング期間）の後に、この第２制御電極によって第１制御電極に流れる電流量を増大させ、第１容量部の電圧を駆動信号と同電位まで素早く上昇させることにより、スイッチング時間を短くし、スイッチング損失の増大を抑制することができる。

請求項１〜３いずれかに記載の発明においては、請求項６に記載のように、第１電位障壁として、ショットキー接合を採用しても良い。これによれば、第１容量部の充電電流、若しくは、第１容量部からの放電電流を、ショットキー接合によって低減することができる。なお、請求項７に記載の発明は、請求項６に記載の発明と同等の作用効果を奏するので、その記載を省略する。

請求項１〜３いずれかに記載の発明においては、請求項８に記載のように、第１電位障壁として、同一導電型の２つの高濃度領域を隔てる同一導電型の低濃度領域を採用してもよい。これによれば、第１容量部の充電電流、及び、第１容量部からの放電電流を低濃度領域によって低減することができる。なお、請求項９に記載の発明は、請求項８に記載の発明と同等の作用効果を奏するので、その記載を省略する。

以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、本実施形態に係る半導体装置の概略構成を示す断面図である。

図１に示すように、半導体装置１００は、半導体基板１０に構成されたＭＯＳトランジスタ素子７０を有しており、その要部として、第１電極としてのソース電極３０、第２電極としてのドレイン電極３１、第１制御電極としてのゲート電極５０を有している。本実施形態では、ＭＯＳトランジスタ素子７０としてＮチャネル型のＬＤＭＯＳトランジスタ素子を採用している。

半導体基板１０は、Ｎ導電型（Ｎ−）の単結晶シリコンによって構成されており、該半導体基板１０の一表面１０ａ上に絶縁膜１１及びＬＯＣＯＳ１２が形成されている。本実施形態においては、半導体基板１０の不純物濃度が１×１０^１６〜１×１０^１７ｃｍ^−３程度となっており、絶縁膜１１及びＬＯＣＯＳ１２はシリコン酸化膜によって形成されている。

半導体基板１０における表面１０ａ側の表層の一部には、Ｐ導電型（Ｐ−）のウェル領域１３及びＮ導電型（Ｎ＋）のドレイン領域１４がＬＯＣＯＳ１２を間に挟んで互いに離れた位置に形成されている。本実施形態において、ウェル領域１３の不純物濃度は１×１０^１６〜１×１０^１８ｃｍ^−３程度となっている。また、ドレイン領域１４は、その不純物濃度が１×１０^１９〜４×１０^２０ｃｍ^−３程度となっており、ドレイン電極３１と電気的に接続されている。

ウェル領域１３の表層の一部には、Ｎ導電型（Ｎ＋）のソース領域１５及びＰ導電型（Ｐ＋）のボディコンタクト領域１６が形成されている。ソース領域１５は、その不純物濃度が１×１０^１９〜４×１０^２０ｃｍ^−３程度となっており、ソース電極３０と電気的に接続されている。ボディコンタクト領域１６は、その不純物濃度が１×１０^１９〜４×１０^２０ｃｍ^−３程度となっており、ボディ電極３２と電気的に接続されている。

また、半導体基板１０における表面１０ａ上であって、ソース領域１５の一部、ウェル領域１３におけるチャネルが形成される領域１７（以下、チャネル形成領域１７と示す）、及び、該チャネル形成領域１７と隣接するドリフト領域１８の一部と対向する位置に、絶縁膜１１及びＬＯＣＯＳ１２を介して、ゲート電極５０が形成されている。このゲート電極５０には、ゲート駆動信号をゲート電極５０に入力するためのゲート配線５１が接続されている。本実施形態において、ゲート電極５０は、ポリシリコンに不純物を導入して形成されており、半導体基板１０の表面１０ａ上に並設された２つの半導体領域として、ゲート配線５１と接続されるＮ導電型（Ｎ＋）の第１ゲート部５２、該第１ゲート部５２と隣接するＰ導電型（Ｐ＋）の第２ゲート部５３を有している。これら第１ゲート部５２及び第２ゲート部５３の不純物濃度はそれぞれ１×１０^１９〜４×１０^２０ｃｍ^−３程度である。第１ゲート部５２はＬＯＣＯＳ１２及び絶縁膜１１を介してドリフト領域１８と対向する位置に形成され、第２ゲート部５３は絶縁膜１１を介してチャネル形成領域１７及びソース領域１５の一部と対向する位置に形成されている。これら第１ゲート部５２と第２ゲート部５３は、ドリフト領域１８とチャネル形成領域１７との境界１９上で接合されており、その接合部５４（以下、ＰＮ接合部５４と示す）が、第１容量部を充電する電流（充電電流）を低減させる第１電位障壁としての機能を果たす。

第１容量部としてのゲート・ソース間容量Ｃｇｓ（以下、単に容量Ｃｇｓと示す）は、絶縁膜１１を介して互いに対向するウェル領域１３及びゲート電極５０の部位と、その間に介在された絶縁膜１１により構成されている。第２容量部としてのゲート・ドレイン間容量Ｃｇｄ（以下、単に容量Ｃｇｄと示す）は、絶縁膜１１，ＬＯＣＯＳ１２を介して互いに対向するドリフト領域１８及びゲート電極５０の部位と、その間に介在された絶縁膜１１，ＬＯＣＯＳ１２により構成されている。本実施形態においては、第２ゲート部５３がウェル領域１３の一部（ソース領域１５の一部及びチャネル形成領域１７）と対向する位置に形成され、第１ゲート部５２がドリフト領域１８の一部と対向する位置に形成されている。したがって、第２ゲート部５３、該第２ゲート部５３と対向する絶縁膜１１、及びウェル領域１３によって容量Ｃｇｓが構成され、第１ゲート部５２、該第１ゲート部５２と対向する絶縁膜１１，ＬＯＣＯＳ１２、及びドリフト領域１８によって容量Ｃｇｄが構成されている。

次に、このように構成されるＭＯＳトランジスタ素子７０によって負荷をスイッチング駆動する動作を、図２及び図３に基づいて説明する。図２は、本実施形態に係るトランジスタ素子を備えた定電流出力インダクタンス負荷の回路構成を示す模式図である。図３は、図２に示す回路の動作を説明するためのタイムチャートである。図３において、（ａ）は、ゲート駆動信号をロー（Ｌｏ）からハイ（Ｈｉ）に切替えた時を示し、（ｂ）はゲート・ソース間電圧が閾値電圧Ｖｔになった時を示し、（ｃ）はゲート・ソース間電圧Ｖｇｓがオン電圧Ｖｇｏｎに達した時を示し、（ｄ）はゲート・ドレイン間容量Ｃｇｄが十分放電された時を示している。

本実施形態に係る回路は、図２に示すように、インダクタンス性の負荷１０３（以下、単に負荷１０３と示す）が、ローサイド側に配置されたＭＯＳトランジスタ素子７０によってスイッチングされるローサイド駆動となっている。具体的には、ＭＯＳトランジスタ素子７０におけるソース電極３０が接地されており、ゲート電極５０がゲート抵抗１０１を介して電圧制御部としてのゲート電圧制御部１０２と接続されている。そして、ドレイン電極３１が、負荷１０３の一端側と接続されており、負荷１０３の他端側が電源１０４と接続されている。また、負荷１０３には、ターンオフ時に負荷１０３に流れている電流を還流するための還流ダイオード１０５が並列に接続されている。

このような回路において、還流ダイオード１０５が負荷１０３に流れる電流を還流している状態から、ＭＯＳトランジスタ素子７０をターンオンさせる場合を説明する。図３に示すように、ゲート駆動信号をＬｏからＨｉに切替える前の状態では、還流ダイオード１０５及び負荷１０３を電流が流れており、それぞれを流れる電流は、自身の抵抗によって逓減している。

そして、ゲート電圧制御部１０２がゲート駆動信号をＬｏからＨｉに切替える（図３（ａ））と、このゲート駆動信号によって容量Ｃｇｓ及び容量Ｃｇｄの充電が開始される。上記したが、本実施形態においては、第２ゲート部５３、該第２ゲート部５３と対向する絶縁膜１１、及びウェル領域１３によって容量Ｃｇｓが形成され、第１ゲート部５２、該第１ゲート部５２と対向する絶縁膜１１，ＬＯＣＯＳ１２、及びドリフト領域１８によって容量Ｃｇｄが形成されている。したがって、容量Ｃｇｓは第２ゲート部５３を流れる充電電流によって充電され、容量Ｃｇｄは第１ゲート部５２を流れる充電電流によって充電されることとなる。第１ゲート部５２にはゲート電圧制御部１０２からのゲート駆動信号を入力するためのゲート配線５１が接続されているので、容量Ｃｇｄにはゲート駆動信号が直接印加される。しかしながら、第２ゲート部５３には、第１電位障壁としてのＰＮ接合部５４を介してゲート駆動信号が印加されるので、ＰＮ接合部５４によって低減されたゲート駆動信号が容量Ｃｇｓに印加されることとなる。すなわち、ＰＮ接合部５４のリーク電流によって容量Ｃｇｓが充電されるため、容量Ｃｇｓの充電時間及びチャネル形成時間が長くなり、図３に示すようにゲート・ソース間電圧Ｖｇｓ（以下、単に電圧Ｖｇｓと示す）の変化が遅くなる。なお、図３に示す（ａ）〜（ｂ）の期間では、チャネルが形成されていないので、ＭＯＳトランジスタ素子７０に電流（チャネル電流）は流れていない。

電圧Ｖｇｓが閾値電圧Ｖｔに達する（図３（ｂ））と、チャネル形成領域１７にチャネルが形成され、ドレイン領域１４とソース領域１５間に電流Ｉｄｓが流れ始める。上記したように、容量Ｃｇｓの充電時間が長くなっているので、電流Ｉｄｓの時間変化も小さくなる。このチャネルの形成によって、ＭＯＳトランジスタ素子７０のドレイン・ソース間に、負荷１０３及び還流ダイオード１０５を還流している電流が流れ込もうとする。電流変化が急激である場合には、それに伴って発生するラジオノイズも大きくなる。しかしながら、上記したように、チャネル形成時間が遅くなっているので、ソース・ドレイン間に流れ込む電流量も小さくなる。これにより、電流Ｉｄｓの時間変化が抑制され、ラジオノイズの発生が抑制される。

電圧Ｖｇｓがオン電圧Ｖｇｏｎに達した時点（図３（ｃ））で、還流ダイオード１０５を通じて還流していた電流が、ＭＯＳトランジスタ素子７０を通じて流れるようになる。電圧Ｖｇｓが、オン電圧Ｖｇｏｎに達した後、ドレイン・ソース間電圧Ｖｄｓが電源電圧からオン抵抗×電流Ｉｄｓに移行する間、容量Ｃｇｄが放電されるため、電圧Ｖｇｓは一定となる。

容量Ｃｇｄが十分放電されると（図３（ｄ））、容量Ｃｇｓの充電が再開され、電圧Ｖｇｓが上昇していき、それに伴ってオン抵抗がさらに低下する。電圧Ｖｇｓはゲート駆動信号と同電位になるまで上昇する。

次に、このように構成される半導体装置１００の効果を説明する。本実施形態においては、ゲート電極５０が、ゲート配線５１と接続されるＮ導電型（Ｎ＋）の第１ゲート部５２、該第１ゲート部５２と接続されるＰ導電型（Ｐ＋）の第２ゲート部５３を有しており、そのＰＮ接合部５４が、容量Ｃｇｓに流れこむ電流を低減させる第１電位障壁としての機能を果たしている。これにより、ＭＯＳトランジスタ素子７０を高速にターンオンさせたとしても、ＰＮ接合部５４によって容量Ｃｇｓの充電電流を小さくすることができる。すなわち、容量Ｃｇｓを充電する際の電流を小さくし、電流Ｉｄｓの時間変化を小さくすることができる。このように、本発明によれば、電流Ｉｄｓの急激な電流変化に伴って生じるラジオノイズの発生を抑制することができる。

また、ＰＮ接合部５４をゲート電極５０内に設けたので、キャパシタを設けて電流変化を抑制する従来の構成に比べて、体格の増大が抑制された構成となっている。

また、ＰＮ接合部５４が、ゲート電極５０における、半導体基板１０のチャネル形成領域１７と、該チャネル形成領域１７と隣接する半導体基板１０のドリフト領域１８との境界１９上に設けられている。これにより、ＰＮ接合部５４によって、容量Ｃｇｄを充放電する電流が低減されないので、ゲート抵抗を調整することによって電流変化を制御する従来方法に比べて、スイッチング時間の遅延を抑制し、スイッチング損失の増大を抑制することができる。しかしながら、ＰＮ接合部５４の位置は、上記例に限定されるものではない。例えば、ＰＮ接合部５４がゲート配線５１との接続部位と境界１９と対向するゲート電極５０の部位との間に形成される構成としても良い。このような構成においても、従来方法に比べて、スイッチング時間の遅延を抑制し、スイッチング損失の増大を抑制することができる。また、容量Ｃｇｓを充電する際の電流を小さくし、電流Ｉｄｓの時間変化を小さくすることもできる。しかしながら、容量Ｃｇｄの一部分に印加されるゲート駆動信号がＰＮ接合部５４によって低減されてしまうので、上記構成に比べて、容量Ｃｇｄの充電時間（スイッチング時間）が長くなってしまい、スイッチング損失の増大を抑制する効果が弱くなる。また、図４に示すように、ＰＮ接合部５４が、ゲート電極５０におけるチャネル形成領域１７上の部位に設けられた構成としても良い。このような構成においても、従来方法に比べて、スイッチング時間の遅延を抑制し、スイッチング損失の増大を抑制することができる。また、容量Ｃｇｓを充電する際の電流を小さくし、電流Ｉｄｓの時間変化を小さくすることもできる。しかしながら、容量Ｃｇｓの一部分に、ＰＮ接合部５４によって低減されていないゲート駆動信号が印加されてしまうので、上記構成に比べて、容量Ｃｇｓの充電時間（チャネル形成時間）が短くなってしまい、電流変化を小さくする効果が弱くなる。したがって、ＰＮ接合部５４は、境界１９上に形成されるのが好ましい。図４は、半導体装置の変形例を示す断面図である。

なお、本実施形態においては、ＭＯＳトランジスタ素子７０としてＮチャネル型のＭＯＳトランジスタ素子を採用する例を示した。しかしながら、図５に示すように、Ｐチャネル型のＭＯＳトランジスタ素子を採用しても良い。この場合、チャネル形成領域１７にチャネルを形成するために、ゲート電極５０に印加される駆動信号の極性が反対になる。そのため、電極５０を流れる電流の方向が逆になるので、ゲート駆動信号をＨｉからＬｏへ切替えた時（ターンオフ時）に、容量Ｃｇｓから放電される放電電流を小さくすることができる。図５は、半導体装置の変形例を示す断面図である。

また、本実施形態においては、ゲート電極５０として、ゲート配線５１と接続されるＮ導電型（Ｎ＋）の第１ゲート部５２、該第１ゲート部５２と隣接するＰ導電型（Ｐ＋）の第２ゲート部５３を有する例を示した。しかしながら、図６に示すように、ゲート電極５０として、Ｐ導電型（Ｐ＋）の第１ゲート部５２、Ｎ導電型（Ｎ＋）の第２ゲート部５３を採用しても良い。この場合、Ｐ導電型とＮ導電型の配置が逆になるので、ゲート駆動信号をＨｉからＬｏへ切替えた時（ターンオフ時）に、容量Ｃｇｓから放電される放電電流を小さくすることができる。これにより、急激な電流変化に伴って生じるラジオノイズの発生を抑制することができる。図６は、半導体装置の変形例を示す断面図である。

また、本実施形態においては、ＭＯＳトランジスタ素子７０として、ＬＤＭＯＳトランジスタ素子の例を示した。しかしながら、図７に示すように、ドレイン領域１４が、表面１０ａの裏面１０ｂ側の表層に形成されたＶＤＭＯＳトランジスタ素子を採用しても良い。図７は、半導体装置の変形例を示す断面図である。

また、本実施形態においては、ゲート電極５０がポリシリコンによって形成される例を示した。しかしながら、ゲート電極５０を単結晶シリコンによって形成しても良い。

（第２実施形態）
次に、本発明の第２実施形態を、図８に基づいて説明する。図８は、第２実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図１に対応している。

第２実施形態に係る半導体装置は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第１実施形態では、第１電位障壁として、ゲート電極５０にＰＮ接合部５４が形成されている例を示した。これに対し、本実施形態においては、第１電位障壁として、ゲート電極にショットキー接合部が形成されている点を特徴とする。なお、ゲート電極５０の構成以外は第１実施形態（図１）と同様である。

図８に示すように、ゲート電極５０は、半導体基板１０の表面１０ａ上に並設された２つの半導体領域として、金属からなり、ゲート配線５１と接続される第１ゲート部５２、該第１ゲート部５２と隣接するＰ導電型の第２ゲート部５３を有している。第２ゲート部５３は、ポリシリコンに不純物を導入してなり、その不純物濃度は１×１０^１４〜１×１０^１７ｃｍ^−３程度である。

第１ゲート部５２はＬＯＣＯＳ１２及び絶縁膜１１を介してドリフト領域１８と対向する位置に形成され、第２ゲート部５３は絶縁膜１１を介してチャネル形成領域１７及びソース領域１５の一部と対向する位置に形成されている。これら第１ゲート部５２と第２ゲート部５３は、ドリフト領域１８とチャネル形成領域１７との境界１９上で接合されており、その接合部５５（以下、ショットキー接合部５５と示す）が、容量Ｃｇｓから放電される放電電流を低減させる第１電位障壁としての機能を果たす。

容量Ｃｇｓは、絶縁膜１１を介して互いに対向するウェル領域１３及びゲート電極５０の部位と、その間に介在された絶縁膜１１により構成されている。容量Ｃｇｄは、絶縁膜１１，ＬＯＣＯＳ１２を介して互いに対向するドリフト領域１８及びゲート電極５０の部位と、その間に介在された絶縁膜１１，ＬＯＣＯＳ１２により構成されている。本実施形態においては、第２ゲート部５３がウェル領域１３の一部（ソース領域１５の一部及びチャネル形成領域１７）と対向する位置に形成され、第１ゲート部５２がドリフト領域１８の一部と対向する位置に形成されている。したがって、第２ゲート部５３、該第２ゲート部５３と対向する絶縁膜１１、及びウェル領域１３によって容量Ｃｇｓが構成され、第１ゲート部５２、該第１ゲート部５２と対向する絶縁膜１１，ＬＯＣＯＳ１２、及びドリフト領域１８によって容量Ｃｇｄが構成されている。このように、容量Ｃｇｄは第１電位障壁によって影響されずに充放電され、容量Ｃｇｓはショットキー接合部５５を介して充放電されるようになっている。

上記構成において、ゲート駆動信号をＬｏからＨｉに切替える場合（ターンオン）を説明する。この場合、容量Ｃｇｄを充電する充電電流はショットキー接合部５５によって低減されない。しかしながら、容量Ｃｇｓの充電電流は、第１電位障壁であるショットキー接合部５５によって低減される。これにより、容量Ｃｇｓの充電時間及びチャネル形成時間を長くすることができる。すなわち、容量Ｃｇｓを充電する際の充電電流を小さくし、電流Ｉｄｓの時間変化を小さくすることができる。このように、本発明によれば、電流Ｉｄｓの急激な電流変化に伴って生じるラジオノイズの発生を抑制することができる。

なお、本実施形態においては、ゲート電極５０として、ゲート配線５１と接続される金属の第１ゲート部５２、該第１ゲート部５２と隣接するＰ導電型の第２ゲート部５３を有する例を示した。しかしながら、ゲート電極５０として、Ｐ導電型の第１ゲート部５２、金属の第２ゲート部５３を採用しても良い。この場合、Ｐ導電型と金属の配置が逆になるので、ゲート駆動信号をＨｉからＬｏへ切替えた時（ターンオフ時）に、容量Ｃｇｓを放電する放電電流を小さくすることができる。これにより、容量Ｃｇｓの放電時間及びチャネル消失時間を長くすることができる。すなわち、容量Ｃｇｓから放電される際の放電電流を小さくし、電流Ｉｄｓの時間変化を小さくすることができる。これにより、電流Ｉｄｓの急激な電流変化に伴って生じるラジオノイズの発生を抑制することができる。

また、本実施形態においては、金属の第１ゲート部５２とＰ導電型の第２ゲート部５３との接合部としてショットキー接合部５５を有する例を示した。しかしながら、ショットキー接合部５５としては、導電型に依らず、例えば、金属の第１ゲート部５２とＮ導電型の第２ゲート部５３との接合部をショットキー接合５５としても良い。

（第３実施形態）
次に、本発明の第３実施形態を、図９に基づいて説明する。図９は、第３実施形態に係る半導体装置の概略構成を示す断面図であり、第１実施形態に示した図１に対応している。

第３実施形態に係る半導体装置は、第１実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第１実施形態では、ゲート電極５０に１つのＰＮ接合部５４が形成される例を示した。これに対し、本実施形態においては、ゲート電極に２つのＰＮ接合部が形成される点を特徴とする。なお、ゲート電極５０の構成以外は第１実施形態（図１）と同様である。

図９に示すように、ゲート電極５０は、ポリシリコンに不純物を導入して形成されており、半導体基板１０の表面１０ａ上に並設される３つの半導体領域として、ゲート配線５１と接続されるＮ導電型（Ｎ＋）の第１ゲート部５２、該第１ゲート部５２と隣接するＰ導電型（Ｐ＋）の第２ゲート部５３、及び第１ゲート部５２との間に第２ゲート部５３が介在されるように、第２ゲート部５３と隣接するＮ導電型（Ｎ＋）の第３ゲート部５６を有している。これら第１ゲート部５２、第２ゲート部５３、及び第３ゲート部５６の不純物濃度はそれぞれ１×１０^１９〜４×１０^２０ｃｍ^−３程度である。

第１ゲート部５２はＬＯＣＯＳ１２及び絶縁膜１１を介してドリフト領域１８と対向する位置に形成され、第２ゲート部５３は絶縁膜１１を介してチャネル形成領域１７の一部と対向する位置に形成されている。また、第３ゲート部５６は絶縁膜１１を介してチャネル形成領域１７及びソース領域１５の一部と対向する位置に形成されている。これら第１ゲート部５２と第２ゲート部５３は、ドリフト領域１８とチャネル形成領域１７との境界１９上で接合されており、その接合部である第１電位障壁としての第１ＰＮ接合部５４が、容量Ｃｇｓ充電する充電電流を低減させる第１電位障壁としての機能を果たす。また、第２ゲート部５３と第３ゲート部５６は、チャネル形成領域１７上で接合されており、その接合部である第２電位障壁としての第２ＰＮ接合部５７が、容量Ｃｇｓから放電される放電電流を低減させる機能を果たす。

容量Ｃｇｓは、絶縁膜１１を介して互いに対向するウェル領域１３及びゲート電極５０の部位と、その間に介在された絶縁膜１１により構成されている。容量Ｃｇｄは、絶縁膜１１，ＬＯＣＯＳ１２を介して互いに対向するドリフト領域１８及びゲート電極５０の部位と、その間に介在された絶縁膜１１，ＬＯＣＯＳ１２により構成されている。本実施形態においては、第３ゲート部５６がウェル領域１３の一部（ソース領域１５の一部及びチャネル形成領域１７）と対向する位置に形成され、第２ゲート部５２がチャネル形成領域１７の一部と対向する位置に形成されている。また、第１ゲート部５２がドリフト領域１８の一部と対向する位置に形成されている。したがって、第３ゲート部５６及び第２ゲート部５３、これらゲート部５３，５６と対向する絶縁膜１１、及びウェル領域１３によって容量Ｃｇｓが構成され、第１ゲート部５２、該第１ゲート部５２と対向する絶縁膜１１，ＬＯＣＯＳ１２、及びドリフト領域１８によって容量Ｃｇｄが構成されている。したがって、容量Ｃｇｄは第１ＰＮ接合部５４及び第２ＰＮ接合部５７を介さずに充放電され、容量Ｃｇｓは第１ＰＮ接合部５４を介して充放電され、その一部が第２ＰＮ接合部５７を介して放電されるようになっている。

上記構成において、ゲート駆動信号をＬｏからＨｉに切替える場合を説明する。容量Ｃｇｄは第１ゲート部５２を流れる電流によって充電されるので、第１ＰＮ接合部５４及び第２ＰＮ接合部５７によって、充電電流は低減されない。しかしながら、容量Ｃｇｓを充電する充電電流が、第１ＰＮ接合部５４によって低減される。そのため、容量Ｃｇｓの充電時間及びチャネル形成時間が長くなり、電流Ｉｄｓの時間変化が小さくなる。

次に、ゲート駆動信号をＨｉからＬｏに切替える場合を説明する。この場合、容量Ｃｇｄの放電電流は第１ＰＮ接合部５４及び第２ＰＮ接合部５７によって低減されない。しかしながら、容量Ｃｇｓから放電される電流の一部が、第２ＰＮ接合部５７によって低減される。そのため、容量Ｃｇｓの放電時間及びチャネル消失時間が長くなり、電流Ｉｄｓの時間変化が小さくなる。

以上説明したように、本実施形態においては、第１実施形態同様、ゲート電極５０が、ゲート配線５１と接続するＮ導電型（Ｎ＋）の第１ゲート部５２、該第１ゲート部５２と隣接するＰ導電型（Ｐ＋）の第２ゲート部５３を有しており、第１ＰＮ接合部５４が、容量Ｃｇｓを充電する充電電流を低減させる第１電位障壁としての機能を果たしている。これにより、第１実施形態と同様の効果を得ることができる。すなわち、ＭＯＳトランジスタ素子７０を高速にターンオンさせたとしても、第１ＰＮ接合部５４によって容量Ｃｇｓを充電する充電電流を小さくし、電流Ｉｄｓの時間変化を小さくすることができる。また、本実施形態において、ゲート電極５０は、Ｐ導電型（Ｐ＋）の第２ゲート部５３と、該第２ゲート部５３と隣接する第３ゲート部５６を有しており、第２ＰＮ接合部５７が、容量Ｃｇｓから放電される放電電流を低減させる第２電位障壁としての機能を果たしている。これにより、ＭＯＳトランジスタ素子７０を高速にターンオフさせたとしても、第２ＰＮ接合部５７によって容量Ｃｇｓから放電される放電電流を小さくし、電流Ｉｄｓの時間変化を小さくすることができる。このように、本発明によれば、電流Ｉｄｓの急激な電流変化に伴って生じるラジオノイズの発生を、ターンオン及びターンオフ時に抑制することができる。

なお、本実施形態においては、第１ＰＮ接合部５４が境界１９上に形成され、第２ＰＮ接合部５７がチャネル形成領域１７上に形成される例を示した。しかしながら、第１ＰＮ接合部５４、第２ＰＮ接合部５７の配置は、上記例に限定されるものではない。例えば、図１０に示すように、第１ＰＮ接合部５４がドリフト領域１８上に形成され、第２ＰＮ接合部５７が境界１９上に形成される構成としても良い。これによれば、第２ＰＮ接合部５７が境界１９上に形成されているので、容量Ｃｇｓ全体から放電される放電電流を低減し、放電時間及びチャネル消失時間を短くして、ラジオノイズの発生を効果的に抑制することができる。しかしながら、第１ＰＮ接合部５４がドリフト領域１８上に形成されているので、容量Ｃｇｄの一部分に、第１ＰＮ接合部５４によって低減されたゲート駆動信号が印加されてしまうこととなる。そのため、容量Ｃｇｄの充電時間（スイッチング時間）が長くなってしまい、スイッチング損失の増大を抑制する効果が弱くなる。なお、図１０は、半導体装置の変形例を示す断面図である。

また、本実施形態においては、ゲート電極５０が、Ｎ導電型（Ｎ＋）の第１ゲート部５２、Ｐ導電型（Ｐ＋）の第２ゲート部５３、及びＮ導電型（Ｎ＋）の第３ゲート部５６を有する例を示した。しかしながら、ゲート電極５０が、Ｐ導電型（Ｐ＋）の第１ゲート部５２、Ｎ導電型（Ｎ＋）の第２ゲート部５３、及びＰ導電型（Ｐ＋）の第３ゲート部５６を有する構成としても良い。この場合、Ｐ導電型とＮ導電型の配置が逆になるので、第１電位障壁である第１ＰＮ接合部５４が容量Ｃｇｓから放電される放電電流を低減させる機能を果たし、第２電位障壁である第２ＰＮ接合部５７が容量Ｃｇｓを充電する充電電流を低減させる機能を果たす。

（第４実施形態）
次に、本発明の第４実施形態を、図１１に基づいて説明する。図１１は、第４実施形態に係る半導体装置の概略構成を示す断面図である。

第４実施形態に係る半導体装置は、上述した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上述した各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第３実施形態においては、電位障壁として２つのＰＮ接合部５４，５７をゲート電極５０に設ける例を示した。これに対し、本実施形態においては、電位障壁として、低濃度領域をゲート電極に設ける点を特徴とする。なお、ゲート電極５０の構成以外は第１実施形態と同様である。

図１１に示すように、ゲート電極５０は、ポリシリコンに不純物を導入して形成されており、半導体基板１０の表面１０ａ上に並設された同一導電型の３つの半導体領域として、ゲート配線５１と接続されるＮ導電型（Ｎ＋）の第１ゲート部５２、該第１ゲート部５２と隣接する第１ゲート部５２よりも不純物濃度が低いＮ導電型（Ｎ−）の第２ゲート部５３、及び第１ゲート部５２との間に第２ゲート部５３が介在されるように第２ゲート部５３に隣接し、第１ゲート部５２と不純物濃度が同程度のＮ導電型（Ｎ＋）の第３ゲート部５６を有している。すなわち、２つの半導体領域５２，５６により、これら領域よりも低濃度である半導体領域５３（高濃度領域）が挟まれた構成となっている。第１ゲート部５２及び第３ゲート部５６の不純物濃度はそれぞれ１×１０^１９〜４×１０^２０ｃｍ^−３程度であり、第２ゲート部５３の不純物濃度は１×１０^１４〜１×１０^１７ｃｍ^−３程度である。

第１ゲート部５２はＬＯＣＯＳ１２及び絶縁膜１１を介してドリフト領域１８と対向する位置に形成され、第２ゲート部５３は絶縁膜１１を介してチャネル形成領域１７の一部と対向する位置に形成されている。また、第３ゲート部５６は絶縁膜１１を介してチャネル形成領域１７及びソース領域１５の一部と対向する位置に形成されている。これら第１ゲート部５２と第２ゲート部５３は、ドリフト領域１８とチャネル形成領域１７との境界１９上で接合されており、第２ゲート部５３と第３ゲート部５６は、チャネル形成領域１７上で接合されている。すなわち、第１ゲート部５２と第２ゲート部５３の境界５８が境界１９上に形成されており、第２ゲート部５３と第３ゲート部の境界５９がチャネル形成領域１７上に形成されている。この第２ゲート部５３が、容量Ｃｇｓの充電時、放電時に流れる電流を低減させる第１電位障壁としての機能を果たす。

上記したように、高抵抗である第２ゲート部５３が第１ゲート部５２と第３ゲート部５６の間に挟まれた構成となっているので、スイッチング駆動時にゲート電極５０内を流れる電流が第２ゲート部５３によって低減され、容量Ｃｇｓの充放電時間が長くなる。これにより、容量Ｃｇｓを充放電する際の電流量が小さくなり、電流Ｉｄｓの時間変化を小さくすることができる。

このように本実施形態に係る半導体装置１００によれば、第３実施形態で示した効果と同様の効果を得ることができる。つまり、電流Ｉｄｓの急激な電流変化に伴って生じるラジオノイズの発生を、ターンオン、及び、ターンオフ時に抑制することができる。

なお、本実施形態においては、第１ゲート部５２はＬＯＣＯＳ１２及び絶縁膜１１を介してドリフト領域１８と対向する位置に形成され、第２ゲート部５３は絶縁膜１１を介してチャネル形成領域１７の一部と対向する位置に形成され、第３ゲート部５６は絶縁膜１１を介してチャネル形成領域１７及びソース領域１５の一部と対向する位置に形成されている。例を示した。しかしながら、低濃度領域である第２ゲート部５３が、境界１９をまたいでドリフト領域１８及びチャネル形成領域１７上に形成される構成でも良い。これによっても、ゲート抵抗を調節することによって電流変化を制御する従来方法に比べて、スイッチング時間の遅延を抑制し、スイッチング損失の増大を抑制することができる。しかしながら、容量Ｃｇｄの一部分に印加されるゲート駆動信号が第２ゲート部５３によって低減されてしまうので、上記構成に比べて、容量Ｃｇｄの充電時間（スイッチング時間）が長くなってしまい、スイッチング損失の増大を抑制する効果が弱まる。また、ターンオフ時において、容量Ｃｇｄの一部から放電される放電電流が第２ゲート部５３によって低減されてしまう。したがって、低濃度領域である第２ゲート部５３が、チャネル形成領域１７上に形成されており、第１ゲート部５２と第２ゲート部５３との境界５８が境界１９上に位置する構成が好ましい。

また、本実施形態においては、ゲート電極５０としてＮ導電型の例を示した。しかしながら、ゲート電極５０としてＰ導電型を採用することもできる。

（第５実施形態）
次に、本発明の第５実施形態を、図１２に基づいて説明する。図１２は、第５実施形態に係る半導体装置の概略構成を示す断面図である。

第５実施形態に係る半導体装置は、上述した各実施形態によるものと共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上述した各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。

第３実施形態においては、電位障壁として２つのＰＮ接合部５４，５７がゲート電極５０に設けられた例を示した。これに対し、本実施形態においては、ゲート電極に流れる電流を制御する第２制御電極をゲート電極上に設けた点を特徴とする。なお、第２制御電極及び第２ゲート部５３以外は、第３実施形態と同様の構成となっている。ゲート電極５０は、Ｎ導電型（Ｎ＋）の第１ゲート部５２、Ｐ導電型（Ｐ−）の第２ゲート部５３、及びＮ導電型（Ｎ＋）の第３ゲート部５６を有しており、第２ゲート部５３の不純物濃度が１×１０^１４〜１×１０^１８ｃｍ^−３程度となっている。そして、第１ゲート部５２と第２ゲート部５３との接合部である第１ＰＮ接合部５４が境界１９上に形成され、第２ゲート部５３と第３ゲート部５６との接合部である第２ＰＮ接合部５７がチャネル形成領域１７上に形成されている。

図１２に示すように、ゲート電極５０に流れる電流を制御する第２制御電極としての第２ゲート電極６０は、図示されない絶縁膜を介して、第１ゲート電極５０上に、第２ゲート部５３をまたぐように形成されている。この第２ゲート電極６０は、図示されない配線を介して図示されないゲート電圧制御部（図２参照）と接続されている。このように、第２ゲート電極６０によって、第１ゲート部５２と第３ゲート部５６との間を流れる電流を制御するＭＯＳ構造が形成されている。

このように本実施形態に係る半導体装置１００によれば、ゲート電極５０内を流れる電流を第２ゲート電極６０によって制御することができる。すなわち、第２ゲート電極６０によって、第１ゲート部５２と第３ゲート部５６との間を流れる電流を、第２ゲート部５３の表層にチャネルを形成することによって制御することができる。これにより、容量Ｃｇｓの充電時及び放電時に流れる電流量を精密に制御し、電流Ｉｄｓの時間変化を制御することができる。このように、本発明によれば、電流Ｉｄｓの急激な電流変化に伴って生じるラジオノイズの発生を、ターンオン及びターンオフ時に精度よく抑制することができ、且つオン抵抗による損失の上昇を抑制することができる。

特に、電圧Ｖｇｓが一定となる期間（図３における（ｃ）〜（ｄ）の期間）に、この第２ゲート電極６０によって第２ゲート部５３の表層にチャネルを形成し、第１ゲート電極５０内を流れる電流量を増大させ、スイッチング終了後に電圧Ｖｇｓをゲート駆動信号と同電位まで素早く上昇させることにより、オン抵抗による損失の増大を効果的に抑制することができる。

以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、トランジスタ素子として、ＭＯＳトランジスタ素子７０を採用する例を示した。しかしながら、図１３に示すように、ＩＧＢＴ素子１７０を採用することもできる。図１３に示す符号１１３は、半導体基板１０の表面１０ａ側の表層において、ウェル領域１３とは離れた位置に形成されたＰ導電型（Ｐ−）のウェル領域である。このウェル領域１１３の表層には、Ｐ導電型（Ｐ＋）のコレクタ領域１１４が形成されており、このコレクタ領域１１４にコレクタ電極１３１が接続されている。また、ウェル領域１３の表層に、ソース領域１５に代えてＮ導電型（Ｎ＋）のエミッタ領域１１５が形成されており、このエミッタ領域１１５にエミッタ電極１３０が接続されている。図１３は、半導体装置の変形例を示す断面図である。

本実施形態においては、負荷１０３が、ローサイド側に配置されたＭＯＳトランジスタ素子７０によってスイッチングされるローサイド駆動の例を示した。しかしながら、図１４に示すように、負荷１０３が、ハイサイド側に配置されたＭＯＳトランジスタ素子７０によってスイッチングされるハイサイド駆動の回路構成としても良い。図１４は、回路の変形例を示す模式図である。

本実施形態においては、半導体基板１０の一表面１０ａ上にＬＯＣＯＳ１２が形成される例を示した。しかしながら、ＬＯＣＯＳ１２はなくとも良い。

本実施形態においては、ウェル領域１３の表層の一部に、ボディコンタクト領域１６が形成される例を示した。しかしながら、ボディコンタクト領域１６はなくとも良い。しかしながら、ウェル領域１３の電位を安定させるために、ボディコンタクト領域１６が形成されているほうが好ましい。

本実施形態においては、定電流出力インダクタンス負荷の回路構成におけるスイッチング動作を説明した。しかしながら、回路構成は上記例に限定されるものではない。少なくとも、本実施形態で示したトランジスタ素子であれば、電位障壁（ＰＮ接合、ショットキー接合、低濃度領域）によって、ターンオン若しくはターンオフ時の少なくとも一方の電流変化を小さくすることができる。

第１実施形態に係る半導体装置の概略構成を示す断面図である。 トランジスタ素子を備えた定電流出力インダクタンス負荷の回路構成を示す模式図である。 図２に示す回路の動作を説明するためのタイムチャートである。 半導体装置の変形例を示す断面図である。 半導体装置の変形例を示す断面図である。 半導体装置の変形例を示す断面図である。 半導体装置の変形例を示す断面図である。 第２実施形態に係る半導体装置の概略構成を示す断面図である。 第３実施形態に係る半導体装置の概略構成を示す断面図である。 半導体装置の変形例を示す断面図である。 第４実施形態に係る半導体装置の概略構成を示す断面図である。 第５実施形態に係る半導体装置の概略構成を示す断面図である。 半導体装置の変形例を示す断面図である。 回路の変形例を示す断面図である。

符号の説明

１４・・・ドレイン領域
１５・・・ソース領域
１７・・・チャネル形成領域
３０・・・ソース電極
３１・・・ドレイン電極
５０・・・ゲート電極
５１・・・ゲート配線
５２・・・第１ゲート部
５３・・・第２ゲート部
５４・・・ＰＮ接合部
７０・・・ＭＯＳトランジスタ素子
１００・・・半導体装置

Claims (9)

1. 半導体基板の表面上に対をなして設けられた第１電極及び第２電極と、第１制御電極とを有し、前記第１制御電極と前記第１電極との間に入力される制御信号によって、前記第１電極と前記第２電極との間を流れる電流が制御されるトランジスタ素子を備えた半導体装置であって、
   前記第１制御電極には、前記制御信号が入力される部位と、前記半導体基板におけるチャネル形成領域と対向する領域であって前記第１電極側の端部との間に第１電位障壁が設けられ、
   前記制御信号に応じて、前記第１制御電極と前記第１電極との間の容量部の少なくとも一部が、前記第１電位障壁を介して充放電され、
   前記第１電位障壁は、前記第１制御電極において、前記半導体基板のチャネル形成領域と対向する領域内に設けられ、
   前記第１電位障壁は、前記第１制御電極において、前記半導体基板のチャネル形成領域と、該チャネル形成領域に前記制御信号が入力される部位側で隣接する前記半導体基板のドリフト領域との境界上に設けられていることを特徴とする半導体装置。
2. 前記第１制御電極は、前記制御信号を生成する電圧制御部と接続され、
   前記第２電極は、インダクタンス性の負荷と直列に接続され、
   前記負荷には、還流ダイオードが並列に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１制御電極は、前記制御信号を生成する電圧制御部と接続され、
   前記第１電極は、インダクタンス性の負荷と直列に接続され、
   前記負荷には、還流ダイオードが並列に接続されていることを特徴とする請求項１に記載の半導体装置。
4. 半導体基板の表面上に対をなして設けられた第１電極及び第２電極と、第１制御電極とを有し、前記第１制御電極と前記第１電極との間に入力される制御信号によって、前記第１電極と前記第２電極との間を流れる電流が制御されるトランジスタ素子を備えた半導体装置であって、
   前記第１制御電極には、前記制御信号が入力される部位と、前記半導体基板におけるチャネル形成領域と対向する領域であって前記第１電極側の端部との間に第１電位障壁が設けられ、
   前記制御信号に応じて、前記第１制御電極と前記第１電極との間の容量部の少なくとも一部が、前記第１電位障壁を介して充放電され、
   前記第１電位障壁は、ＰＮ接合であり、
   前記第１制御電極には、前記半導体基板におけるチャネル形成領域と対向する領域であって前記第１電極側の端部と前記第１電位障壁との間に、第２電位障壁としてのＰＮ接合が設けられていることを特徴とする半導体装置。
5. 前記トランジスタ素子は、前記第１制御電極上に設けられ、前記第１電位障壁及び前記第２電位障壁を介して前記第１制御電極に流れる電流を制御する第２制御電極を有することを特徴とする請求項４に記載の半導体装置。
6. 前記第１電位障壁は、ショットキー接合であることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
7. 半導体基板の表面上に対をなして設けられた第１電極及び第２電極と、第１制御電極とを有し、前記第１制御電極と前記第１電極との間に入力される制御信号によって、前記第１電極と前記第２電極との間を流れる電流が制御されるトランジスタ素子を備えた半導体装置であって、
   前記第１制御電極には、前記制御信号が入力される部位と、前記半導体基板におけるチャネル形成領域と対向する領域であって前記第１電極側の端部との間に第１電位障壁が設けられ、
   前記制御信号に応じて、前記第１制御電極と前記第１電極との間の容量部の少なくとも一部が、前記第１電位障壁を介して充放電され、
   前記第１電位障壁は、ショットキー接合であることを特徴とする半導体装置。
8. 前記第１電位障壁は、同一導電型の２つの高濃度領域を隔てる同一導電型の低濃度領域であることを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
9. 半導体基板の表面上に対をなして設けられた第１電極及び第２電極と、第１制御電極とを有し、前記第１制御電極と前記第１電極との間に入力される制御信号によって、前記第１電極と前記第２電極との間を流れる電流が制御されるトランジスタ素子を備えた半導体装置であって、
   前記第１制御電極には、前記制御信号が入力される部位と、前記半導体基板におけるチャネル形成領域と対向する領域であって前記第１電極側の端部との間に第１電位障壁が設けられ、
   前記制御信号に応じて、前記第１制御電極と前記第１電極との間の容量部の少なくとも一部が、前記第１電位障壁を介して充放電され、
   前記第１電位障壁は、同一導電型の２つの高濃度領域を隔てる同一導電型の低濃度領域であることを特徴とする半導体装置。

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