KR100816409B1 - 반도체장치 - Google Patents

Abstract

이미터 전극(21) 하부에 설치되는 n+이미터층(6)을, 소정의 간격으로 배치되는 볼록부(6b)와, 이들의 볼록부를 연결하는 본체부(6a)로 구성한다. 볼록부 영역에 있어서, 이미터 전극과의 콘택을 취함과 동시에, p베이스층(5)보다도 고농도로 p+층(20)을 적어도 이미터층의 아래쪽에 설치한다. 횡형 구조의 파워 트랜지스터에 있어서, 기생 사이리스터의 래치업 내량을 개선함과 동시에, 턴오프 시간을 단축할 수 있다.

n+이미터층, p베이스층, p+층, 래치업 내량, 턴오프 시간

Description

반도체장치{SEMICONDUCTOR DEVICE}

도 1은 본 발명의 실시예 1에 따른 횡형 IGBT의 표면 레이아웃을 개략적으로 도시한 도면이다.

도 2는 도 1에 나타내는 선 L2-L2에 따른 단면구조를 개략적으로 도시한 도면이다.

도 3은 도 1에 나타내는 선 L3-L3에 따른 단면구조를 개략적으로 도시한 도면이다.

도 4는 도 1에 나타내는 선 L4-L4에 따른 단면구조를 개략적으로 도시한 도면이다.

도 5는 도 1부터 도 4에 나타내는 횡형 IGBT의 기생 사이리스터의 전기적 등가회로를 도시한 도면이다.

도 6a는 이미터층과 이미터 콘택 영역의 형상을 확대하여 나타내는 도면이고, 도 6b는 이 이미터층의 구조를 보다 확대하여 도시한 도면이다.

도 7은 도 6a에 나타내는 이미터층의 구조에 있어서의 게이트 전극 인출 배선의 배치의 일례를 도시한 도면이다.

도 8은 도 7에 나타내는 게이트 전극 인출 배선과 각 전극의 평면 레이아웃 을 개략적으로 도시한 도면이다.

도 9는 본 발명의 실시예 1의 변경예 1의 횡형 IGBT의 평면 레이아웃을 개략적으로 도시한 도면이다.

도 10은 도 9에 나타내는 선 L10-L10에 따른 단면구조를 개략적으로 도시한 도면이다.

도 11은 도 9에 나타내는 선 L11-L11에 따른 단면구조를 개략적으로 도시한 도면이다.

도 12는 본 발명의 실시예 1의 변경예 2의 횡형 IGBT의 단면구조를 개략적으로 도시하는 도면이다.

도 13은 본 발명의 실시예 1의 변경예 2의 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 14는 본 발명의 실시예 1의 변경예 3에 따른 횡형 IGBT의 이미터 영역의 단면구조를 개략적으로 도시한 도면이다.

도 15는 본 발명의 실시예 1의 변경예 3의 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 16은 본 발명의 실시예 2에 따른 횡형 IGBT의 표면의 레이아웃을 개략적으로 도시한 도면이다.

도 17은 도 16에 나타내는 선 L17-L17에 따른 단면구조를 개략적으로 도시한 도면이다.

도 18은 도 16에 나타내는 선 L18-L18에 따른 단면구조를 개략적으로 도시한 도면이다.

도 19는 본 발명의 실시예 2의 변경예 1의 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 20은 본 발명의 실시예 2의 변경예 1의 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 21은 본 발명의 실시예 2의 변경예 2에 따른 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 22는 본 발명의 실시예 2의 변경예 2의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 23은 본 발명의 실시예 2의 변경예 3에 따른 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 24는 본 발명의 실시예 2의 변경예 3의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 25는 본 발명의 실시예 3에 따른 횡형 IGBT의 표면의 레이아웃을 개략적으로 도시한 도면이다.

도 26은 도 25에 나타내는 선 L26-L26에 따른 단면구조를 개략적으로 도시한 도면이다.

도 27은 도 25에 나타내는 선 L27-L27에 따른 단면구조를 개략적으로 도시한 도면이다.

도 28은 본 발명의 실시예 3의 변경예 1의 횡형 IGBT의 이미터 영역부의 단 면구조를 개략적으로 도시한 도면이다.

도 29는 본 발명의 실시예 3의 변경예 1에 있어서의 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 30은 본 발명의 실시예 3의 변경예 2의 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 31은 본 발명의 실시예 3의 변경예 2에 따른 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 32는 본 발명의 실시예 3의 변경예 3의 횡형IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 33은 본 발명의 실시예 3의 변경예 3의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 34는 본 발명의 실시예 4에 따른 횡형 IGBT의 표면의 레이아웃을 개략적으로 도시한 도면이다.

도 35는 도 34에 나타내는 선 L35-L35에 따른 단면구조를 개략적으로 도시한 도면이다.

도 36은 도 25에 나타내는 선 L36-L36에 따른 단면구조를 개략적으로 도시한 도면이다.

도 37은 본 발명의 실시예 4의 변경예 1에 따른 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 38은 본 발명의 실시예 4의 변경예 1에 따른 횡형 IGBT의 이미터 영역부 의 단면구조를 개략적으로 도시한 도면이다.

도 39는 본 발명의 실시예 4의 변경예 2에 따른 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 40은 본 발명의 실시예 4의 변경예 2에 따른 횡형 IGBT의 단면구조를 개략적으로 도시한 도면이다.

도 41은 본 발명의 실시예 4의 변경예 3에 따른 횡형 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다.

도 42는 본 발명의 실시예 4의 변경예 3에 따른 횡형 IGBT의 단면구조를 개략적으로 도시한 도면이다.

도 43은 본 발명의 실시예 5에 따른 횡형 MOSFET의 표면의 레이아웃을 개략적으로 도시한 도면이다.

도 44는 도 43에 나타내는 선 L44-L44에 따른 단면구조를 개략적으로 도시한 도면이다.

도 45는 본 발명의 실시예 6에 따른 IGBT의 셀의 배치의 일례를 도시한 도면이다.

도 46은 본 발명의 실시예 6의 IGBT의 셀의 배치의 다른 예를 도시한 도면이다.

도 47은 비교 기준으로서의 종래의 타원구조 횡형 IGBT의 표면의 레이아웃을 개략적으로 도시한 도면이다.

도 48은 본 발명의 실시예 6에 따른 IGBT의 채널길이와 도 47에 나타내는 IGBT의 채널 영역을 아울러 도시한 도면이다.

도 49는 도 47에 나타내는 IGBT의 스위칭 특성을 도시한 도면이다.

도 50은 도 46에 나타내는 IGBT의 스위칭 특성을 도시한 도면이다.

도 51은 본 발명의 실시예 7에 따른 횡형 IGBT의 단면구조를 개략적으로 도시한 도면이다.

도 52는 도 51에 나타내는 횡형 IGBT 및 도 2에 나타내는 횡형 IGBT의 스위칭 특성을 도시한 도면이다.

도 53은 도 2에 나타내는 횡형 IGBT의 홀, 전자분포 및 공핍층 영역 경계선을 도시한 도면이다.

도 54는 접합 분리 구조 횡형 IGBT(도 2)의 홀의 분포를 도시한 도면이다.

도 55는 도 2에 나타내는 접합 분리 구조 횡형 IGBT의 전자, 홀 및 평형상태의 농도분포를 도시한 도면이다.

도 56은 도 51에 나타내는 유전체 분리 구조 횡형 IGBT의 전류, 전위분포와 공핍층 영역 경계부를 도시한 도면이다.

도 57은 도 51에 나타내는 유전체 분리 구조 횡형 IGBT의 홀의 분포를 도시한 도면이다.

도 58은 도 51에 나타내는 유전체 분리 구조 횡형 IGBT에 있어서의 콜렉터-이미터간의 전자, 홀 분포 및 평형상태의 홀/전자농도분포를 도시한 도면이다.

본 발명은 반도체 파워 디바이스, 특히 절연 게이트형 바이폴러트랜지스터(IGBT) 또는 파워 MOSFET(절연 게이트형 전계효과 트랜지스터)등의 반도체장치에 관한 것이다. 보다 특정적으로는, 본 발명은, 파워 디바이스의 구동전류량 및 래치업 내성 및 턴오프 특성을 개선하기 위한 구성에 관한 것이다.

전력의 변환 및 제어를 행하는 분야에 있어서는, 파워 디바이스가 사용되고 있다. 이 파워 디바이스에 있어서, 스위칭 동작을 절연 게이트에 인가되는 전압으로 행하는 MOS게이트 디바이스가 있다. 이 MOS게이트 디바이스로서는, IGBT(절연 게이트형 바이폴러트랜지스터) 및 MOSFET(절연 게이트형 전계효과 트랜지스터)가 있다. 이러한 파워 디바이스의 반도체 스위치에 대한 특성으로서, 고속동작(고속 스위칭 동작)뿐만 아니라 대전류 구동 및 고내압이 요구된다.

문헌 1(일본국 공개특허공보 특개평 07-058320호)은, IGBT의 턴오프 시간을 단축하고, 동작 주파수를 높게 하는 것을 목적으로 하는 이하의 구성을 개시한다. 즉, 이 문헌 1에 있어서는, 종래 구조로서, 이하의 구성을 개시한다. 즉, n형 이미터층을 둘러싸도록, p형 베이스 콘택층이 배치되고, 이 p형 베이스 콘택층이, p형 베이스층과 콘택 된다. 이 p형 베이스 콘택층 및 n형 이미터층이 모두 이미터 전극에 결합된다. p형 베이스 콘택층이 턴오프 시에 소수 캐리어(홀)를 이미터 전극에 방출한다. 한편, p형 콜렉터층 하부에 n형 버퍼층이 형성된다. 턴오프 시에, 다수 캐리어가 콜렉터 단자로 콜렉터층으로부터 방출될 때, 소수 캐리어가, n-형 드리프 트층으로 방출되는 것을 이 버퍼층에 의해 방지한다. 이 n형 버퍼층을 이용할 경우, 버퍼의 효과가 높아지면, 턴온 시의 소수 캐리어의 드리프트층으로의 주입 효율이 저하하여, 전도도 변조 작용이 저하하고, 온 저항이 높아지는 것에 따라, 온 전압이 높아진다. 이것을 회피하는 구성의 하나로서, 특허문헌 1은, 콜렉터 쇼트 구조를 개시한다. 이 콜렉터 쇼트 구조에 있어서는, p형 콜렉터층 주변을 둘러싸도록 n형 콜렉터 쇼트층이 배치된다. p형 콜렉터층 및 n형 콜렉터 쇼트층이 공통으로, 콜렉터 전극에 결합된다. 이 콜렉터 쇼트 구조에 있어서, 턴오프 시, 콜렉터 쇼트층에 다수 캐리어가 유입하지만, 소수 캐리어는 콜렉터 쇼트층에 의해 흡수되어, 소수 캐리어가 발생하기 어려워지므로 턴오프 시간을 단축한다.

또한 IGBT에 있어서는, 일반적으로, p형 콜렉터층, n형 버퍼층, n-형 드리프트층, p형 베이스층 및 n형 이미터층이 형성된다. 이 npn구조에 의해, 기생 사이리스터가 형성된다. IGBT의 베이스 영역에 있어서의 전압강하에 의해, 기생 사이리스터가 턴온 하는 래치업 현상이 생길 가능성이 있다. 이 래치업 내성을 향상하는 것을 목적으로 하는 구성이, 문헌 2(특표평09-503626호:국제공개W095/24055)에 개시된다.

이 문헌 2에 있어서는, n-형 드리프트층에 형성되는 p형 베이스 영역에 있어서, n+형 소스층 하부에, 고농도 p+형 영역을 설치한다. 이 고농도 p+형 영역에 의해, p형 베이스 영역의 저항값을 저감하고, 소스/베이스 영역간의 접합부의 전압강하를 저감하여, 래치업 내성을 개선하는 것을 도모한다.

또한 온 전류를 증가시키고, 래치업 내성을 개선하는 것을 목적으로 하는 구 성이, 문헌 3(일본국 공개특허공보 특개2000-286416호)에 개시된다. 이 문헌 3에 있어서는, 콜렉터층, 이미터층 및 게이트 전극을, 링 모양으로 형성한다. 이미터층 (소스층)은, 볼록부와 오목부를 가지는 기어모양의 형상, 또는 서로 분리되어 섬 모양으로 배치되는 구성을 가진다. 이미터 영역 하부의 베이스 저항을 작게함과 동시에, 홀 전류를 중심부에 형성되는 콜렉터층으로부터 방사상으로 방출하고, 그 전류밀도를 작게 하여, 래치업 내성을 개선하는 것을 목적으로 한다.

문헌 1은, 콜렉터 쇼트 구조를 횡형 IGBT구조에 적용했을 경우에 발생하는 이하의 문제를 지적한다. 즉, 턴오프 시에 있어서, 다수 캐리어가 p형 콜렉터층 하부를 통과하여 n형 콜렉터 쇼트층에 유입하고, p형 콜렉터층에도 다수 캐리어가 유입한다. 따라서, 소수 캐리어의 n형 드리프트층으로의 주입이 커진다. 이 횡형 IGBT구조에 있어서의 콜렉터 쇼트 구조의 문제점을 해소하기 위해서, 문헌 1은, p형 콜렉터층 내에 부게이트를 가지는 MOS트랜지스터(절연 게이트형 전계효과 트랜지스터)를 배치하고, 이 부게이트 MOS트랜지스터를 통해 콜렉터층을 콜렉터 전하 추출층에 결합한다. 전하 추출층은 콜렉터 단자에 결합된다. 이 부게이트 구조에 있어서, MOSFET의 n형 소스층을 p형 콜렉터층과 인접하여 배치하고, 이들을 전극으로 결합하여, n형 소스층의 n형 캐리어를 p형 콜렉터층의 p형 캐리어로 변환한다. 턴오프 시에 있어서, 부 게이트 구조의 MOS트랜지스터를 오프 상태로 하고, 이 부게이트에 있어서의 p형 콜렉터층을 플로팅 상태로 하여, p형 콜렉터층과 전하 추출층을 분리한다. 다수 캐리어(전자)가 전하 추출층을 통해 콜렉터 단자로 빼낸다. 한편, p형 콜렉터층 및 하부의 p웰(p베이스)은 플로팅 상태이며, 웰과 드리프트층 사이의 pn접합은 역 바이어스 상태(빌트인 전압 이하)로 유지되어, 소수 캐리어의 주입을 억제한다.

그러나, 이 문헌 1에 개시되는 구성에 있어서는, 부게이트의 전위를, IGBT의 게이트(주 게가트)와 별개로 제어하는 회로가 필요하여, 제어회로의 규모가 증대한다. 또한 IGBT소자에 있어서도, 부게이트 및 주게이트 단자가 각각 설치되어 레이아웃 면적이 증대한다. 또한 이 문헌 1에 개시되는 구조에 있어서는, p형 베이스층 하부를 다수 캐리어(전자)가 전파하여 전하 추출층에 흡수된다. 그러나, 이 p형 콜렉터층과 하부에 설치되는 p웰과 n형 드리프트층과 n형 이미터층 사이의 기생 사이리스터에 의한 래치업 현상에 대해서는 어떠한 고려도 하고 있지 않다.

문헌 2에 개시되는 구성에 있어서는, n형 소스층 하부에 설치되는 고농도 p+형 영역에 의해, p형 베이스 영역의 저항값을 저감하는 것을 도모한다. 그러나, 문헌 2는, 종형 디바이스 구조에 대해서만 논의하고 있고, 횡형 디바이스 구조로의 적용에 대해서는 어떠한 고려도 하고 있지 않다. 또한 종형 디바이스 구조에 있어서의 기생 사이리스터에 의한 래치업을 회피하는 것을 고려하고 있지만, 구동전류를 크게 하기 위한 구성에 대해서는 어떠한 고려도 하고 있지 않다.

문헌 3에 개시되는 구성에 있어서는, 이미터 영역이 기어모양 또는 섬모양으로 형성되어, 래치업을 회피하는 것은 꾀하고 있지만, 아직, 구동전류를 증가함과 동시에 턴오프 시간을 짧게 하기 위한 개선을 행할 여지는 있다.

본 발명의 목적은, 구동전류량을 크게 하고, 또한 턴오프 시간을 단축하여, 기생 사이리스터의 래치업 내성을 개선할 수 있는 반도체장치를 제공하는 것이다.

본 발명의 제1의 관점에 따른 반도체장치는, 반도체기판과, 이 반도체기판 위에 형성되는 반도체 영역과, 이 반도체 영역 표면에 설치되어 제1의 전극에 결합되는 제1반도체층 영역과, 이 반도체 영역에 제1반도체층 영역으로부터 떨어지고, 제1반도체층 영역을 둘러싸도록 배치되는 링 형상의 반도체 영역과 도전형의 다른 제2반도체층 영역과, 이 제2반도체층 영역에 설치되어, 링 형상의 연속적인 형상을 가지는 본체부와, 이 본체부에 인접되어, 제1반도체층 영역으로부터 멀어지는 방향으로 연장하여 제2전극에 결합되는 동시에, 소정의 간격으로 배치되어, 각각이 이 소정의 간격보다도 작은 폭을 가지는 복수의 볼록부 영역을 가지는 제2반도체층 영역과 도전형의 다른 제3반도체층 영역과, 이 제2반도체층 영역내에 있어서 제3반도체층 영역의 적어도 아래쪽에 배치되는 제2반도체층 영역보다도 고농도이고, 제2반도체층 영역과 동일 도전형의 고농도 반도체층 영역과, 이 제2반도체층 영역 표면에 제1반도체층 영역과 제3반도체층 영역과의 사이에서의 전하전송을 위한 채널을 형성하는 게이트 전극층을 구비한다.

본 발명의 제2의 관점에 따른 반도체장치는, 반도체기판과, 이 반도체기판에 형성되는 반도체 영역과, 이 반도체 영역에 설치되어, 제1의 전극에 결합되는 제1반도체층 영역과, 이 반도체 영역에, 제1반도체층 영역으로부터 떨어지고, 제1반도 체층 영역을 둘러싸도록 배치되는 링 형상의 반도체 영역과 도전형의 다른 제2반도체층 영역과, 이 제2반도체층 영역에, 서로 분리하여 소정의 간격으로 배치되고, 각각이 소정의 간격보다도 큰 폭을 가지는 복수의 사각모양의 형상을 가지는 단위영역을 가지는 제2반도체층 영역과 도전형의 다른 제3반도체층 영역과, 이 제2반도체층 영역의 제3반도체층 영역의 적어도 아래쪽에 배치되어, 제2반도체층 영역보다도 고농도의 제2반도체층 영역과 동일 도전형의 고농도 반도체층 영역과, 이 제2반도체층 영역표면에 제1반도체층 영역과 제3반도체층 영역 사이에서의 전하전송을 위한 채널을 형성하는 게이트 전극층을 구비한다.

본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부의 도면과 관련되어서 이해되는 본 발명에 관한 다음 상세한 설명으로부터 명확하게 될 것이다.

[실시예 1]

도 1은, 본 발명의 실시예 1에 따른 횡형 n채널 IGBT의 평면 레이아웃을 개략적으로 도시한 도면이다. 도 1에 있어서는, 절연막, 배선 및 전극 등은 도시하지 않고, 또한 본 발명의 특징의 하나인 고농도 반도체 영역도 도시하고 있지 않다.

도 1에 있어서, IGBT(1)는, 중앙부에 원형모양으로 형성되는 p형 콜렉터층 (제1반도체층 영역)(2)과, 이 콜렉터층(2)을 둘러싸도록 형성되는 n형 버퍼층(반도체 영역)(3)과, 버퍼층(3)외부에 링 모양으로 형성되는 n-형 드리프트층(반도체 영역)(4)과, 이 n-형 드리프트층(4)외부에 링 모양으로 형성되는 p형 베이스층(제2반 도체 영역)(5)과, 이 p형 베이스층(5)안에 형성되는 n+이미터층(제3반도체 영역)(6)을 포함한다.

이미터층(6)은, 링 모양으로 연속적으로 형성되는 본체부(6a)와, 소정간격으로 배치되고, 이 본체부(6a)에 결합됨과 동시에 콜렉터층(2)으로부터 멀어지는 방향으로 돌출하는 볼록부(6b)를 포함한다. 이 n+이미터층(6)을, 볼록부영역을 설치하여, 그 반경방향의 길이를 부분적으로 길게함으로써, p형 베이스층(5)에 있어서의 이미터층 하부의 길이를 짧게 하여 베이스 저항을 저감한다.

이 p형 베이스층(5)에 있어서는, 이미터층(6)과 n-드리프트층(4) 사이에, 도시하지 않은 게이트 전극의 전압에 의해 채널이 형성되는 채널 형성 영역(8)이 설치된다. 이미터층(6)의 영역에 있어서는, p형 베이스층(5)의 중앙부에 링 모양으로 이미터 전극 콘택 영역(7)이 설치된다. 이 이미터 전극 콘택 영역(7)에 있어서, 이미터층(6)의 볼록부(6b)와 전기적으로 결합하는 이미터 전극이 설치된다.

따라서, 이미터층(6)에 있어서, 본체부(6a)는 연속적으로 링 모양으로 형성되고 있기 때문에, 채널 형성 영역(8)에 있어서 채널은, 링 모양으로 연속적으로 형성된다.

또한 p형 콜렉터층(2)을 둘러싸도록 형성되는 n형층(버퍼층)(3)은, p형 콜렉터층(2)으로부터의 소수 캐리어를 흡수한다.

도 2는, 도 1에 나타내는 선 L2-L2에 따른 IGBT(1)의 단면구조를 개략적으로 도시한 도면이다. 도 2에 있어서, IGBT(1)는, p형 반도체기판(반도체기판)(10)표면 위에 형성되는 n-형 드리프트층 4를 가진다. n-층(드리프트층) 4의 표면의 중앙부 (도 2에 있어서는 좌단)에, n형층(웰 영역)(3)이 형성되고, n형(버퍼)층(3)표면에, p형 콜렉터층(2)이 형성된다. 이 p형 콜렉터층(2)은, 콜렉터 전극(13)에 전기적으로 접속된다. 콜렉터 전극(13)은, 콜렉터 전극배선(14)에 의해 콜렉터 단자(도시 생략)에 결합된다.

콜렉터 전극배선(14)하부 및 n-층(4)표면에는, 제1절연막(11)이 형성되고, 제1절연막(11)위에, 보호막으로서 기능하는 제2절연막(12)이 설치된다. 콜렉터 전극(13)과 n버퍼층(3)의 사이에는, 층간 절연막이 설치된다.

한편, 도 2의 오른쪽에 나타내는 이미터부에 있어서는, 제1절연막(11)위에 게이트 배선(16)이 형성된다. 이 게이트 배선(16)은, n-층(4)위에, 게이트 절연막(15)을 통해 형성되는 게이트 전극 배선부(16a)를 포함한다. 이 게이트 배선(16)은, 게이트 전극(17)에 전기적으로 접속된다. 게이트 배선(16)에 있어서, 게이트 전극 배선부(16a)를 링 모양으로 형성하는 것에 의해, p형 베이스층(5)표면의 채널 형성 영역(8)전체에 걸쳐, 게이트 전극(17)에 인가되는 전압에 따라 채널을 형성한다.

p형 베이스층(5)의 표면에, p형 베이스층(5)보다도 고농도의 p+층(20)이 이미터층(6)보다도 깊게 형성된다. 이 p+층(20)위에, n+이미터층(6)이 형성된다. p+층(20) 및 n+이미터층(6) 양자에 접촉하도록 이미터 전극(21)이 형성된다. 게이트 전극(17)과 이미터 전극(21) 사이에는 층간 절연막(19)이 설치되고, 서로 분리된다.

n+이미터층(6)저부에, 고농도의 p+층(20)이 설치되어 있고, 따라서, n+이미 터층(6)저부의 베이스층의 저항값이 작아져 전압강하가 저감된다.

도 3은, 도 1에 나타내는 선 L3-L3에 따른 IGBT(1)의 단면구조를 개략적으로 도시한 도면이다. 이 도 3에 나타내는 IGBT(1)의 단면구조에 있어서는, 도 2에 나타내는 IGBT의 이미터 영역근방의 단면구조와 그 구성은 동일하고, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다. 단, 도 3에 있어서는, 도 2에 나타내는 제1 및 제2절연막(11 및 12)에 대해서는 특히 참조번호는 붙이지 않는다.

도 3에 나타나 있는 바와 같이, n+이미터층(6)은, 채널 형성 영역(8)부터 이미터 전극(21) 하부까지 연장한다(볼록부가 이미터 전극(21)에 결합된다). 이미터 전극(21)은, 또한 n+이미터층(6)의 저부에 형성되는 p+층(20)에 결합된다. 따라서, p형 베이스층(5)을 직접 이미터 전극(21)에 결합하는 경우에 비하여, 이미터 전극(21)과 베이스층 사이의 접촉저항을 저감할 수 있다. 턴오프 시 또는 정상상태에 있어서, 정공(홀)HL이, p베이스층(5)에서 p+층(20)을 거쳐 이미터 전극(21)으로 흘러들어온다. 이 경우, p+층(20)에 있어서의 저항값은 작고, n+이미터층(6)하부에 있어서의 p형 베이스층(5)의 전압강하는 작다. 따라서, p형 베이스층(5)과 n+이미터층(6)이 순방향으로 바이어스되는 것을 방지할 수 있고, 기생 npn바이폴러트랜지스터가 온 상태가 되는 것을 방지할 수 있다. 즉, p+층(20)을 설치함으로써, n+이미터층(6) 바로 아래를, 정체하지 않고 홀 HL이 이미터 전극(21)으로 흘러들어 와, 고속으로 소수 캐리어의 홀을 방출할 수 있다. 바꿔 말하면, 이미터 전극(21)에 대한 베이스층(5)(p+층(20))의 콘택 저항의 저감에 의해, 간접적으로, n+이미터 층(6)바로 아래의 p베이스 영역의 베이스 저항이 저감되고 있다.

도 4는, 도 1에 나타내는 선 L4-L4에 따 IGBT(1)의 단면구조를 개략적으로 도시한 도면이다. 도 4에 나타내는 IGBT(1)의 영역에 있어서는, n+이미터층(6)에 있어서, 본체부(6a)가 설치되고, 볼록부(6b)는 설치되지 않는다. 따라서, 이미터 전극(21)은 p+층(20)에만 접촉된다. 이 도 4에 나타내는 단면구조의 다른 구성은, 도 3에 나타내는 단면구조의 구성 요소와 같으며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

도 4에 나타나 있는 바와 같이, n+이미터층(6)에 있어서, 볼록부(6b)가 설치되지 않는 영역에 있어서는, 본체부(6a)의 길이는 짧다. 따라서, 이 영역에 있어서, n+이미터층(6)하부의 베이스 저항은 더 작고, 홀 HL은, 이미터 전극(21)에 저저항의 p+층(20)을 통해 정체되지 않고 방출된다. 이에 따라 더 효과적으로 기생npn 바이폴러트랜지스터 동작을 억제할 수 있음에 따라, IGBT(1)의 턴오프 시 및 정상상태의 온 시에 있어서의 기생 사이리스터의 래치업 내성을 개선할 수 있다.

도 5는, 도 1부터 도 4에 나타내는 횡형 IGBT(1)의 기생 사이리스터의 전기적 등가회로를 도시한 도면이다. 도 5에 있어서, 기생 사이리스터는, pnp바이폴러트랜지스터 TR1과, npn바이폴러트랜지스터 TR2를 포함한다. pnp바이폴러트랜지스터 TR1은,그 이미터가 p형 콜렉터층(2)에 의해 형성되고, 베이스가 n+층(3) 및 n-층(4)에 의해 형성되며, 그 콜렉터가 p베이스층(5) 및 p+층(20)에 의해 형성된다. 한편, npn바이폴러트랜지스터 TR2는, n+층(3) 및 n-층(4)으로 형성되는 콜렉터와, n+이미터층(6)으로 형성되는 이미터와, p베이스층(5) 및 p+층(20)으로 형성되는 베 이스를 가진다. 이 바이폴러트랜지스터 TR2의 베이스층에 있어서 베이스 저항 R이 존재한다.

기생 바이폴러트랜지스터 TR1의 이미터가 콜렉터 전극(13)에 결합되고, 기생 바이폴러트랜지스터 TR2의 이미터 및 베이스가 이미터 전극(21)에 결합된다.

p+층(20)을 설치하고, 또 n+이미터층(6)의 반경방향의 길이를 짧게 함으로써 베이스 저항 R을 작게 할 수 있다. 따라서, 기생 바이폴러트랜지스터 TR2의 베이스-이미터간의 전압이, 빌트인 전압을 초과하는 것을 억제할 수 있고, 이 기생 바이폴러트랜지스터 TR2가 온 상태가 되는 것을 방지한다. 이에 따라 기생 사이리스터의 래치업 내성을 개선할 수 있다.

또한 이미터층(6)은 오목부와 볼록부를 가지는 기어 모양으로 그 외주가 형성되어 있지만, 내주부에 있어서는, 본체부(6a)가 연속적으로 형성되어 있고, 채널 형성 영역(8)은 연속적으로 형성된다. 이미터 영역(6)의 본체부(6a)를 링 모양으로 형성하고 있기 때문에, 이미터층(6)의 원주방향을 따라 채널이 연속적으로 형성되어, 채널 폭을 충분히 크게 할 수 있다. 따라서, 일정한 게이트-이미터간 전압 VGE를 인가한 상태에서, 콜렉터-이미터간 전압 VC를 인가했을 때의 콜렉터-이미터 전류 ICE특성의 열화는 억제되어 대전류를 구동할 수 있다.

도 6a는 도 1에 나타내는 평면 레이아웃의 n+이미터층(6)에 대한 이미터 콘택 영역을 더 구체적으로 도시한 도면이다. 이 n+이미터층(6)은, 링 모양으로 연속해서 형성되는 본체부(6a)와, 소정의 간격으로 배치되는 볼록부(6b)를 포함한다. 볼록부(6b)는 본체부(6a)에 연결된다. 이 본체부(6a) 외주를 따라, 볼록부(6b)와 일부가 겹치도록 이미터 콘택 영역(25)이 형성된다. 이 이미터 전극 콘택 영역(7)에 있어서는, 하부에 형성되는 볼록부(6b) 및 p+층(20)(도 6a에는 도시하지 않음)과 전기적으로 접속되는 이미터 전극(21)이 형성된다.

따라서, 이미터 전극 콘택 영역(7)에 있어서, 볼록부(6b)를 n+이미터층(6)에 대하여 전기적 접속을 취하는 영역으로서 사용함으로써, n+이미터층(6)의 하부의 p형 베이스층의 길이를 저감할 수 있다.

도 6b는, 이 도 6a에 나타내는 n+이미터층(6)의 일부의 구성을 확대하여 도시한 도면이다. n+이미터층(6)에 있어서, 본체부(6a)의 외주에 원주방향을 따라 소정의 피치 W1로, 폭 W2의 볼록부(6b)가 형성된다. 볼록부(6b)의 배치의 피치(간격) W1은, 볼록부(6b)의 폭 W2보다도 충분히 크게 된다(W1>W2). 이 n+이미터층의 볼록부(6b)를 충분히 간격을 두고 배치함으로써, n+이미터층(6)의 반경방향의 폭의 증대를 충분히 억제하여 베이스 저항을 저감할 수 있다. 또한 이 피치 W1이 볼록부(6b)의 폭 W2보다도 충분히 크게 되면, 이하의 이점을 얻을 수 있다.

도 7은, n+이미터층과 이미터 전극과 게이트 전극 인출 배선의 평면 레이아웃을 확대하여 도시한 도면이다. 이 도 7에 나타나 있는 바와 같이, n+이미터층(6)은, 링 모양으로 연속해서 형성되는 본체부(6a)와, 이 본체부(6a)에 인접하여 소정의 피치(W1)로 배치되는 볼록부(6b)를 포함한다. 이 볼록부(6b)에 대하여, 이미터 전극 30(21) 사이에 전기적으로 콘택이 취해진다. 이 이미터 전극 30은, 도 2에 나타내는 이미터 전극 21에 대응하고, 도 1에 나타내는 이미터 전극 콘택 영역(7)을 따라 링 모양으로 배치된다. 볼록부(6b) 사이에, 게이트 전극 인출 배선(32)이 설 치된다.

볼록부(6b) 사이의 게이트 전극 인출 배선(32)을 배치하는 영역에 있어서, 이미터 전극(30)은 분리된다. 따라서, 이 게이트 전극 인출 배선(32)하부에 있어서, n+이미터층(6)의 본체부(6a)를 연속적으로 연장하여 배치함과 동시에, 이미터 전극 21(30)을 볼록부(6b)를 통해 n+이미터층(6)에 전기적으로 접촉시킬 수 있다. 이에 따라 게이트 전극 인출 배선(32)의 설치 영역에 있어서 이미터층(6)을 분리할 필요가 없어진다. 이 n+이미터층 본체부(6a)를 연속적으로 연장시킴으로써, 채널 형성 영역을 연속적으로 연장시킬 수 있고, IGBT의 채널 폭이 저감되는 것을 방지할 수 있다.

도 8은, IGBT(1)의 이미터 전극 및 게이트 전극의 평면 레이아웃을 개략적으로 도시한 도면이다. 이 도 8에 나타나 있는 바와 같이, IGBT에 있어서, p베이스층(5)의 내주부에 채널 형성 영역(8)이 설치된다. 이 채널 형성 영역(8)의 내측에, 게이트 전극(게이트 전극배선(16, 19)을 포함하는 게이트 배선)(17)이 링 모양으로 형성된다. 게이트 전극(17)은, 내부에 형성되는 n버퍼층(3) 및 p콜렉터층(2)을 둘러싸도록 배치된다.

이 채널 형성 영역(8)외부에, 링 모양으로 연속적으로 형성되는 본체부(6a) 및 이 본체부(6a)에 연결하는 볼록부(6b)를 가지는 n+이미터층(6)이 설치된다. 이미터층(6)의 볼록부(6b)와 일부가 겹치도록, p베이스층(5)표면에, 이미터 전극(30)(이미터 전극 콘택 영역(7))이 설치된다. 이미터 전극(30)은, 그 일부가 볼록부(6b) 사이의 영역에 있어서 분리된다. 이 이미터 전극(30)의 분리 영역에 있어 서 게이트 전극 인출 배선(32)이 배치되어, 내부에서 링 모양으로 형성되는 채널 게이트 전극(17)과 결합된다.

따라서, 이 도 8에 나타내는 바와 같이, n+이미터층(6)은 연속적으로 형성되고, 이미터 전극(30)과 전기적으로 접속된다. 따라서, 채널 형성 영역(8)에 있어서 채널을 n+이미터층(6) 내부에 연속적으로 형성할 수 있고, 채널 폭이 저감되는 것을 억제할 수 있다.

또한 도 8에 있어서는, 이미터 전극(30)은 1개소에 있어서 절단되어 분리되고, 이 분리 영역에 있어서 게이트 전극 인출 배선(32)이 배치된다. 그러나, 이 이미터 전극(30)은 복수개소에 있어서 절단되고, 각 절단 영역에 있어서 게이트 전극 인출 배선(32)이 배치되어도 된다. 각 분할 이미터 전극(30)이, 각각 공통으로 이미터 전극인출 배선(이미터 단자)에 결합되면 된다.

이상과 같이, 이 볼록부(6b)의 원주방향을 따라 폭(W1)을, 볼록부(6b)의 원주방향을 따른 피치(W2)보다도 작게함으로써, 게이트 전극 인출 배선(32)은, 충분히 여유를 갖고 배치할 수 있다. 이에 따라 게이트-이미터간 전압 VGE를 인가한 상태에서, 콜렉터-이미터간 전압 VC를 인가했을 때의 콜렉터-이미터 전류 ICE특성이 악화되는 것이 방지된다.

상기의 설명에 있어서는, n채널 IGBT가 표시된다. 그러나, 횡형 p채널 IGBT를 사용해도 동일한 효과를 얻을 수 있다.

각 영역의 도전형이 반대로 되면, 횡형 p채널 IGBT를 얻을 수 있고, n베이스층에 있어서 고농도의 반도체 영역을 p이미터 영역에 인접하여, 이미터층 보다도 깊게 형성한다.

[변경예 1]

도 9는, 본 발명의 실시예 1의 변경예 1의 IGBT의 평면 레이아웃을 개략적으로 도시한 도면이다. 도 9에 있어서도, 절연막, 전극 및 배선은 기재하지 않는다. 이 도 9에 나타내는 평면 레이아웃은, 도 1에 나타내는 IGBT(1)의 평면 레이아웃과, 이하의 점에서 그 구성이 다르다. 즉, p형 베이스층(5)안에, n+이미터층(6)하부에, 고농도의 p+층(35)이 링 모양으로, 이미터층(6)의 볼록부(6b)의 선단부와 외주가 정렬하도록 설치된다. 이 도 9에 나타내는 평면 레이아웃의 다른 구성은, 도 1에 나타내는 평면 레이아웃과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여 그 상세설명은 생략한다.

도 10은, 도 9에 나타내는 선 L10-L10에 따른 단면구조를 개략적으로 도시한 도면이다. 도 10에 있어서, n+이미터층(6)(6a, 6b)하부에, p+층(35)이 p베이스층(5)안에, n+이미터층과 단부가 정렬하도록 형성된다. 도 10에 나타내는 단면구조의 다른 구조는, 도 3에 나타내는 단면구조와 동일하며 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다. 따라서, 이 영역에 있어서는, 이미터 전극(21)은, p형 베이스층(5)과 n+이미터층(6)에 전기적으로 결합된다.

도 11은, 도 9에 나타내는 선 L11-L11에 따른 단면구조를 개략적으로 도시한 도면이다. 이 도 11에 나타내는 단면구조에 있어서, n+이미터층(6)은, 본체부(6a)가 형성되고, 볼록부(6b)는 형성되지 않는다. 이 영역에 있어서는, 고농도의 p+층(35)이 이미터 전극(21)에 결합된다.

이러한 도 9부터 도 11에 나타나 있는 바와 같이, p베이스층(5)에 있어서 n+이미터층(6)하부에 p+층(35)이 설치되어 있고, 볼록부(6b)가 설치되지 않는 이미터층의 오목부 영역에 있어서 이미터 전극(21)이 고농도의 n+영역에 전기적으로 접속되고 있어, p베이스층(5)의 저항을 저감할 수 있고, 기생 사이리스터의 래치업 내성을 개선할 수 있다. 또한 본체부(6a)에 의해 채널이 연속적으로 링크 모양으로 형성되고 있어, 채널폭은 충분히 넓게할 수 있고, 콜렉터-이미터 전류 ICE특성의 열화가 억제된다. 또한 p+층(35)이 이미터 전극(21)에 전기적으로 결합되어, 베이스층(5)에 대한 이미터 전극(21)의 접촉저항을 저감할 수 있고, 따라서, 베이스저항을 저감할 수 있으며, 기생 사이리스터의 래치업 내량을 더욱 더 개선할 수 있다.

또한 n+이미터층(6)에 있어서, 볼록부(6b)의 폭이, 볼록부(6b)의 피치보다도 좁게 되어 있고, 앞의 도 7에 나타내는 구성과 마찬가지로 게이트 전극 인출 배선을 여유를 갖고 배치할 수 있다.

[변경예 2]

도 12 및 도 13은, 본 발명의 실시예 1의 변경예 2에 따른 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다. 도 12에 나타내는 단면구조는, 도 9에 나타내는 선 L10-L10에 따른 단면구조에 대응한다. 도 12에 나타내는 IGBT에 있어서는, n+이미터층(6)은, 지금까지와 마찬가지로 원형모양으로 형성되는 본체부(6a)와, 콜렉터층으로부터 멀어지는 방향으로 돌출하는 볼록부(6b)를 포함한다. 이 n+이미터층(6)하부에, 거의 같은 크기로, p+층(40)이 설치된다. 이 도 12에 나 타내는 단면구조는, 도 10에 나타내는 단면구조와 다른 구성은 동일하고, 대응하는 부분에는 동일 참조번호를 붙여 그 상세설명은 생략한다.

도 13에 나타내는 단면구조는, 도 9에 나타내는 선 L11-L11을 따른 단면구조에 대응한다. 도 13에 있어서는, n+이미터층의 볼록부(6b)가 설치되지 않고, 본체부(6a)가 배치된다. 이 n+이미터층(6)의 본체부(6a)를 둘러싸도록, p+층(40)이 형성되어, p+층(40)이 이미터 전극(21)과 전기적으로 결합된다.

이 도 13에 나타내는 단면구조의 다른 구성은, 도 11에 나타내는 단면구조와 동일하며, 대응하는 부분에는 동일 참조번호를 붙여 그 상세설명은 생략한다.

도 12 및 도 13에 나타나 있는 바와 같이, p베이스층(5)안에, n+이미터층(6)(6a, 6b)하부를 포함하는 부분에 있어서, 이 n+이미터층(6)보다도 깊게 p+층(40)을 형성함으로써, p베이스층(5)의 베이스 저항을 저감할 수 있고, 또 p베이스층(5)에 대한 접촉저항도 저감할 수 있으며, 지금까지의 도 1부터 도 4에 나타내는 구성과 동일한 효과를 얻을 수 있다.

[변경예 3]

도 14 및 도 15는, 본 발명의 실시예 1의 변경예 3에 따른 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다. 도 14에 나타내는 단면구조는, 도 9에 나타내는 평면 레이아웃의 선 L10-L10에 따른 단면구조에 상당하고, 도 15에 나타내는 단면구조는, 도 9에 나타내는 평면 레이아웃의 선 L11-L11에 따른 단면구조에 대응한다.

이 도 14에 나타나 있는 바와 같이, n+이미터층(6)(본체부(6a), 볼록부(6b)) 하부에, p베이스층(5)안에, 고농도 p+층(45)이 설치된다. 이 p+층(45)은, p베이스층(5)안에 매립되고 있으며 이미터층(6)과 분리된다. 이미터 전극(21)은, n+이미터층(6) 및 p베이스층(5)에 전기적으로 결합된다. 한편, 도 15에 나타나 있는 바와 같이, n+이미터층(6)에 있어서, 본체부(6a)가 설치되어 있고, 볼록부(6b)가 설치되지 않은 영역에 있어서는, p+층(45)이 p베이스층(5)안에 있어서, 이미터 전극(21)하부까지 연장하여 형성된다.

도 14 및 도 15에 나타내는 단면구조의 다른 구성은, 도 12 및 도 13에 나타내는 단면구조와 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세한 설명은 생략한다.

도 14 및 도 15에 나타나 있는 바와 같이, p베이스층(5)안에, n+이미터층(6)과 떨어져서, p+층(45)을 배치하는 경우에 있어서도, n+이미터층(6)하부의 베이스 저항은, p+층(45)에 의해 저감할 수 있고, 래치업 내성을 개선할 수 있다. 또한 채널 형성 영역(8)은 연속적으로 형성되고 있고, 콜렉터-이미터 전류 ICE 특성의 악화를 충분히 억제할 수 있다. 또한 이미터층(6)의 형상은, 앞의 도 1부터 도 4 및 변경예 1부터 변형예 2에 있어서 설명한 바와 같으며, 본체부(6a) 및 볼록부(6b)를 가지고 있고, 게이트 전극 인출 배선도 충분히 여유를 가지고 배치할 수 있으며, 지금까지 설명한 실시예 1 및 변경예 1 및 변경예 2와 동일한 효과를 얻을 수 있다.

이상과 같이, 본 발명의 실시예 1을 따르면, 횡형 IGBT에 있어서 이미터층을, 오목부 및 볼록부를 가지는 기어 형상(본체부와 볼록부를 가지는 형상)으로 형 성하고, 이 이미터층보다도 깊은 부분에, 고농도 반도체층을 형성하고 있다. 따라서, 베이스 저항을 저감할 수 있고, 기생 사이리스터의 래치업 내량을 개선할 수 있다. 또한 채널 폭을 충분히 넓게 할 수 있으며, 일정한 게이트-이미터간 전압(VGE)을 인가한 상태에 있어서, 콜렉터-이미터간 전압(VC)을 인가했을 때의 콜렉터-이미터 전류(ICE)특성의 열화를 억제할 수 있다. 또한 게이트 전극 인출 배선도, 이미터 전극과 이미터층과의 접촉에 영향을 주지 않고 배치할 수 있어, 채널 폭을 충분히 확보할 수 있고, 대전류를 구동할 수 있다.

[실시예 2]

도 16은, 본 발명의 실시예 2에 따른 IGBT의 평면 레이아웃을 개략적으로 도시한 도면이다. 이 도 16에 있어서도, 도면을 간략화하기 위해, 절연막, 전극배선 및 베이스층 내의 고농도 p형층은 도시하지 않는다.

이 도 16에 나타내는 평면 레이아웃은, 이하의 점에서 도 1에 나타내는 실시예 1에 따른 IGBT의 평면 레이아웃과 그 구성이 다르다. 즉, p형 베이스층(5)안에 배치되는 n+이미터층으로서, 서로 분리하여 배치되는 단위 이미터층(단위영역)(60)이, 이 p형 베이스층(5)안에 있어서 원주방향을 따라 소정의 간격을 두고 배치된다. 이 도 16에 나타내는 IGBT의 평면 레이아웃의 다른 구성은, 도 1에 나타내는 평면 레이아웃의 구성과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

단위 이미터층(60)의 원주방향을 따른 폭 a는, 단위영역의 간격 b보다도 크다. 단위 이미터층(60)의 형상은, 4변을 가지는 사각형상이면 된다. 폭 및 간격은 원주방향을 따른 길이이다.

도 17은, 도 16에 나타내는 선 L17-L17에 따른 단면구조를 개략적으로 도시한 도면이다. 이 도 17에 나타나 있는 바와 같이, p베이스층(5)표면에, 고농도의 p형 반도체층(p+층)(62)이 단위 이미터층(60)하부에 형성된다. 이미터 전극(21)이 도 16에 나타내는 이미터층 콘택 영역(7)에 있어서 단위 이미터층(60) 및 p+층(62)에 전기적으로 접속된다. 단위 이미터층에 인접하여 채널 형성 영역(8)이 p베이스층(5)표면에 형성된다. 이 채널 형성 영역(8)위에는, 게이트 절연막(15)을 통해 게이트 전극 배선부(16a)가 설치된다. 게이트 전극 배선부(16a)는, 연속적으로 연장하는 게이트 배선에 의해 구성되어, 게이트 전극(17)의 일부를 구성한다.

이 n-층(4)표면의 p베이스층(5)안에 단위 이미터층(60)이 형성되고, 이 단위 이미터층 하부보다 더 깊게 고농도의 p+층(62)이 설치된다.

도 18은, 도 16에 나타내는 선 L18-L18을 따른 단면구조를 개략적으로 도시한 도면이다. 단위 이미터층(60)은, 섬모양으로 형성되어 있고, 도 18에 나타내는 영역에 있어서는, 단위 이미터층(60)은 설치되지 않고, p+층(62)이 채널 형성 영역(8)에 인접하도록 연장하여 p베이스층(5)표면에 형성된다. p+층(62)이 이미터 전극(21)에 결합된다.

이 채널 형성 영역(8)에 있어서는, 상부의 게이트 전극 배선부(16a)에 인가되는 전압에 의해 채널이 형성된다. 단위 이미터층(60)은, 도 18에 나타내는 영역에 있어서는 설치되지 않는다. 따라서, 턴오프 시 또는 정상상태의 온 상태시에 있어서의 홀은, n+이미터층(60)의 바로 아래의 영역이 아닌, 단위 이미터층(60)의 사 이에 설치되는 p베이스층 또는 p+층(62)을 통해, 이미터 전극(21)으로 흐르는 경향이 강해진다. 이미터층 바로 아래로 흘러들어오는 홀의 수는 저감되어, n-층(4)/p베이스층(5)/n+이미터층(62)으로 형성되는 기생 npn바이폴러트랜지스터 동작이 억제된다. 따라서, p콜렉터층(2)/n버퍼층(3), n-드리프트층(4)/p베이스층(5)/n+이미터층(60)으로 형성되는 기생 사이리스터의 래치업을 억제할 수 있다.

또한 p+층(62)에 의해, 단위 이미터층(60)하부의 베이스 저항은 저감되고, 실시예 1과 같이 기생 사이리스터의 래치업을 억제할 수 있다.

또한 이미터 전극(21)이 p+층(62)에 직접 접속되는 영역이 존재하고, 이 이미터 전극(21)과 p베이스층(5) 사이의 접촉저항을 저감할 수 있고, 원활하게, p베이스층(5)(p+층(62))과 이미터 전극(21)과의 접촉 영역을 통해 홀이 흘러, 단위 이미터층(60) 및 p+층(62)의 기생 사이리스터의 래치업 내량을 더 향상시킬 수 있다.

또한 도 16에 나타나 있는 바와 같이, 이 단위 이미터층의 원주방향을 따른 폭 a는, 단위 이미터층(60)의 피치 b보다도 충분히 넓게 된다. 따라서, 단위 이미터층(60)과 대향하는 채널 형성 영역(8)으로 인해 채널 폭을 충분히 크게 할 수 있고, 콜렉터-이미터 전류 ICE특성을 향상할 수 있다.

또한, 도 16에 나타나 있는 바와 같이 단위 이미터층(60)의 평면 레이아웃의 형상은, 부채형의 형상 또는 사다리꼴 형상 또는 단책형의 형상 등의 어느 형상이어도 되고, 4변을 가지는 폐쇄 영역을 형성하는 섬 모양 영역으로 단위 이미터층(60)이 형성되면 되며, 여기에서는, 이들의 단책상, 사다리꼴 또는 부채형의 4변을 가지는 형상을, 「사각형 모양」의 형상으로 규정한다.

또한 이 단위 이미터층(60)의 피치 b는, 이 채널 형성 영역(8)에 있어서 충분한 폭의 채널이 형성되는 크기로 설정되면 된다. 따라서, 이 단위 이미터층(60)의 형상으로서, 외주부가 좁고, 채널 형성 영역(8)에 대향하는 부분이 넓은 형상이 설치되어도 된다.

또한 도 8에 나타내는 구조와 마찬가지로, 게이트 전극 배선 인출 배선이, 이 섬 모양 영역 사이의 영역에 배치되어도 좋다.

[변경예 1]

도 19 및 도 20은, 본 발명의 실시예 2의 변경예 1에 따른 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다. 도 19에 나타내는 단면구조는, 도 16에 나타내는 선 L17-L17에 따른 단면구조에 대응하고, 도 20에 나타내는 단면구조는, 도 16에 나타내는 선 L18-L18에 따른 단면구조에 대응한다. 도 19에 나타내는 구조에 있어서, 단위 n+이미터층(60)하부에 p+층(62)이 형성된다. 이 p+층(62)은, 단위 이미터층(60)보다도 반경방향의 길이가 짧으며, 외주부가 단위 이미터층(60)의 외주부에 정렬하여 배치된다. 따라서, 이 영역에 있어서는, 이미터 전극(21)은, 단위 이미터층(60) 및 p형 베이스층(5)에 전기적으로 접속된다.

한편, 단위 이미터층(60)이 설치되지 않는 영역에 있어서는, 도 20에 나타나 있는 바와 같이, p+층(62)이 이 p베이스층(5)표면에 연속적으로 형성된다. 이 p+층(62)은, p베이스층(5)에 있어서 채널 형성 영역(8)에 인접하여 그 일부의 영역에 형성된다. 이 영역에 있어서는, 이미터 전극(21)은, p+층(62) 및 p형 베이스층(5)에 전기적으로 접속된다. 이들의 도 19 및 도 20에 나타내는 단면구조에 있어서, 다른 구성은, 도 17 및 도 18에 나타내는 단면구조와 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

이 도 19 및 도 20에 나타내는 구성에 있어서도, 단지, p+층(62)의 반경방향을 따라 짧게 형성되고, p베이스층(5)에 있어서 이미터 전극(21)하부까지 채널 형성 영역(8)이 연장하여 형성될 뿐으로, 도 17 및 도 18에 나타내는 구성과 동일한 효과를 얻을 수 있다.

[변경예 2]

도 21 및 도 22는, 본 발명의 실시예 2의 변경예 2의 IGBT의 이미터 영역의 단면구조를 개략적으로 도시한 도면이다. 도 21 및 도 22에 나타내는 변경예 2의 구성에 있어서도, 그 평면 레이아웃은, 도 16에 나타내는 IGBT의 평면 레이아웃과 동일하며, 단위 이미터층(60)이 서로 간격을 두고 원주방향을 따라 소정의 피치로 배치된다.

도 21에 나타내는 단면구조는, 도 16에 나타내는 선 L17-L17에 따른 단면구조에 대응하고, 도 22는, 도 16에 나타내는 선 L18-L18에 따른 단면구조에 대응한다. 이 도 21에 나타나 있는 바와 같이, p+층(62)은, 단위 n+이미터층(60)과 반경방향의 폭이 거의 같게 형성되고, 채널 형성 영역(8)에 닿도록 게이트 전극 배선부(16a)하부까지 연장하여 형성된다. 단위 이미터층(60)의 외주부 및 내주부와 정렬하여 p+층(62)이 배치된다. 이미터 전극(21)이 단위 n+이미터층(60) 및 p형 베이스층(5)에 전기적으로 접속된다.

도 22에 나타나 있는 바와 같이 단위, n+이미터층(60)이 설치되지 않는 영역 에 있어서, p+층(62)은, 채널 형성 영역(8)에 인접하여, 게이트 전극 배선부(16a)하부까지 연장하여 배치되고, 또한 이미터 전극(21)에 전기적으로 결합된다.

이러한 도 21 및 도 22에 나타내는 구성에 있어서도, p베이스층(5)에 있어서 고농도의 p+층(62)이 설치되고, 단위 n+이미터층(60)보다도 깊게 형성되고 있어, 효율적으로 홀을 흡수하여 이미터 전극(21)에 방출할 수 있기 때문에, 도 17 및 도 18에 나타내는 구성과 같은 작용 효과를 얻을 수 있다. 특히, 채널 형성 영역(8)에 접하여 p+층(62)이 형성되고 있어, 단위 이미터층(62)하부의 베이스 저항을 보다 저감할 수 있으며, 또한 효율적으로 채널 형성 영역(8)에 형성되는 채널로부터의 홀을 흡수하여 이미터 전극(21)에 방출할 수 있다.

또한, 이 실시예 2에 있어서도, IGBT로서는, 횡형 p채널 IGBT가 이용되어도 된다. 소수 캐리어로서 전자가 고농도 n+층에 의해 방출된다.

[변경예 3]

도 23 및 도 24는, 본 발명의 실시예 2의 변경예 3에 따른 IGBT의 이미터 영역 근방의 단면구조를 개략적으로 도시한 도면이다. 이 도 23 및 도 24에 나타내는 변경예 3의 IGBT의 평면 레이아웃은, 앞의 도 16에 나타내는 구성과 동일하며, 이미터층으로서, 단위 n+이미터층(60)이 IGBT의 p베이스층(5)안에 있어서 분리 배치된다.

도 23에 나타내는 단면구조는, 도 16에 나타내는 선 L17-L17에 따른 단면구조에 대응하고, 도 24에 나타내는 단면구조는, 도 16에 나타내는 선 L18-L18에 따른 단면구조에 대응한다.

이 도 23 및 도 24에 나타나 있는 바와 같이 이 변경예 3에 있어서는, p베이스층(5)안에, 단위 n+이미터층보다도 깊은 영역에 단위 n+이미터층(62)과 분리하여, p+층(64)이 매립층으로서 형성된다. 이 p+층(64)은, 채널 형성 영역(8)에 인접하고, p베이스층(5)안에 있어서 이미터 전극(21)의 하부까지 연장하도록 배치된다. 이 도 23 및 도 24에 나타내는 IGBT의 다른 구성은, 도 17부터 도 22에 나타내는 단면구조의 구성과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

이러한 도 23 및 도 24에 나타내는 구성에 있어서도, p베이스층(5)에 있어서, 깊은 영역에, p+층(64)을 형성함으로써, 단위 n+이미터층(60)저부에 있어서의 베이스 저항을 저감할 수 있다. 또한 단위 n+이미터층(60)이 형성되지 않는 영역(도 24참조)에 있어서, p+층(64)이 효율적으로 홀을 흡수하여, 이미터 전극(21)에 전송할 수 있다. 따라서, 이 도 23 및 도 24에 나타나 있는 바와 같이 단위 n+이미터층(60)이 분리하여 배치되는 구성에 있어서, p베이스층(5)안에 있어서, 단위 n+이미터층보다도 깊은 영역에 매립 p+층(64)을 연속적으로, 링 모양으로 형성함으로써 기생 사이리스터의 래치업 내량의 향상을 실현할 수 있다. 또한 채널 폭은 충분히 취해지므로(단위 n+이미터층의 원주방향에 따른 폭이, 피치보다도 충분히 크게 된다), 충분히 확보할 수 있고, 큰 콜렉터-이미터 전류를 흐르게 할 수 있다.

또한, 이 매립 p+층(64)의 반경방향의 폭이, 단위 n+이미터층의 반경방향의 폭과 동일하며, 매립 p+층(64) 및 단위 n+이미터층(62)이 정렬하여 배치되어도 된다.

이상과 같이, 본 발명의 실시예 2에 따르면, 이미터 영역에 있어서, 단위 이미터를 섬 모양과 사각형 모양의 형상으로, 소정의 피치로 배치하고 있으며, 또한 이 단위 이미터층의 반경방향에 따른 폭을, 섬 영역의 배치 피치보다도 충분히 넓게하는 것으로, 채널 폭이 충분히 넓은 상태로, 고농도 불순물층을 통해 소수 캐리어를 이미터 전극에 방출할 수 있고, 기생 사이리스터의 래치업 내량의 개선 및 구동전류의 증가를 실현할 수 있다. 또한 턴오프 시간을 단축할 수 있다.

[실시예 3]

도 25는, 본 발명의 실시예 3에 따른 IGBT의 평면 레이아웃을 개략적으로 도시한 도면이다. 이 도 25에 나타내는 평면 레이아웃에 있어서도, 도면을 간략화하기 위해서, 절연막, 전극 및 배선은 도시하고 있지 않다.

이 도 25에 나타내는 평면 레이아웃은, 도 1에 나타내는 실시예 1에 따른 IGBT의 평면 레이아웃과 그 구성은 동일하다. 이 도 25에 나타내는 IGBT에 있어서, 그 단면구조는, 이하에 상세하게 설명한 바와 같이, p베이스층(5)보다도 깊게 p+층을 형성한다. n+이미터층(6)은, 링 모양으로 연속적으로 형성되는 본체부(6a)와, 반경방향으로 돌출하는 돌출부(6b)를 포함한다. 이 도 25에 나타내는 IGBT의 평면 레이아웃의 다른 구성은, 도 1에 나타내는 IGBT의 평면 레이아웃과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

도 26은, 도 25에 나타내는 선 L26-L26에 따른 단면구조를 개략적으로 도시한 도면이다. 이 도 26에 있어서, 베이스층 영역(70)은, n+이미터층(6)보다도 깊게 채널 형성 영역(8)에 형성되는 p베이스층(72)과, n+이미터층(6) 아래쪽에, p베이스 층(72)보다도 깊게 형성되는 p+층(74)을 포함한다. n+이미터층(6) 및 p+층(74)이, 이미터 전극(21)에 결합된다. 채널 형성 영역(8)위에는, 게이트 절연막(15)을 통해 게이트 배선 16a(16)이 설치된다. 이 게이트 배선(16)이 게이트 전극(17)에 결합된다. 베이스층 영역(70)은, n-드리프트층(4)표면에 형성된다.

도 27은, 도 25에 나타내는 선 L27-L27에 따른 단면구조를 개략적으로 도시한 도면이다. 이 도 27에 나타내는 단면구조에 있어서, n+이미터층(6)에 있어서는, 본체부(6a)가 배치되고 볼록부(6b)는 설치되지 않는다. 따라서, p+층(74)이 p베이스층(72)에 인접하고, 그것보다 깊게 형성되어, 이미터 전극(21)에 전면적으로 결합된다. 이 도 27에 나타내는 단면구조의 다른 구성은, 도 26에 나타내는 단면구조의 구성과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여 그 상세설명은 생략한다.

p+층(74)은 p베이스층(72)보다도 깊게 n+이미터층(6)(6a) 아래쪽에 형성된다. 따라서, 앞의 실시예 1에 있어서 설명한 효과에 더해서, 더욱 이하의 효과를 얻을 수 있다.

즉, n-층(4)/p베이스층(72)/n+이미터층(6)으로 형성되는 기생 npn바이폴러 트랜지스터에 있어서, n+이미터층 6(6a)바로 아래의 p베이스 영역의 폭이 좁아, 베이스 저항을 저감할 수 있고, 기생 npn바이폴러트랜지스터 동작을 억제할 수 있다. 따라서, 기생 사이리스터의 래치업을 억제할 수 있고, 실시예 1과 같이 기생 사이리스터의 래치업 내량을 향상시킬 수 있다.

또한 p+층(74)에 의해 베이스 저항을 줄일 수 있고, 이 베이스 저항을 통해 홀 HL이 p+층(74)을 통해 흐른다. 이 경우, p베이스층(72)의 곡률부 AR1의 전계 강도보다도, p+층(74)저부의 곡률부 AR2의 전계 강도 쪽이 높아지는 경우가 있다(p+층(74) 쪽이, p베이스층(72)보다도 불순물 농도가 높기 때문에). 따라서, 이 경우, 홀 전류(홀 HL의 흐름)는, p+층(74)의 저부의 곡률부 AR2로부터 유입하므로, n+이미터층 6(6a)바로 아래를 흐르는 홀 전류의 길이가 짧아진다. 따라서, n+이미터층 6(6a)바로 아래의 베이스 저항의 길이가 짧기 때문에, 베이스 저항을 저감할 수 있고, 기생 바이폴러트랜지스터 동작을 억제할 수 있으며, 기생 사이리스터의 래치업을 억제할 수 있다.

또한 이 p베이스층(72)의 반경방향의 폭이 짧아, 베이스 저항을 더욱 저감할 수 있다.

[변경예 1]

도 28 및 도 29는, 본 발명의 실시예 3의 변경예 1에 따른 IGBT의 이미터 영역부분의 단면구조를 개략적으로 도시한 도면이다. 이 실시예 3의 변경예 1의 IGBT의 평면 레이아웃은, 도 25에 나타내는 구성과 같다. 도 28에 나타내는 단면구조는, 도 25에 나타내는 선 L26-L26에 따른 단면구조에 대응하고, 도 29에 나타내는 단면구조는, 도 25에 나타내는 선 L27-L27에 따른 단면구조에 대응한다.

n+이미터층(6)은, 링 모양으로 연속적으로 연장하는 본체부(6a)와, 콜렉터층으로부터 멀어지는 방향으로 돌출하는 돌출부(6b)를 포함한다. 이 도 28에 있어서, 베이스층 영역(70)은, n+이미터층 6(6a, 6b)하부에 형성되는 고농도의 p+층(75)과, 이 p+층(75)의 양측에 배치되는 p베이스층 72 및 76을 포함한다. n+이미터층(6) 및 p베이스층(76)이 이미터 전극(21)에 결합된다. p베이스층(72)은, 채널 형성 영역(8)과 이미터층 본체부(6a)하부에 이미터층(6)보다도 깊게 형성된다.

한편, 도 29에 나타나 있는 바와 같이 이미터층(6)에 있어서 볼록부(6b)가 설치되지 않는 영역에 있어서는, 이미터층 본체부(6a)하부로부터 이미터 전극(21)하부에, p+층(75)이 p베이스층 72 및 79보다도 깊게 형성된다.

이 도 28 및 도 29에 나타내는 단면구조의 다른 구성은, 도 26 및 도 27에 각각 나타내는 단면구조의 구성요소와 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

이 변경예 1의 구성에 있어서도, p+층(75)이 p베이스층 72 및 76보다도 깊게 n+이미터층(6)하부에 형성된다. 따라서, 앞의 실시예 1과 같이 이미터층 하부의 p베이스층의 베이스 저항을 저감할 수 있고, 기생 npn 바이폴러트랜지스터의 베이스 저항을 저감할 수 있으며, 기생 사이리스터의 래치업 내량을 개선할 수 있다. 또한 도 26 및 도 27에 나타내는 구성과 같이 효율적으로, p+층(75)에 의해 소수 캐리어의 홀 HL을 흡수하여, 이미터 전극(21)으로 방출할 수 있다. 또한 실시예 1에 나타내는 구성과 동일한 효과를 얻을 수 있다.

[변경예 2]

도 30 및 도 31은, 본 발명의 실시예 3의 변경예 2에 따른 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다. 이 변경예 2의 구성에 있어서도, n+이미터층(6)은, 도 25에 나타내는 평면 레이아웃과 마찬가지로 본체부(6a)와, 볼록부(6b)를 포함한다. 도 30에 나타내는 단면구조는, 도 25에 나타내는 L26-L26에 따른 단면구조에 대응하고, 도 31에 나타내는 구조는, 도 25에 나타내는 선 L27-L27에 따른 단면구조에 대응한다.

이러한 도 30 및 도 31에 나타내는 단면구조는, 이하의 점에 있어서, 도 28 및 도 29에 나타내는 단면구조와 그 구성이 다르다. 즉, p베이스층 72 및 76보다도 깊게 n+이미터층 6(6a, 6b)하부에 형성되는 p+층 75B는, n+이미터층(6)의 내주부와 정렬하여 그 내주부가 배치되고, 또한 그 외주부도, n+이미터층(6)의 볼록부(6b)의 외주부에 정렬하여 배치된다.

이 도 30 및 도 31에 나타내는 단면구조의 다른 구성요소는, 도 28 및 도 29에 나타내는 구성요소와 동일하며, 대응하는 부분에는 동일 참조번호를 붙여 그 상세설명은 생략한다.

이러한 도 30 및 도 31에 나타내는 단면구조에 있어서, p+층 75B가, n+이미터층(6)의 내주부와 정렬하여 그 내주부가 형성된다. 따라서, n+이미터층(6)의 하부의 베이스 저항을 보다 저감할 수 있고, 기생 바이폴러트랜지스터 동작을 효율적으로 억제할 수 있다. 또한 앞의 도 26부터 도 29에 나타내는 구성과 같은 작용 효과를 얻을 수 있다.

[변경예 3]

도 32 및 도 33은, 본 발명의 실시예 3의 변경예 3에 따른 IGBT의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다. 이 도 32에 나타내는 단면구조는, 도 25에 나타내는 평면 레이아웃의 선 L26-L26에 따른 단면구조에 대응하고, 도 33에 나타내는 단면구조는, 도 25에 나타내는 선 L27-L27에 따른 단면구조에 대응한 다.

이 변경예 3의 구성에 있어서는, 도 32 및 도 33에 나타나 있는 바와 같이, p+층 75C가, p베이스층 내에 매립되고, p베이스층(72, 76)보다도 깊게 형성된다. 이 p+층 75C는, n+이미터층 6(6a, 6b)과 분리하여 배치된다. 따라서, 이 p+층 75C의 양측에 형성되는 p베이스층 72 및 76은, 이 n+이미터층(6)저부에 있어서 연속하여 접속된다.

이 도 32 및 도 33에 나타내는 단면구조의 다른 구성은, 앞의 도 28부터 도 31에 나타내는 단면구조의 구성과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

이러한 도 32 및 도 33에 나타나 있는 바와 같이, n+이미터층(6)의 아래쪽에, n+이미터층과 떨어져서, p+층 75C를 깊게 형성함으로써, 마찬가지로 이 n+이미터층(6)의 베이스 영역층에 있어서의 폭을, 그 본체부(6a)에 의해 짧게 할 수 있고, 베이스 저항을 저감할 수 있다. 또한 p+층 75C에 의해, 효율적으로, 앞의 도 26 및 도 27에 나타내는 구성과 같이 효율적으로 홀 HL을 흡수하여, 이미터 전극(21)에 전달할 수 있다. 즉, p베이스층(72)의 곡률부보다도, p+층 75C의 곡률부의 전계 강도를 크게 할 수 있어, 효율적으로, p+층 75C에 의해 홀을 흡수할 수 있고, n+이미터층(6)의 하부에 있어서의 홀 전류가 흐르는 경로의 저항값을 저감할 수 있다.

또한 본체부(6a)에 의해 이 홀 전류가 흐르는 경로길이를 짧게 할 수 있다. 따라서, 앞의 도 26부터 도 31에 나타내는 구성과 마찬가지로, 기생 바이폴러트랜 지스터의 동작을 억제하고, 기생 사이리스터의 래치업 내량을 향상시킬 수 있다. 또한 채널 형성 영역(8)은, 연속적으로 형성되고 있어, 채널 폭은 충분히 크게 할 수 있고, 충분한 크기의 콜렉터-이미터 전류를 구동할 수 있다.

이상과 같이, 본 발명의 실시예 3에 따르면, 이미터층 영역을, 기어 모양으로, 본체부와 본체부에 소정간격으로 연속하여 접속하는 볼록부로 구성하고, 베이스층보다도 깊게 고농도 불순물 영역을 형성하고 있어, 효율적으로 소수 캐리어를 흡수할 수 있다. 이에 따라 이미터층 하부에 있어서의 베이스 저항을 저감할 수 있고, 기생 바이폴러트랜지스터 동작을 억제하여, 기생 사이리스터의 래치업 내량을 향상시킬 수 있다. 또한 채널은, 링 모양으로 연속적으로 형성되고 있어, 채널 폭이 크고, 충분한 크기의 콜렉터-이미터 전류를 흐르게 할 수 있다.

또한, 이 실시예 3에 있어서도, 이미터 영역이 기어모양으로 형성되고 있고, 이 이미터층 영역의 볼록부의 폭 및 피치 조건을 적절히 설정함으로써, 볼록부 사이의 영역에 있어서 게이트 전극 인출 배선을 배치할 수 있고, 앞의 실시예 1과 동일한 효과를 얻을 수 있다.

[실시예 4]

도 34는, 본 발명의 실시예 4에 따른 IGBT의 평면 레이아웃을 개략적으로 도시한 도면이다. 이 도 34에 있어서도, 전극 및 배선 및 절연층은 도시하지 않는다. 이 도 34에 나타내는 평면 레이아웃은, 도 16에 나타내는 평면 레이아웃과 이하의 점에서 그 구성이 다르다. 즉, n-층(4)의 주변부에 형성되는 베이스층 영역(80)에 있어서, 고농도의 p+층이, p베이스층보다도 깊게 형성된다. 이미터층은 서로 분리 되는 단위 이미터층(60)에 의해 실현된다. 이 단위 이미터층(60)의 폭 a와 피치 b는, 앞의 실시예 2에 나타내는 IGBT의 경우와 동일한 관계를 충족시킨다.

도 35는, 도 34에 나타내는 선 L35-L35에 따른 단면구조를 개략적으로 도시한 도면이다. 이 도 35에 나타나 있는 바와 같이 단위 n+이미터층(60)하부에, p형 베이스층 82보다도 깊고, p형 베이스층 80보다 고농도의 p+층(84)이 형성된다. p형 베이스층 82는, 채널 형성 영역(8) 및 n+이미터층(60)하부의 일부까지 연장하도록 배치된다. 이미터 전극(21)이 단위 n+이미터층(60) 및 p+층(84)에 전기적으로 접속된다.

도 36은, 도 34에 나타내는 선 L36-L36에 따른 단면구조를 개략적으로 도시한 도면이다. 이 도 36에 나타내는 영역에 있어서는, p+층(84)표면에는, 이미터층이 설치되지 않는다. p+층(84)이 p형 베이스층(82)과 연결된다. 이미터 전극(21)이, 고농도 p+층(84)에 전기적으로 접속된다. 이 도 35 및 도 36에 나타내는 단면구조의 다른 구성은, 도 17 및 도 18에 나타내는 구성과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

즉, 이들의 도 35 및 도 36에 나타나 있는 바와 같이 단위 이미터층(60)이 서로 분리하여 이 이미터 전극 콘택 영역에 원주방향을 따라 배치되는 구조에 있어서, 고농도의 p+층(84)을 p베이스층(82)보다도 깊게 형성한다. 도 35에 나타내는 p베이스층(82)의 곡률부 AR1보다도, p+층(84)의 하부의 곡률부 AR2의 전계 강도를 높게 할 수 있고, 효율적으로, 홀 HL을 p+층(84)을 통해 이미터 전극(21)에 전달할 수 있다. 특히, 도 36에 나타나 있는 바와 같이, n+이미터층(60)이 설치되지 않을 경우, 저저항으로 이미터 전극(21)에 홀 HL을 전달할 수 있다. 또한 n+이미터층 하부에 p+층(84)이 설치되어 있어, 이 n+이미터층(60)바로 아래부에 있어서의 저항값은 작고, 이 p+층과 n+이미터층(60) 사이의 PN접합은, 빌트인 전압이하가 되어, 소수 캐리어의 주입은 억제된다. 따라서, 실시예 2에 나타내는 구성에 더해서, 더욱 효율적으로, 깊은 p+층(84)에, 홀 HL을 흡수해서 이미터 전극(21)에 전달할 수 있다.

[변경예 1]

도 37 및 도 38은, 본 발명의 실시예 4에 따른 IGBT의 변경예 1의 이미터 영역의 단면구조를 개략적으로 도시한 도면이다. 도 37에 나타내는 단면구조는, 도 34에 나타내는 선 L35-L35에 따른 단면구조에 대응하고, 도 38에 나타내는 단면구조는, 도 34에 나타내는 선 L36-L36에 따른 단면구조에 대응한다.

도 37 및 도 38에 나타나 있는 바와 같이 고농도의 깊은 p+층 85A는, 채널 형성 영역(8)에 형성되는 p베이스층 82와, 베이스 영역(80)의 외주부에 이미터 전극(21)하부에 형성되는 p베이스층 86과의 사이에 형성된다. 이 p+층 85A의 표면에 단위 n+이미터층(60)이 형성된다. 도 37에 있어서, 이미터 전극(21)이 단위 이미터층(60)과 p형 베이스층 86에 접속된다. 도 38에 나타내는 영역에 있어서는, 단위 이미터층(60)이 설치되지 않기 때문에, 이미터 전극(21)이 p+층 85A와 p형 베이스층 86에 전기적으로 접속된다. 이 도 37 및 도 38에 나타내는 구조의 다른 구성요소는, 도 35 및 도 36에 나타내는 구성요소와 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

이러한 도 37 및 도 38에 나타내는 구성에 있어서도, p+층 85A를 설치함으로써, 단위 n+이미터층(60)이 서로 분리하여 배치될 경우에 있어서, 이 단위 n+이미터 미간의 영역(도 38참조)의 p+층 85A를 통해 효율적으로 이미터 전극(21)에 홀을 전달할 수 있다. 또한 깊은 고농도 p+층 85A에 의해, 고전계에 의해, p베이스층 82보다도, 보다 효율적으로 홀을 흡수하여 이미터 전극(21)에 전달할 수 있다. 또한 이미터 전극(21)이, 고농도 p+층 85A에 전기적으로 접속되고 있어, 베이스층과 이미터 전극간의 접촉저항을 저감할 수 있음에 따라, 베이스 저항을 저감할 수 있다.

[변경예 2]

도 39 및 도 40은, 본 발명의 실시예 4에 따른 IGBT의 변경예 2의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다. 이 도 39 및 도 40은, 도 37 및 도 38에 나타내는 단면구조와, 이하의 점에서 그 구성이 다르다. 즉, p+층 85B가 단위 n+이미터층(60)과 그 반경방향에 있어서 폭이 거의 같게 형성되고, 도 39에 나타내는 영역에 있어서 그것들의 내주부 및 외주부가 정렬하여 배치된다. 이러한 도 39 및 도 40에 나타내는 구조의 다른 구성요소는, 도 37 및 도 38에 나타내는 구조의 구성요소와 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

이러한 도 39 및 도 40에 나타내는 구성에 있어서는, 단위 n+이미터층(60)과 정렬하여 고농도의 p+층 85B가 베이스층 82 및 86보다도 깊게 형성된다. 따라서, 보다 효과적으로, 단위 n+이미터층(60) 바로 아래부의 베이스 저항을 저감할 수 있고, 베이스-이미터간 전압차를 저감할 수 있다. 또한 이 p+층 85B는, 앞의 도 37 및 도 38에 나타내는 구성보다도 길게 형성되고 있어, 보다 베이스 저항을 저감할 수 있고, 도 37 및 도 38에 나타내는 구성의 효과에 더해서, 더욱, 베이스 저항을 저감 할 수 있고, 기생 사이리스터의 래치업 내량을 개선할 수 있다.

[변경예 3]

도 41 및 도 42는, 본 발명의 실시예 4에 따른 IGBT의 변경예 3의 이미터 영역부의 단면구조를 개략적으로 도시한 도면이다. 이들의 도 41 및 도 42에 나타내는 단면구조는, 이하의 점에서, 도 37부터 도 40에 나타내는 단면구조와 그 구성이 다르다. 즉 p베이스층 82 및 86보다도 깊게 형성되는 고농도 p+층 85C는, 단위 n+이미터층(60)과 떨어져서 형성되고, 이 p형 베이스층(82, 86)안의 매립층으로서, p형 베이스층(82, 86)보다도 깊게 형성된다. 따라서, p베이스층 영역(80)에 있어서 p베이스층 82 및 86이, 이 p+층 85C의 표면부에 있어서 연결된다. 특히, 단위 n+이미터층(60)이 형성되지 않는 영역(도 42참조)에 있어서는, 단지, p베이스층(82, 86)하부에 p+층 85C가 매립 불순물 영역으로서 설치된다. 이미터 전극이 이 영역에 있어서 p형 베이스층(82, 86)과 전기적으로 접속된다.

따라서, 이 p+층 85C를 매립 영역으로서 형성해도, 단위 n+이미터층(60)하부의 홀이 흐르는 경로는 p+층 85C에 의해 결정되고, 베이스 저항을 저감할 수 있다. 또한 p베이스층(82, 86)보다도 깊게 p+층 85C를 형성하고, 고전계에 의해 p베이스층 하부로부터 흘러들어오는 홀을, 효율적으로, p+층 85C에 의해 흡수하여 이미터 전극(21)에 전달할 수 있다.

또한, 이 실시예 4에 있어서는, 단위 n+이미터층(60)의 반경방향에 따른 폭 a는, 그 배치 피치 b보다도 넓다. 그러나, 채널 폭을 충분히 확보할 수 있는 경우, 이 단위 n+이미터층(60)의 반경방향에 따른 폭 a는, 배치 피치 b보다도 작게 되어도 된다.

이상과 같이, 본 발명의 실시예 4에 따르면, 이미터층에 있어서, 단위 이미터층을 서로 분리하여 배치되는 섬 모양영역으로 구성하고, 베이스층에 있어서 고농도 불순물 영역을 베이스층보다도 깊게 형성하여, 이미터층 하부의 베이스 저항을 저감하고, 소수 캐리어를 흡수할 수 있어, 래치업 내량을 개선할 수 있다. 또한 턴오프 시간을 단축할 수 있다. 또한 섬 모양으로(사각형 모양)의 단위 이미터층을 배치하고 있어, 채널 폭은 충분히 확보할 수 있고, 충분한 콜렉터-이미터 전류를 구동할 수 있다.

[실시예 5]

도 43은, 본 발명의 실시예 5에 따른 횡형 MOSFET의 평면 레이아웃을 개략적으로 도시한 도면이다. 이 도 43에 있어서도, 도면을 간략화하기 위해, 전극, 절연막 및 전극배선은 도시하지 않는다.

도 43에 있어서, 횡형 n채널 MOS트랜지스터는, 중앙부에 형성되는 고농도 n+형 드레인층(제1반도체층 영역)(102)과, 이 n+드레인층(102)을 둘러싸도록 형성되는 n-드리프트층(반도체 영역)(104)과, n-드리프트층(104)을 둘러싸도록 형성되는 p베이스층(제2반도체층 영역)(105)을 포함한다. 이 p베이스층(105)은, n-드리프트층(14)에 인접하여 설치되는 채널 형성 영역(108)과, 이 채널 형성 영역(108) 외주를 따라 기어형상으로 형성되는 n+소스층(106)을 포함한다. n+소스층(106)은, 연속 적으로 일체로 형성되는 본체부(106a)와, 드레인층(102)으로부터 멀어지는 방향의 반경방향을 따라 돌출하는 볼록부(106b)를 포함한다. 이 볼록부(106b)상부 및 p베이스층(105)외주부에 소스 전극 콘택 영역(107)이 설치된다.

도 44는, 도 43에 나타내는 선 L44-L44에 따른 단면구조를 개략적으로 도시한 도면이다. 도 44에 있어서, 횡형 n채널 MOSFET는, p형 기판(110)표면에 형성되는 n-층(n-드리프트층)(104)표면에 형성된다. n-드리프트층(104)표면에, n+드레인층(102)이 형성되고, n+드레인층(102)이 드레인 전극(113)에 전기적으로 접속된다. 이 드레인 전극(113)은, 제1 및 제2절연막 111 및 112에 형성되는 드레인 전극 인출 배선(114)에 전기적으로 접속된다.

소스 영역 근방에 있어서는, n-드리프트층(104)표면에 p베이스층(105)이 형성되고, 이 p베이스층(105)표면에 n+소스층(106)이 형성된다. 이 n+소스층에 인접하여, p베이스층(105)표면의 내주부에 채널 형성 영역(108)이 설치된다. 이 채널 형성 영역(108)위에, 게이트 절연막(115)을 통해 게이트 배선 116a가 형성되고, 이 게이트 배선 116a가 제1절연막(111)위에 형성되는 부분의 도전층과 연결되어 게이트 배선(116)의 일부를 구성한다. 게이트 배선(116)은, 제2절연막(112)을 관통하는 게이트 전극(117)에 전기적으로 접속된다.

n+소스층(106)보다도 깊고, p베이스층(105)보다도 고농도로 p+층(120)이 설치된다. 이 n+소스층(106) 및 p형 베이스층(105)이 소스 전극(121)에 공통으로 결합된다. 이 도 44에 나타내는 단면구조에 있어서는, n+소스층(106)은, 본체부(106a)와 볼록부(106b)를 포함한다.

이 횡형 MOSFET의 소스층(106)의 본체부(106a)만이 배치되는 영역에 있어서는, 소스 영역근방의 단면구조는, 도 4에 나타내는 단면구조와 같다. 이미터층(6)대신에 소스층(106)이 배치된다.

이 도 44에 나타내는 단면구조로부터 알 수 있는 바와 같이, 횡형 n채널 MOSFET는, 횡형 n채널 IGBT의 구조에 있어서, 드리프트층과 드레인층이 동일 도전형이며, 또한 드레인층(102)에 버퍼층이 설치되지 않는 점을 제외하고, 이들의 IGBT 및 MOSFET의 구조는, 소스 영역 및 이미터 영역에 있어서 동일하다.

따라서, 지금까지의 실시예 1부터 4에 있어서 설명한 바와 같이, IGBT의 이미터 영역에 있어서의 소수 캐리어의 방출과 마찬가지로, 횡형 MOSFET에 있어서도, 고농도 p+층(120)을 n+소스층(106)보다도 깊게 p베이스층(105)에 설치함으로써, 소스 전극(121)에 효율적으로 홀을 전송할 수 있다. 또한 소스 전극(121)하부에, n+소스층(106)/p+층(120), p베이스층(105)/n-층(104)으로 형성되는 기생npn 바이폴러트랜지스터의 베이스 저항을 저감할 수 있고, 기생 사이리스터의 래치업 내량을 향상시킬 수 있다. 따라서, 지금까지의 실시예 1부터 실시예 4에 있어서 설명한 횡형 IGBT와 동일한 효과를 얻을 수 있다.

또한, 이 소스 영역부의 단면구조로서는, 앞의 횡형 IGBT의 단면구조와 동일하며, 따라서, n+소스층(106)의 형상으로서, 단위 n+소스층이 섬 모양으로 서로 분리하여 배치되어도 되고, 앞의 IGBT에 관하여 설명한 실시예 1부터 실시예 4와 같은 n+소스층(106)의 형상을 적용할 수 있다.

또한 고농도의 p+층(120)에 관해서도, 실시예 1부터 실시예 4와 같이, n+소 스층(106)하부에 p베이스층(105)보다도 고농도로 p+층(120)이 설치되면 되고, 이 p+층(120)이 p베이스층(100)보다도 깊게 설치되어있어도 된다. 이들에 대해서는, 도면이 같은 단면구조의 도면이 되므로, 번잡화를 방지하기 위해 그 단면구조는 도시하지 않지만, 고농도 p+층(120)의 구조에 대해서는, 실시예 1부터 실시예 4에 있어서 설명한 구성을 적용할 수 있고, 마찬가지로 기생 사이리스터 내량의 향상을 행할 수 있다. 또한 채널 형성 영역(108)에 있어서, 원형 모양으로 채널이 연속적으로 형성되어, 큰 드레인-소스전류를 구동할 수 있다. 또한 소수 캐리어의 효율적인 방출에 의해 턴오프 시간을 단축할 수 있다.

또한 횡형 MOSFET에 관해서도, 게이트 구조가 홈형 구조를 가지는 트렌치 게이트 MOSFET 등의 다른 구성에 관해서도, 본 발명의 구성을 적용할 수 있다. 또한 p채널 MOSFET에 대하여도, 마찬가지로, 도전형을 변경함으로써, 본 발명의 구성을 적용할 수 있다.

이상과 같이, 본 발명의 실시예 5에 따르면, 횡형 n채널 MOSFET에 있어서, 소스 영역에 있어서, n+소스층 하부에, p베이스층(105)보다도 고농도로 p+층(120)을 설치하므로, 홀을 효율적으로 소스 전극(121)에 방출할 수 있고, 또 n+소스층 하부의 베이스 저항을 저감할 수 있으며, 기생 사이리스터의 래치업 내량을 향상시킬 수 있고, 또한 턴오프 시간을 단축할 수 있다. 또한 채널 형성 영역에 있어서 채널이 원주를 따라 형성되고, 큰 드레인-소스전류를 구동할 수 있다.

[실시예 6]

도 45는, 본 발명의 실시예 6에 따른 IGBT의 평면 레이아웃을 개략적으로 도 시한 도면이다. IGBT에 있어서는, 대전류를 구동하기 위해서, 복수의 셀이 정렬하여 배치된다. 도 45에 있어서는, IGBT셀 150a-150c을 대표적으로 나타낸다. 이들의 셀 150a-150c은 각각, 원형형상을 가지고, 중앙부에 형성되는 p+콜렉터층(2)과, 이 콜렉터층(2)을 둘러싸도록 형성되는 n버퍼층(3)과, n버퍼층(3)을 둘러싸도록 n-드리프트층(4)과, 이 n-드리프트층(4)의 외주를 따라 형성되는 p베이스층(5)을 포함한다. 이 p베이스층(5)영역 내에, n+이미터층(6)이 형성된다. 이 n+이미터층(6)은, 도 45에 나타내는 배치에 있어서는, 볼록부(6b)와, 연속적으로 원형모양으로 형성되는 본체부(6a)를 포함한다. 이 본체부(6a)의 내주부의 p베이스층(5) 영역에 있어서 채널 형성 영역(8)이 형성된다. p베이스층(5)을, 이들의 셀 150a-150c각각에 있어서 인접하여 배치한다. 또한, 이 도 45에 나타내는 평면 레이아웃에 있어서, 앞의 실시예 1부터 실시예 5와 같이 전극배선, 절연막 및 베이스층에 배치되는 고농도 p+층은 도시하지 않는다. 이 고농도의 p+층은, 앞의 실시예 1과 마찬가지로, n+이미터층(6) 아래쪽에 p베이스층(5)보다도 고농도로 형성되어도 되고, p베이스층(5)보다도 깊게 형성되어도 좋다.

또한 이미터층(6)으로서는, 실시예 2와 마찬가지로 단위 이미터층으로 분할되어도 좋다.

또한, 이 도 45에 나타내는 구성에 있어서, p+콜렉터층 대신에, n+드레인층을 설치하고, n버퍼층(3)을 생략함으로써, 횡형 n채널 MOSFET가 실현되어 동일한 배치가 사용된다.

이러한 셀 150a-150c을 배치함으로써, 뒤에 설명하는 타원구조의 IGBT셀을 이용하는 구성에 비하여, 채널 폭을 넓게 할 수 있고, 대전류를 구동할 수 있다.

[변경예]

도 46은, 본 발명의 실시예 6에 따른 IGBT의 평면 레이아웃의 변경예를 도시한 도면이다. 도 46에 나타내는 평면 레이아웃은, 도 45에 나타내는 평면 레이아웃과 이하의 점에서 그 구성이 다르다. 즉, 단위 셀 150d-150f가 정렬하여 배치되어, 각각의 p베이스층(5) 영역이 인접 셀간에서 서로 공유된다. 따라서, 도 45에 나타내는 평면 레이아웃의 배치 면적보다도, 이들의 셀 150d-150f의 배치 면적을 보다 저감할 수 있다.

이 도 46에 나타내는 IGBT의 다른 구성은, 도 45에 나타내는 IGBT의 평면 레이아웃의 구성과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

이 도 46에 나타내는 평면 레이아웃에 있어서도, 고농도 p+층은, 이미터층(6)의 아래쪽에 배치되면 되고, p베이스층보다도 얕게 형성되어도 되며, 또한 이 p베이스층보다도 깊게 형성되어도 된다. 또한 고농도 p+층이 매립된 구조로 되어있어도 된다. 또한 이미터층(6)은, 본체부(6a) 및 볼록부(6b)를 가지는 연속 구조 대신에, 단위 이미터층이 분리하여 배치되는 구성이 이용되어도 된다.

이러한 도 45 및 도 46에 나타나 있는 바와 같이 셀 150a-150c 또는 150d-150f를 원형 형상으로 형성하여 배치함으로써, 이하에 설명한 바와 같이, 하나의 타원구조의 셀을 이용하는 경우에 비하여, 채널 폭을 보다 길게 할 수 있고, 대전류를 구동할 수 있다.

지금, 도 47에 나타나 있는 바와 같이 타원구조의 IGBT(200)를 생각한다. 이 IGBT(200)는, 중앙부에 타원 형상으로 형성되는 p+콜렉터층(204)과, 이 콜렉터층(204)을 둘러싸도록 타원 형상으로 형성되는 n버퍼층(203)과, n버퍼층(203)을 둘러싸도록 타원 형상으로 형성되는 n-드리프트층(204)과, 이 드리프트층(204)을 둘러싸도록 타원 형상으로 형성되는 p베이스층(205)을 포함한다. 이 p베이스층(205)안에, n+이미터층(206)이 설치되고, 이 n+이미터층(206) 내부에, 채널 형성 영역(208)이 설치된다.

이 도 47에 나타내는 타원형상의 IGBT의 경우, 직선 부분과, 원주부분과의 트랙 형상을 가진다. 이 트랙 형상(타원형상)의 직선 부분에 있어서의 단면구조는, 본 발명의 실시예 1등에 있어서 나타낸 단면구조와 같다(p+이미터층은 설치되어도 되고 아니어도 된다). 이 도 47에 나타내는 타원구조의 IGBT와 같은 배치 면적으로, 예를 들면 도 46에 나타내는 원형형상의 셀을 배치하는 것을 생각할 수 있다. 이 경우, 도 48에 나타나 있는 바와 같이 셀 150d-150f를 배치했을 경우, 셀 150d 및 150f의 채널 형성 영역(8)의 원주부분은, 도 47에 나타내는 타원형상의 IGBT의 채널 형성 영역의 원주부분과 같아진다. 지금, 인접 셀의 p+콜렉터층(2)의 중앙부 사이의 거리를 CL로 한다. 또한 셀 150a-150f각각에 있어서, p+콜렉터층(2)의 중앙부에서 채널 형성 영역(8)의 중앙부까지의 거리를 r로 한다. 타원형상의 IGBT의 채널 길이 CL에 대응하는, 셀 150d 및 150e의 채널 영역의 합계의 길이는, 다음식으로 나타낸다.

2·π·r·(1/4)·2= π·r

따라서, 이 인접 셀(150d 및 150e)의 p+콜렉터층(2)의 중심간의 거리가, 3·r보다도 작으면 다음의 관계식을 얻을 수 있다.

CL <3·r <π· r

상기의 관계식은, 인접 셀의 채널 형성 영역간의 거리를, r보다도 작게함으로써 실현된다. 채널 형성 영역은, 셀 외주부의 베이스층 영역에 형성되고 있으며, 이 조건은 용이하게 충족된다.

따라서, 도 47에 나타내는 타원형상의 IGBT에 비하여, 단위 셀 150d-150f (또는 150a-150c)를 배치함으로써, 채널 형성 영역(8)의 원주부를 따른 길이를 길게할 수 있음에 따라, p+콜렉터층으로부터 이미터층에 대하여 흐르는 전류에 대한 채널 폭을 길게 할 수 있고, 보다 대전류를 구동할 수 있다.

도 49는, 도 47에 나타내는 타원구조의 IGBT에 일정한 게이트-이미터간 전압 VGE를 인가한 상태에서, 콜렉터-이미터간 전압 VCE를 인가했을 때의, 콜렉터-이미터 전류 ICE의 특성을 도시한 도면이다. 가로축은, 단위 V로, 콜렉터-이미터간 전압 VCE를 나타내고, 세로축에, 단위 A로, 콜렉터-이미터 전류 ICE를 나타낸다. 측정 온도는 실온이다. 단, 타원구조의 IGBT에 있어서 베이스층내에 고농도의 반도체층(p+층)은 설치되지 않는다.

이 도 49에 나타나 있는 바와 같이 타원구조의 IGBT의 경우, 콜렉터-이미터간 전압 VCE를 점차로 크게 했을 경우, 콜렉터-이미터간 전류 ICE도 따라서 상승한다. 그러나, 이 콜렉터-이미터간 전압 VCE가, 거의 6V근방이 되면, 이 콜렉터-이미터 전류 ICE가, 약 0.2A에 도달하면, 이 영역으로부터 콜렉터-이미터간 전압 VCE를 상승시켜도, 콜렉터-이미터 전류 ICE는 거의 포화 상태가 되어, 콜렉터-이미터간 전압 VCE를 크게 해도, 콜렉터-이미터 전류 ICE는 충분히 커지지 않는다. 또한 이 콜렉터-이미터 전압 VCE가 OV에서 6V로 상승하는 동안의 영역에 있어서도, 콜렉터-이미터간 전류 ICE는 완만하게 상승하고, 온 저항(VCE/ICE)은 높아진다. 타원구조에 있어서, 베이스층 내에 p+층(p+이미터층)을 설치하지 않기 때문이다.

도 50은, 본 발명에 따른 원구조의 IGBT(도 48 또는 도 46참조)의 구성에 있어서, 일정한 게이트-이미터간 전압 VGE를 인가한 상태에서, 콜렉터-이미터간 전압 VCE를 인가했을 때의, 콜렉터-이미터간 전류 ICE특성을 나타낸다. 이 도 50에 있어서, 가로축에, 콜렉터-이미터 VCE를 나타내고(단위V), 세로축에, 콜렉터-이미터간 전류 ICE를 나타낸다(단위A). 측정 온도는 실온이다.

이 도 50에 나타나 있는 바와 같이 원형구조의 셀을 배치했을 경우, 콜렉터-이미터간 전압 VCE를 서서히 크게 했을 경우, 전압 6.0V근방에서, 콜렉터-이미터간 전류는 약 0.4A가 되고, 이 부근부터 콜렉터-이미터 전류는 포화 경향을 나타낸다. 그러나, 이 경우, 콜렉터-이미터 전류 ICE는, 도 47에 나타내는 타원구조의 IGBT에 비하여, 약 2배 정도의 큰 값이 되고 있다. 또한 콜렉터-이미터간 전압 VCE가, 0V에서 6V로 상승할 때까지의 영역에 있어서도, 그 상승의 기울기가 크고, 온 저항(VCE-ICE)을 저감할 수 있다. 이들은 총 채널 폭이 길어진 것과 베이스 저항이 저감된 것에 기인한다. 또한 그 전류량이 증대해도, p+층을 이미터층의 아래쪽에 설치하고 있기 때문에, 이 이미터 영역에 있어서의 기생 바이폴러트랜지스터가 온상태가 되는 것을 방지할 수 있어, 기생 사이리스터의 래치업 내량을 향상시킬 수 있다.

이상과 같이, 본 발명의 실시예 6에 따르면, 원형형상의 IGBT를 셀로서 여러개 설치하고, 하나의 타원형상의 IGBT를 이용하는 구성에 비하여, 채널 영역의 길이를 길게 할 수 있음에 따라, 채널 폭을 길게 할 수 있고, 콜렉터-이미터 전류를 많이 흐르게 할 수 있다. 또한 앞의 실시예 1부터 실시예 4와 동일한 효과를 얻을 수 있다.

[실시예 7]

도 51은, 본 발명의 실시예 7에 따른 반도체장치(횡형 n채널 IGBT)의 단면구조를 개략적으로 도시한 도면이다. 이 도 51에 나타내는 IGBT의 평면(표면)레이아웃은, 도 1에 나타내는 IGBT의 평면 레이아웃과 실질적으로 같다. 이 도 51에 나타내는 IGBT에 있어서는, n-층(4)과 반도체기판(300) 사이에, 매립 절연막(310)이 설치된다. 이 반도체기판(300)은, n-층(4)과 분리되고 있기 때문에, p형 및 n형의 어느 도전형이어도 된다.

이 도 51에 나타내는 IGBT의 다른 구성은, 도 2에 나타내는 IGBT의 구성과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

이 반도체기판(300)표면에 매립 절연막(310)을 설치하고, 매립 절연막(310)위에 트랜지스터를 형성하는 구조는, 일반적으로 SOI(실리콘·온·인슐레이터)구조라고 부르며, 또한 유전체 분리 구조로서도 불린다. 한편, 도 2에 나타나 있는 바와 같이 매립 절연막(310)이 설치되지 않고, n-층(4)과 p형 반도체기판(10)이, 그 사이에 형성되는 PN접합에 의해 분리되는 구조는, 접합 분리 구조라고 부른다. 매 립 절연막(310)을 이용함으로써, 접합 분리 구조에 비하여, 더 확실하게, n-층(4)과 기판(300)을 전기적으로 분리할 수 있고, 공핍층을 n-층내에 있어서만 생성할 수 있어 고속으로 동작할 수 있다.

이 도 51에 나타내는 IGBT의 다른 구성은, 도 2에 나타내는 IGBT의 구성과 동일하며, 대응하는 부분에는 동일 참조번호를 붙여, 그 상세설명은 생략한다.

도 52는, IGBT의 저항부하 스위칭 동작시의 턴오프 파형을 도시한 도면이다. 이 도 52에 있어서, 가로축에, 턴오프 시간(단위초)을 나타내고, 세로축에, 콜렉터-이미터간 전압 VCE(단위×100V) 및 콜렉터-이미터 전류 ICE(단위A)를 나타낸다. 곡선 I은, 유전체 분리 구조(도 51)의 IGBT의 콜렉터-이미터간 전압을 나타내고, 곡선 II는, 비교예로서, 예를 들면 도 2에 나타내는 접합 분리형 IGBT의 콜렉터-이미터간 전압 VCE를 나타내고, 곡선 III은, 유전체 분리 구조에 있어서의 콜렉터-이미터 전류 ICE를 나타내고, 곡선 IV는, 접합 분리 구조 IGBT의 콜렉터-이미터 전류를 나타낸다.

도 52에 나타나 있는 바와 같이 접합 분리형 IGBT의 하강 시간 tf(콜렉터-이미터-전류 IGE가 최대값의 90％에서 10％로 저하하는데 필요한 시간)은, 1㎲부근, 따라서 스위칭 속도가 늦음에 따라 스위칭 손실이 비교적 커진다. 한편, 유전체 분리 구조의 경우, 하강 시간 tf는, 0.5㎲를 넘는 정도이며, 스위칭 속도가 빠름에 따라 스위칭 속도손실을 보다 저감할 수 있다. 또한 저항부하 스위칭 동작시의 턴오프 파형에 있어서, VCE파형(곡선I)의 상승률 절대값은, 그 콜렉터-이미터 전류 ICE를 나타내는 파형(곡선III)의 감소율 절대값과 거의 동일하며, 고속으로 스위칭 동작이 행해지고 있는 것을 명백하게 볼 수 있다.

따라서, 접합 분리 구조를 이용하는 것보다 유전체 분리 구조를 이용하는 쪽이, 고속으로 스위칭 동작을 행할 수 있음을 분명하게 볼 수 있다.

단, 접합 분리에 있어서도, 이 스위칭 기간에 있어서, 턴오프 시, 급격하게, 그 콜렉터-이미터 전압 VCE가 상승하여 오프 상태로 이행하고(곡선II), 또한 콜렉터-이미터 전류 ICE도 급격하게 저하하고 있음을 볼 수 있다(곡선IV). 따라서, 접합 분리 구조에 있어서도, p+층을 이용하고, 또한 이미터층을 링 모양으로 형성함으로써, 곡선 II 및 IV의 특성으로부터 알 수 있는 바와 같이, 종래의 타원구조 IGBT를 이용하여, p+층을 사용하지 않고 단지 p베이스층을 사용하여, n이미터층이 링 모양으로 형성되는 구성에 비하여 빠르게 할 수 있다(종래 구조의 경우, 턴오프 시간은, 도 52에 있어서 화살표로 나타낸다).

도 53은, 앞의 실시예 1에 있어서의 접합 분리 구조 횡형 IGBT의 저항부하 스위칭 턴오프시(10.6㎲)의 전류분포, 전압분포 및 공핍층 영역경계를 도시한 도면이다. 전류분포를 실선으로 나타내고, 전압분포를 파선으로 나타내며, 공핍층 영역경계선은 일점쇄선으로 나타낸다.

이 도 53에 나타나 있는 바와 같이 접합 분리 구조 횡형 IGBT의 경우, 이미터측으로부터 넓어지는 공핍층이, 콜렉터측(p형 콜렉터층(2)근방영역)에 대해서 뿐만아니라, p형 기판(10)안에 있어서도 분포되고 있다. 이 때문에, 전위분포(파선으로 나타낸다) 및 전류분포(실선으로 나타낸다)와 함께, p형 기판(10)영역 내에 분포한다. 따라서, 콜렉터측에 대한 공핍화가 억제되어, 콜렉터-이미터 전압 VCE는 비교적 완만하게 상승한다. 이 결과, 턴오프 시, 콜렉터-이미터 전류 ICE의 감소도, 비교적 완만하게 됨에 따라 하강 시간 tf가 늦어진다.

도 54는, 본 발명의 실시예 1의 접합 분리 구조 횡형 IGBT의 저항부하 스위칭 턴 오프시(10.6㎲)의 홀 분포를 단면 구조도에 있어서 나타낸 것이다. 이 접합 분리 구조 횡형 IGBT에 있어서는, 도 53에 나타나 있는 바와 같이 이미터측에서 콜렉터측으로의 공핍이 억제되므로, n-층(4) 및 p형 기판(10)안에 많은 홀이 분포된다. 즉, n-층(4) 및 p형 기판(10)안에 많은 홀이 분포되고 있기 때문에, 가령 p+층을 설치해도, n-층(4) 및 p형 기판(10)안에 분포되고 있는 홀이 소실할 때까지 시간을 필요로 하여, 하강 시간 tf가 비교적 늦어진다.

도 55는, 접합 분리 구조 횡형 IGBT의 저항부하 스위칭 턴 오프시(10.6㎲)의 홀(정공)분포, 전자분포 및 평형상태에서의 홀/전자농도 분포를 나타내는 도면이고, n-층(4)에 있어서의 일정한 깊이에서의 콜렉터측에서 이미터측까지의 각 캐리어의 분포를 나타낸다. 도 55에 있어서, 곡선 V가, 홀의 분포를 나타내고, 곡선 VI가, 전자의 분포를 나타내며, 곡선 VII이 평형상태에 있어서의 전자/홀 농도의 분포를 나타낸다.

앞의 도 53에 나타나 있는 바와 같이 접합 분리 구조 횡형 IGBT에 있어서는, 이미터측에서 콜렉터측으로의 공핍화가 억제된다. 따라서, 공핍층이 퍼지지 않은 n-층 내에 있어서, 평형상태에서의 농도이상의 과잉 홀 및 과잉전자가 분포된다. 따라서, 이들의 과잉 홀 및 과잉전자가, n-층 내에 많이 분포함으로써, 이들의 과잉 홀 및 과잉전자가 n-층(4)에서 소실할 때까지의 시간이 길어진다. 이 때문에, 하강 시간 tf가, 단축하는데도 한도가 있다.

도 56은, 유전체 분리 구조 횡형 IGBT의 저항부하 스위칭 턴 오프시(10.6㎲)의 전위분포, 전류분포 및 공핍층 영역경계선을 나타내는 도면으로, 도 51에 도시하는 단면도에 대응한다. 도 56에 있어서, 실선이 전류분포를 나타내고, 파선이 전위분포를 나타내고, 일점쇄선이 공핍층 영역경계선을 나타낸다.

이 도 56에 나타나 있는 바와 같이 유전체 분리 구조 횡형 IGBT의 경우, n-층(4)과 p형 기판(300) 사이의 매립 절연막(310)이 존재한다. 따라서, 매립 절연막(310)에 있어서, 전위분포가 그 표면을 따라 평행하게 존재하지만, 이미터측에서 넓어지는 공핍층은, p형 기판(300)까지는 퍼지지 않고, n-층(4)안에 있어서 콜렉터측으로 퍼진다(절연막은 원래 공핍층 영역에 대응한다). 따라서, p형 기판(300)에 있어서는, 전류분포(실선으로 나타낸다) 및 전위분포(파선으로 나타낸다)는 존재하지 않는다. 이 때문에, 콜렉터측으로의 공핍화가 진행되므로, 콜렉터-이미터 전압도 급격히 상승하고, 대응하는 콜렉터-이미터 전류 ICE도 급격히 상승하여, 하강 시간 tf가 짧아진다.

도 57은, 이 유전체 분리 구조 횡형 IGBT의 저항부하 스위칭 턴 오프시(10.6㎲)의 홀의 분포(실선으로 나타낸다)를 나타내는 도면이다. 단면구조는, 도 51에 나타내는 단면구조에 대응한다. 이 도 57에 나타나 있는 바와 같이, 유전체 분리 구조 횡형 IGBT에 있어서는, 이미터측에서 콜렉터측으로의 공핍화가 도 56과 같이 촉진되므로, n-층(4)에 분포하는 홀은 적다. 따라서, n-층(4)안에 분포하는 홀이 소실할 때까지의 시간이 짧아지고, 하강 시간 tf가 짧아진다.

도 58은, 이 유전체 분리 구조 횡형 IGBT에 있어서의 저항부하 스위칭 턴 오프시(10.6㎲)의 홀 분포, 전자분포 및 평형상태에 있어서의 홀/전자농도분포를 도시한 도면이다. 가로축에 거리를 나타내고, 세로축에 농도를 나타낸다. 이 도 58에 있어서는, n-층(4)안에 있어서의 일정한 깊이에서의 콜렉터측에서 이미터측까지의 각 분포를 나타낸다. 곡선 X가 홀의 분포를 나타내고, 곡선 XI이 전자의 분포를 나타내고, 곡선 XII이 평형상태에 있어서의 전자/홀의 농도분포를 나타낸다.

도 56에 나타나 있는 바와 같이, 유전체 분리 구조 횡형 IGBT에 있어서는, 이미터측에서 콜렉터측으로의 공핍화가 촉진되므로, n-층(4)에 있어서 공핍층이 퍼지지 않는 영역은 적다. 이 때문에, 도 58에 나타내는 바와 같이, n-층(4)에 있어서, 평형상태에서의 농도이상의 홀 및 / 또는 전자(과잉 홀, 과잉전자)의 양은 적다. 따라서, n-층(4)에 있어서의 과잉 홀 및 과잉전자의 양이 적기 때문에, 과잉 홀 및 과잉전자가 소실할 때까지의 시간이 짧아져, 결과적으로, 하강 시간 tf를 짧게 할 수 있다.

따라서, 본 발명의 실시예 7에 있어서의 유전체 분리 구조를 이용함으로써, 앞의 실시예 1등에 있어서 설명한 IGBT 및 MOSFET에 있어서의 콜렉터-이미터 전류 ICE의 특성향상에 더해서, 하강 시간 tf의 단축도 실현할 수 있다.

또한, 이 실시예 7에 있어서의 유전체 분리 구조는, 앞의 실시예 5에 있어서의 횡형 MOS에 적용할 수도 있고, 또 p채널 IGBT 및 p채널 횡형 MOSFET도 적용할 수 있다. 또한 횡형 MOSFET의 구조로서는, 예를 들면 트렌치 게이트 구조의 MOSFET에 대하여도 마찬가지로 적용할 수 있다.

이상과 같이, 본 발명의 실시예 7에 따르면, 트랜지스터 소자를 유전 분리 구조에 구성하고 있고, 앞의 실시예 1부터 실시예 6의 효과에 더해서, 더욱, 하강 시간을 단축할 수 있고, 고속의 스위칭 동작을 실현할 수 있다.

본 발명은, 전력변환/제어를 행하는 파워 스위칭소자에 적용할 수 있다. 이 파워 트랜지스터로서, 단체로 설치되어도 되고, 인텔리젠트 파워 디바이스로서 다른 콘트롤러 등과 일체화되어도 된다.

본 발명을 상세하게 설명해 나타냈지만, 이것은 예시만을 위한 것으로, 한정하는 것은 아니며, 발명의 정신과 범위는 첨부의 청구범위에 의해서만 한정되는 것을 명백하게 알 수 있을 것이다.

본 발명의 제1의 관점에 따른 반도체장치에 있어서는, 일 실시예에 있어서 이미터층 영역에 대응하는 제3반도체층 영역이 기어모양으로 형성되고, 그 오목부영역에 있어서 제3반도체층 영역의 폭이 좁아진다. 따라서, 반도체 영역(드리프트층)/제2반도체층 영역(일 실시예에 있어서 베이스 영역)/제3반도체층 영역(일 실시예에 있어서 이미터층)으로 형성되는 기생 바이폴러트랜지스터에 있어서의 제3반도체층 영역 바로 아래의 제2반도체층 영역의 폭을 좁게 할 수 있음에 따라, 제2반도체층 영역의 저항을 저감할 수 있다. 이에 따라 기생 바이폴러트랜지스터 동작이 억제됨에 따라 기생 사이리스터의 래치업을 억제할 수 있다. 또한 고농도 반도체층 영역이 제3반도체층 영역 아래쪽에 배치되어, 마찬가지로 이 제3반도체층 영역 바 로 아래의 제2반도체층 영역의 저항을 저감할 수 있고, 기생 바이폴러 트랜지스터 동작을 억제할 수 있어, 래치업 내성을 개선할 수 있다.

또한 연속적으로 본체부가 형성되고 있으며, 일 실시예에 있어서 이미터인 제3반도체층 영역에 대하여 형성되는 채널 폭은 저감되지 않고, 일정한 게이트-이미터간 또는 게이트-소스간 전압(VGE 또는 VGS)을 인가한 상태에서, 콜렉터-이미터간 전압 또는 소스-드레인간 전압을 인가했을 때의 콜렉터-이미터 전류(ICE)특성 또는 소스/드레인 전류특성은 열화하지 않는다. 또한 링 모양으로 채널 영역이 형성되고 있고, 채널 영역을 크게 할 수 있어 큰 전류를 흐르게 할 수 있다.

또한 볼록부 배치의 피치가, 볼록부의 폭보다도 크게 되고 있어, 게이트 전극배선을 용이하게 꺼낼 수 있다.

본 발명의 제2의 관점에 따른 반도체장치에 있어서는, 일 실시예에 있어서 이미터층 영역에 대응하는 제3반도체층 영역이, 섬 모양으로 서로 분리하여 배치되는 단위영역으로 구성되고, 단위영역 아래쪽에 고농도 반도체층 영역이 배치된다. 따라서, 반도체 영역(드리프트층)/제2반도체층 영역(일 실시예에 있어서 베이스 영역)/제3반도체층 영역(일 실시예에 있어서 이미터층)으로 형성되는 기생 바이폴러트랜지스터에 있어서의 제3반도체층 영역 바로 아래의 제2반도체층 영역의 저항을 저감할 수 있다. 이에 따라 기생 바이폴러트랜지스터 동작이 억제됨에 따라, 기생 사이리스터의 래치업을 억제할 수 있다.

또한 단위영역 사이의 영역에 있어서는 고농도 반도체층 영역에 의해 소수 캐리어가 흘러, 효율적으로 소수 캐리어를 흡수할 수 있고, 턴오프 시간을 단축할 수 있다. 또한 고농도 반도체층 영역이 제3반도체층 영역 아래쪽에 배치되고 있고, 마찬가지로 이 제3반도체층 영역 바로 아래의 제2반도체층 영역의 저항을 저감할 수 있어, 기생 바이폴러트랜지스터 동작을 억제할 수 있고, 래치업 내성을 개선할 수 있다.

또한 일 실시예에 있어서 이미터인 제3반도체층 영역에 있어서 단위영역이 분리되어 배치되지만, 단위영역의 폭은, 단위영역 간의 거리보다도 작아지고 있고, 이 제3반도체층 영역 전체에 대하여 형성되는 채널 폭은 그만큼 저감되지 않아, 일정한 게이트-이미터간 또는 게이트-소스간 전압(VGE 또는 VGS)을 인가한 상태에서, 콜렉터-이미터간 전압 또는 소스-드레인간 전압을 인가했을 때의 콜렉터 전류-이미터 전류(ICE)특성 또는 소스/드레인 전류특성은 열화하지 않는다.

Claims (6)

1. 반도체기판과,

   상기 반도체기판 표면 위에 형성되는 반도체 영역과,

   상기 반도체 영역 표면에 설치되어 제1의 전극에 결합되는 제1의 반도체층 영역과,

   상기 반도체 영역에 상기 제1반도체층 영역으로부터 멀어지고, 상기 제1반도체층 영역을 둘러싸도록 배치되는 링 형상의 상기 반도체 영역과 도전형의 다른 제2의 반도체층 영역과,

   상기 제2의 반도체층 영역내에 설치되고, 링 모양의 형상을 가지는 본체부와, 상기 본체부에 인접하여 상기 제1반도체층 영역으로부터 멀어지는 방향으로 연장하여 제2의 전극과 결합되는 동시에, 소정의 간격으로 배치되는 각각이 상기 소정의 간격보다도 작은 폭을 가지는 복수의 볼록부 영역을 가지는 상기 제2반도체층 영역과 다른 도전형의 제3반도체층 영역과,

   상기 제2반도체층 영역에 있어서 상기 제3반도체층 영역의 적어도 아래쪽에 배치되어, 상기 제2의 반도체층 영역보다도 고농도의 상기 제2의 반도체층 영역과 동일 도전형의 고농도 반도체층과,

   상기 제2의 반도체층 영역 표면에 상기 제1의 반도체층 영역과 상기 제3의 반도체층 영역과의 사이에서의 전하전송을 위한 채널을 형성하는 게이트 전극층을 구비하는 것을 특징으로 하는 반도체장치.
2. 제 1항에 있어서,

   상기 고농도 반도체층은 상기 제2의 반도체층 영역보다도 깊이가 깊은 것을 특징으로 하는 반도체장치.
3. 제 1항에 있어서,

   상기 반도체 영역과 상기 반도체기판 사이에 형성되는 절연층을 더 구비하는 것을 특징으로 하는 반도체장치.
4. 반도체기판과,

   상기 반도체기판 표면 위에 형성되는 반도체 영역과,

   상기 반도체 영역 표면 위에 설치되고, 제1의 전극에 결합되는 제1의 반도체층 영역과,

   상기 반도체 영역에 상기 제1의 반도체층 영역으로부터 멀어지고, 상기 제1의 반도체층 영역을 둘러싸도록 배치되는 링 형상의 상기 제1의 반도체층 영역과 다른 도전형의 제2의 반도체층 영역과,

   상기 제2의 반도체층 영역 내에 서로 분리하여 소정의 간격으로 배치되고, 각각이 소정의 간격보다도 큰 폭을 가지는 복수의 사각형 모양을 가지는 단위영역 을 가지는 상기 제2의 반도체층 영역과 도전형의 다른 제3의 반도체층 영역과,

   상기 제2의 반도체층 영역의 상기 제3의 반도체층 영역의 적어도 아래쪽에 배치되고, 상기 제2의 반도체층 영역보다도 고농도의 상기 제2의 반도체층 영역과 동일 도전형의 고농도 반도체층과,

   상기 제2의 반도체층 영역 표면에 상기 제1의 반도체층 영역과 상기 제3의 반도체층 영역과의 사이에서의 전하전송을 위한 채널을 형성하는 게이트 전극층을 구비하는 것을 특징으로 하는 반도체장치.
5. 제 4항에 있어서,

   상기 고농도 반도체층은, 상기 제2의 반도체층 영역보다도 깊이가 깊은 것을 특징으로 하는 반도체장치.
6. 제 4항에 있어서,

   상기 반도체 영역과 상기 반도체기판 사이에 형성되는 절연층을 더 구비하는 것을 특징으로 하는 반도체장치.

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