CN113497123A - 一种具有更快切换速度的分离绝缘栅双极晶体管 - Google Patents

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Abstract

本发明提供了一种具有更快切换速度的分离绝缘栅双极型晶体管，包括：具有第一导电类型的衬底；具有与该第一导电类型相反电性的第二导电类型的缓冲层；具有与该第一导电类型相反电性的第二导电类型的漂移层，外延于该衬底上；具有第一导电类型的第一阱区设置于该漂移层上；多个沟槽形成于该第一阱区并垂直延伸至该漂移层中；屏蔽电极形成于每一个沟槽下半部，该屏蔽电极与该第一阱区以及该漂移层由屏蔽介电层作电气隔离；跨电极介电层形成于该屏蔽电极上；栅极设置于该衬底上方相应的每一个该沟槽的上半部内，该栅极与相应该沟槽的侧壁形成一栅极绝缘层。

Description

一种具有更快切换速度的分离绝缘栅双极晶体管
技术领域
本发明涉及一种绝缘栅双极晶体管，特别是一种具有更快切换速度的分离绝缘栅双极晶体管。
背景技术
绝缘栅双极晶体管(IGBT)是一种具有合成结构的功率半导体器件，结构中含有金属-氧化物-半导体场效应晶体管(MOSFET)以及双极结型晶体管(BJT)。IGBT可以获得高于MOSFET的电流密度，以及比BJT更快、更高效的开关性能以及更好地控制。此外，轻掺杂的漂移区，用以提高抗闩锁性能。同时，由于轻掺杂漂移区承受了来自底部P集电极区的高能载流子注入(high level carrier injection)，形成导通模式，因此器件仍然可以具有良好的导电性。凭借着轻松控制栅极电极、双极电流机制等MOSFET的性能以及开关时间较短、功率损耗较低等优点，IGBT被广泛用于高压和大功率领域。简单的说，IGBT就是将MOSFET和BJT的优点结合起来，兼有MOSFET栅极电压控制晶体管(高阻抗输入)，又利用了BJT双载流子导电达到大电流(低导通压降)的目的。从而达到驱动功率小、饱和压降低的要求，广泛应用于600V以上变流系统如交流马达、变频器、开关电源、牵引传动等领域。
图1A-图1C为IGBT的基本结构及其等效电路。参考图1A，IGBT具有与MOSFET相似的结构，基本上MOSFET具有n+-n-结构而IGBT具有p+-n+-n-结构。因此IGBT以及MOSFET可以用相似制程工艺制作。
参考图1B-1C，IGBT的等效电路相当于晶闸管(thyristor)结构，由PNP以及NPN晶体管耦合而成。但是，如图1B所示的电路结构，所述晶闸管无法正常操作，因为NPN晶体管的基极以及发射极是被铝线短路(利用一位于P-base层电阻)。因此，一个IGBT以及其操作原理可被视为等效于利用一个增强N-沟道MOSFET作为输入级以及一个PNP晶体管作为输出级的一个反转达灵顿配置。
IGBT是由一个MOSFET及一个PNP晶体管所组成的单片结构(monolithicstructure)，其操作是由n-区域的电导调制(conduction modulation)加上所述等效电路的操作。因为少数载流子经由p+-n+区域注入n-区域，电导调制发生于n-区域。电导调制会导致MOSFET漏极-源极之间电阻变小。由于电导调制的作用，IGBT具有非常低的导通压降，而利用高电压MOSFET则非常难实现。
如图1C所示，典型的晶闸管是一具有三个PN接面的双稳态开关(具有开与关状态)。流经阳极(anode)与阴极(cathode)的电流(#2与#3)可以由栅极电流(#1)所控制。栅极电流(#1)开启第一晶体管101，接着第二晶体管103开启。如此一来产生正反馈，其中一个晶体管会使得另一晶体管持续开启。一旦晶闸管开启就无法简单地利用移除栅极电流来关闭，而是必须由其负载端来关闭。
由等效电路可以得知，IGBT的饱和电压VCE(sat)可以表示为：
VCE(sat)＝VBE+IMOS(RN-(MOD)+Rch) (1)
其中，VBE:PNP晶体管基-发射极电压；
IMOS:MOSFET的漏极电流；
RN-(MOD):电导调制后n-区域的电阻；
Rch:MOSFET沟道电阻。
PNP晶体管集电极电流以及直流电流增益分别为IC(PNP)和hFE(PNP)，IMOS可以由式(2)计算。
IMOS＝IC(PNP)/hFE(PNP) (2)
IGBT总电流IIGBT，可以由算式IIGBT＝IMOS+IC(PNP)计算。
方程式(1)显示IGBT的饱和电压VCE(sat)与IMOS有关，其中IMOS是PNP晶体管直流电流增益hFE(PNP)的函数(参见方程式(2))。由于在直流电流增益hFE(PNP)与开关特性(switchingcharacteristics)之间存在着取舍，所以PNP晶体管直流电流增益hFE(PNP)大大地影响了IGBT的饱和电压VCE(sat)与开关特性(switching characteristics)之间的取舍。
从产业界应用的需要面来看，目前IGBT的功率损耗仍然较大，因而降低IGBT的损耗一直是国际上研究的焦点之一。但是为了降低饱和电压VCE(sat))会使制造成本增加。配置和制备IGBT器件的传统技术，由于其存在各种取舍关系，使得在进一步提高器件的性能方面仍面临诸多挑战以及限制。在IGBT器件中，传导损耗和断开关损耗Eoff之间存在取舍。在额定电流处，传导损耗取决于集电极到发射极的饱和电压VCE(sat)。当器件开启时，较多的载流子注入可以提高器件的导电性，因而降低了传导损耗，但是当关断时由于清除注入的少子所消耗的能量，因此更多的少子流入也会使断开损耗较高。
IGBT器件具有不同的结构，例如平面栅器件以及沟槽栅的IGBT器件等等。
在IGBT装置中，传导损耗VCE(sat)(取决于在额定电流下，集电极到发射极的饱和电压VCE(sat))和断开开关损耗Eoff之间存在一个取舍关系。当装置开启时，更多的少子电流注入，提高了装置的传导性，因而降低了传导损耗，但是当断开时，要将注入的少子排空需要消耗能量，因此更多的少子流入也会产生较高的Eoff。与平面栅IGBT器件不同的，于沟槽栅极IGBT器件中，栅极是埋入一穿越n+-emitter以及p-base区域的沟槽。这种具有沟槽的栅极结构与平面栅极结构相比可以大大地增加器件密度而且可以降低沟道压降(channel voltage drop)。而且于平面栅极结构IGBT会于沟道之间形成结型场效应晶体管(JFET)，然而具沟槽的栅极结构的IGBT则不会形成JFET，因此具沟槽的栅极结构的IGBT不会因存在JFET而导致压降(voltage drop)，使得降低导通压降成为可能。另外饱和时，IGBT的集电极-发射极电压VCE(sat)及其击穿电压VBD之间存在另一种折中关系。而具有高密度深沟槽的IGBT器件能够克服这种折中，同时达到优化。
为了解决平面栅极IGBT器件中的较低击穿电压，IGBT朝向沟槽栅极类型发展，但由于垂直沟槽栅极深度加大会增加栅极-发射极间电容，同时也增大了栅极-漏极电容，即垂直沟槽栅极与衬底以及与其下方漏极之间的耦合电容，因此降低了器件的开关速度、增大器件的开关损耗、同时也影响了器件的导通压降和开关损耗的折中；另外，由于垂直沟槽栅IGBT一般会设计出具有较小的元胞宽度，使得沟槽之间的间距尽可能减小，然而，高密度的沟槽MOS结构不仅增大了器件的栅极电容，降低器件的开关速度，增大了器件的开关损耗，连带影响了器件的导通压降和开关损耗间的取舍特性，而且会增加器件的饱和电流密度，劣化器件的安全工作区。
本发明的目的主要提出一种具有分离栅(split gate)的双栅极沟槽式绝缘栅双极晶体管(DG-TIGBT)，其具有较小的栅极电容。此新结构的DG-TIGBT，其与传统型的沟槽式IGBT相比具有较小的栅极电容，可以有效增加切换速度进而加快器件的工作速度。
发明内容
本发明提出了一种具有更快切换速度的分离绝缘栅双极晶体管，包括：具有第一导电类型的衬底；具有与该第一导电类型相反电性的第二导电类型的缓冲层，设置于该衬底上；具有与该第一导电类型相反电性的第二导电类型的漂移区，设置于该衬底上；具有第一导电类型的第一阱区设置于该漂移区上；具有第一导电类型的发射极接触区，设置于该第一阱区；具有第二导电类型的第一接触源极区设置于该第一阱区并且与该发射极接触区相邻但相隔开；具有第二导电类型的第二接触源极区设置于该第一阱区并且与该第一接触源极区相邻但相隔开(与该发射极接触区相邻但相隔开)；发射极电极接触该发射极接触区、该第一接触源极区与该第二接触源极区；多个沟槽形成于该第一阱区并垂直延伸至该漂移区中；屏蔽电极形成于每一个沟槽下半部，该屏蔽电极与该第一阱区以及该漂移区由屏蔽介电层作电气隔离；跨电极介电层形成于该屏蔽电极上；栅极设置于该衬底上方相应的每一个该沟槽的上半部内，该栅极与相应该沟槽的侧壁形成栅极绝缘层(有介电层隔离)，并用多晶硅填充；其中该跨电极介电层隔开该栅极与该屏蔽电极；其中该栅极绝缘层电气隔开该栅极与该第一或第二接触源极区、该栅极与该第一阱区、以及该栅极与该漂移区。
根据本发明的一个观点，所述第一导电类型为P型，第二导电类型为N型。
附图说明
本发明的器件，特征和优点可以通过说明书中所概述的较佳实施例的详细描述和附图来理解：
图1A-图1C为根据传统技术，IGBT的基本结构及其等效电路。
图2为传统双栅沟槽式IGBT结构示意图。
图3为本发明所提出的具有分离双栅极沟槽式IGBT结构示意图。
图4中的图(a)-(i)为本发明所提出的形成具有分离双栅极沟槽式IGBT的制作程序步骤流程示意图。
图5A为本发明中的一个较佳实施例，具有分离栅(split gate)的双栅极沟槽式IGBT器件和传统双栅极沟槽式IGBT器件的电容-电压(C-V)特性比较。
图5B为本发明中的一个较佳实施例，具有分离双栅极沟槽式IGBT器件和传统双栅沟槽式IGBT器件的转移特性比较。
图5C为本发明中的一个较佳实施例，具有分离双栅极沟槽式IGBT器件和传统双栅沟槽式IGBT器件的击穿特性比较。
主要器件符号说明
101第一晶体管 103第二晶体管 201栅极氧化层
203多晶硅 204a发射极的P+掺杂区域 204b发射极的N+掺杂区域
205 P+衬底 206 N缓冲层 213 P型阱区
209 P型基区 211 N型阱区 301栅极氧化层
303第一多晶硅区域 303a第二多晶硅区域 311 P型阱区
301a跨段介电层 301b屏蔽介电层 304a P+发射极接触区
304b N+源区 315 N型漂移区 317 N型缓冲层
305 P+衬底 405 P型底部半导体层 410 N型顶部半导体层
435沟槽结构 426介电层 435-1多晶硅层
438跨段介电层 435-1a屏蔽电极 438a栅极氧化层
435-2多晶硅层 435-2a栅极电极 501曲线
503曲线 501a曲线 503a曲线
501b曲线 503b曲线
具体实施方式
现在将更详细地描述本发明的一些较佳实施例。然而，应该认识到，提供本发明的较佳实施例是为了说明而不是限制本发明。另外，除了明确描述的那些实施例之外，本发明还可以在广泛的其它实施例中实施，除非在所附权利要求中指定，否则本发明的范围不受明确限制。
如前所述，传统的双栅极沟槽式绝缘栅双极晶体管(DG-TIGBT)，其元胞结构如图2所示，包括栅极氧化层(gate oxide layer)201形成于沟槽侧壁，沟槽内则填满多晶硅(polysilicon)203作为栅极电极。此垂直沟槽式栅极，包括第一栅极(Gate 1)与第二栅极(Gate 2)，皆具有深度由发射极(emitter)的P+/N+掺杂区域(204a/204b)经P型阱区(P-well)213延伸至N型漂移(N-drift)区域215。此外，N型缓冲层(N-buffer)206形成于P+(阳极/集电极)衬底205之上，所述N型漂移(N-drift)区域215形成于N型缓冲层(N-buffer)206上。
本发明提出一种具有分离栅(split gate)的双栅极沟槽式绝缘栅双极晶体管(DG-TIGBT)，此一新结构的DG-TIGBT，其与传统型的沟槽式IGBT相比具有较小的栅极电容，可以有效增加切换速度进而加快器件的工作速度。
如图3所示，其为本发明提出的一种具有分离栅(split gate)的双栅极沟槽式IGBT结构示意图，其在以传统型双栅极沟槽式IGBT结构为基础上做改良。其中沟槽结构具有栅极氧化层(gate oxide layer)301形成于沟槽侧壁，沟槽内则制作成具有分离栅极结构。此垂直沟槽式栅极，包括第一栅极(Gate 1)与第二栅极(Gate 2)，每一个沟槽内则制作成具有分离栅极结构，其中所述的分离栅极结构包括个别填满的两个多晶硅(polysilicon)区域(303、303a)，两个多晶硅区域(第一与第二多晶硅区域303、303a)用绝缘层(跨段介电层)301a所隔开，所述绝缘层301a可以是与栅极氧化层301相同材料。第一与多晶硅区域303直接与栅极电极接触为作为栅极，第二多晶硅区域303a则做为屏蔽电极(shield electrode)，其利用跨段介电层301a与多第一晶硅区域303做电性区隔、屏蔽介电层301b与P-阱311以及N-漂移区315做电气区隔。第一/第二栅极皆具有深度由发射极(emitter)的P+/N+掺杂区域(304a/304b)经P型阱区(N-well)311延伸至N型漂移(N-drift)区域315，其中N+掺杂区域304b是作为源极区、P+掺杂区域304a是作为P型接点或发射极接触区。以一较佳实施例而言，此垂直沟槽式沟槽的深度范围在5μm-7μm之间，第一与多晶硅区域303的深度范围在4μm-6μm之间，屏蔽电极(shield electrode)的深度范围在4.5um-6.5μm之间，栅极氧化层301厚度范围在80nm-150nm之间，跨段介电层301a厚度范围在400nm-1000nm之间，屏蔽介电层301b厚度范围在300nm-800nm之间。此外N型缓冲层(N-buffer)306形成于P+(阳极/集电极)衬底305之上，所述N型漂移(N-drift)区域315形成于N型缓冲层(N-buffer)306上。与传统双栅沟槽式IGBT结构相比，具有分离栅(split gate)的双栅极沟槽式IGBT结构，其栅极结构多了跨段/屏蔽介电层(inter-segment/shielddielectric layer)301a、301b以及屏蔽电极(shield electrode)303a，其中屏蔽介电层(shield dielectric layer)301b以及屏蔽电极(shield electrode)303a，其屏蔽了第一与多晶硅区域303的栅极不受其下方漏极以及底部集电极电位影响，从而降低了栅极区与集电极之间的耦合电容，使整体器件的开关效率提高。
由图3可以清楚看出具有分离栅(split gate)的双栅极沟槽式IGBT结构。其中所述的P型阱区(第一阱区)311其掺杂浓度在3×1014cm-3至5×1014cm-3之间；P型接触区(P+)304a其掺杂浓度在2.7×1019cm-3至2.8×1019cm-3之间；N型接触源极区(N+)304b其掺杂浓度在9.5×1019cm-3至9.6×1019cm-3之间。
图4的图(a)-(i)是所述形成一种具有分离栅(split gate)的双栅极沟槽式IGBT结构的工艺步骤流程示意图。图4(a)显示半导体衬底包括P型底部半导体层405以及顶部N型半导体层410于P型底部半导体层405之上，利用刻蚀方式形成一沟槽结构435于所述顶部N型半导体层410中。如图4(b)，介电层426(可以是氧化层)形成于上述沟槽结构435的侧壁及上方，以一较佳实施例而言，该介电层为一个二氧化硅层，其厚度约为500nm，接着淀积多晶硅层435-1于介电层426上并填满沟槽结构435。如图4(c)，利用刻蚀以及化学机械抛光方式将多晶硅层435-1刻蚀至与所述介电层上沿为止。如图4(d)，利用刻蚀方式将沟槽内上半部所填的多晶硅层435-1移除。如图4(e)，刻蚀多晶硅层435-1以及介电层426向下刻蚀至一个预定深度(其深度范围约为5μm)，形成一位于沟槽底部的屏蔽电极435-1a。如图4(f)，形成一跨段介电层(inter-segment dielectric layer)438于底部的屏蔽电极435-1a上，接着形成栅极氧化层438a于沟槽上半段的侧壁以及顶部N型半导体层410上，以一较佳实施例而言，该介电层为一个二氧化硅层，其厚度约为120nm。如图4(g)，淀积另一层多晶硅层435-2于所述跨段介电层(inter-segment dielectric layer)438、以与栅极氧化层438a上，并填满上半段沟槽。如图4(h)，利用刻蚀以及化学机械抛光方式将多晶硅层435-2刻蚀至与所述栅极氧化层438a上沿为止，形成栅极电极435-2a。如图4(i)，利用掩膜版以及离子注入方式形成P型阱区439于顶部N型半导体层410中，后续再以类似掩膜版以及离子注入方式形成N+源极掺杂区/P+发射极接触区。
图5A-图5C是传统双栅沟槽式IGBT(图2)与具有分离栅(split gate)的双栅极沟槽式IGBT器件(图3)的器件仿真输出特性比较。
图5A为具有分离栅(split gate)的双栅极沟槽式IGBT器件和传统双栅沟槽式IGBT器件的电容-电压(C-V)特性比较，其显示仿真个别器件所得出的源-栅极电容(CGS)对栅极偏压(VG)特性曲线。曲线501为本发明所提出具有分离栅(split gate)的双栅极沟槽式IGBT器件的发射极-栅极电容(CGE)对栅极偏压(VG)特性曲线，曲线503为传统双栅极沟槽式IGBT器件的发射极-栅极电容(CGE)对栅极偏压(VG)特性曲线。从模拟的结果来看，在额定的栅极偏压(VG)范围下，2.5V-10V，具有分离栅(split gate)的双栅极沟槽式IGBT器件的发射极-栅极电容(CGE)是3.05×10-15F/μm，而传统双栅沟槽式IGBT器件是4.39×10-15F/μm，降低了30.5％。
图5B则具有分离栅(split gate)的双栅极沟槽式IGBT器件和传统双栅极沟槽式IGBT器件的启动特性比较，其显示仿真个别器件所得出的集电极-发射极电流(ICE)对栅极-发射极转移特性曲线。曲线501a为本发明所提出的改良型双栅极沟槽式IGBT器件的集电极-发射极电流(ICE)对栅极-发射极电压(VGE)特性曲线，曲线503a为传统双栅沟槽式IGBT器件的集电极-发射极电流(ICE)对栅极-发射极电压(VGE)特性曲线。从仿真的结果来看，启动电压VGE(th)分别为3.15V(具分离栅)与3.16V(传统双栅沟槽式)两者几乎接近，器件皆可正常操作。
图5C则显示具有分离栅(split gate)的双栅极沟槽式IGBT器件和传统双栅沟槽式IGBT器件的击穿电压(BVoff)特性比较，其显示仿真个别器件所得出的集电极-发射极电流(ICE)对集电极-发射极偏压(VCE)特性曲线。曲线501b为本发明所提出的改良型双栅极沟槽式IGBT器件的集电极-发射极电流(ICE)对集电极-发射极偏压(VCE)特性曲线，曲线503b为传统双栅沟槽式IGBT器件的集电极-发射极电流(ICE)对集电极-发射极偏压(VCE)特性曲线。从仿真结果来看，在额定的栅极偏压(VG)范围下，2.5V-10V，具有分离栅(split gate)的双栅极沟槽式IGBT器件的发射极-栅极电容(CGE)是3.05×10-15F/μm，而传统的双栅极沟槽式IGBT器件是4.39×10-15F/μm，降低了30.5％。
本发明提出一种具有分离栅(split gate)的双栅极沟槽式IGBT，与传统双栅沟槽式IGBT器件相比具有较小的栅极-发射极电容(CGE)、相似的启动特性、及具有较大的击穿电压，除了上述优点外还可维持器件相对较小的元胞尺寸。
如本领域技术人员可以理解的，本发明的前述较佳实施例是用以说明本发明而非限制本发明。其中已经结合较佳实施例描述了本发明，将对本领域技术人员提出修改。因此，本发明不限于该实施例所描述的技术内容，而是本发明旨在覆盖包括在所附权利要求的精神和范围内的各种修改和类似布置，其范围应该被赋予最宽的解释，由此涵盖所有这些修改和类似的结构。其上虽然已经说明和描述了本发明的优选实施例，但应该理解，可以在不脱离本发明的精神和范围的情况下做出各种改变。

Claims (12)

1.一种具有更快切换速度的分离绝缘栅双极晶体管，其特征在于，其包括：具有第一导电类型的衬底；具有与该第一导电类型相反电性的第二导电类型的缓冲层，设置于该衬底上；具有与该第一导电类型相反电性的第二导电类型的漂移层，设置于该衬底上；具有第一导电类型的第一阱区设置于该漂移层上；具有第一导电类型的发射极接触区，设置于该第一阱区；具有第二导电类型的第一接触源极区设置于该第一阱区并且与该发射极接触区相邻但相隔开；具有第二导电类型的第二接触源极区设置于该第一阱区并且与该第一接触源极区相邻但相隔开；发射极电极接触该发射极接触区、该第一接触源极区与该第二接触源极区；多个沟槽形成于该第一阱区并垂直延伸至该漂移层中；屏蔽电极形成于每一个沟槽下半部，该屏蔽电极与该第一阱区以及该漂移层由屏蔽介电层作电气隔离；跨电极介电层形成于该屏蔽电极上；栅极设置于该衬底上方相应的每一个该沟槽的上半部内，该栅极与相应该沟槽的侧壁形成栅极绝缘层，并用多晶硅填充；其中该跨电极介电层隔开该栅极与该屏蔽电极；其中该栅极绝缘层电气隔开该栅极与该第一或第二接触源极区、该栅极与该第一阱区、以及该栅极与该漂移层。
2.根据权利要求1所述具有更快切换速度的分离绝缘栅双极晶体管，其特征在于，所述第一导电类型为P型，第二导电类型为N型。
3.根据权利要求2所述具有更快切换速度的分离绝缘栅双极晶体管，其特征在于，所述P型阱区其掺杂浓度在3×1014cm-3至5×1014cm-3之间。
4.根据权利要求2所述具有更快切换速度的分离绝缘栅双极晶体管，其特征在于，所述N型漂移层其掺杂浓度在6×1013cm-3至8×1013cm-3之间。
5.根据权利要求2所述具有更快切换速度的分离绝缘栅双极晶体管，其特征在于，所述P型发射极接触区其掺杂浓度在2.7×1019cm-3至2.8×1019cm-3之间。
6.根据权利要求2所述具有更快切换速度的分离绝缘栅双极晶体管，其特征在于，所述N型第一接触源极区其掺杂浓度在9.5×1019cm-3至9.6×1019cm-3之间。
7.根据权利要求2所述具有更快切换速度的分离绝缘栅双极晶体管，其特征在于，所述N型第二接触源极区其掺杂浓度在9.5×1019cm-3至9.6×1019cm-3之间。
8.根据权利要求2所述具有更快切换速度的分离绝缘栅双极晶体管，其特征在于，所述屏蔽电极是由多晶硅构成。
9.根据权利要求2所述具有更快切换速度的分离绝缘栅双极晶体管，其特征在于，所述屏蔽介电层为二氧化硅，其厚度范围为300nm至800nm，所述跨电极介电层为二氧化硅，其厚度范围为400nm至1000nm。
10.根据权利要求2所述具有更快切换速度的分离绝缘栅双极晶体管，其特征在于，所述栅极绝缘层为二氧化硅，其厚度范围为80nm至150nm。
11.一种用于制备分离绝缘栅双极晶体管的方法，其特征在于，其包括：制备多个沟槽于一个形成于半导体衬底的半导体组合层中，半导体组合层包含：第一导电型底部半导体层以及形成于该第一导电型底部半导体层的第二导电类型顶部半导体层；第一介电层于每一个该沟槽的底部及侧壁上，接着填充一导电材料于该第一介电层上作为第一电极层；刻蚀该第一介电层以及该第一电极层，使该第一介电层以及该第一电极层仅填充该沟槽由底部向上延伸部分高度；形成第二介电层于该第一介电层以及该第一电极层上；栅极绝缘层于该第二介电层及该沟槽未为该第一介电层所覆盖的该侧壁上；第二电极层于该沟槽内未为该第一电极层、第二介电层、以及该栅极绝缘层所填充的空间内；其中该第一电极层与该第二电极层是由该第二介电层隔开，该第一电极层与该半导体组合层是由该第一介电层隔开，该第二电极层与该半导体组合层是由该栅极绝缘层隔开；其中该第一、第二介电层与该栅极绝缘层具有相同材料；第一导电类型阱区于该第二导电类型顶部半导体层中；第一导电类型发射极接触区于第一导电类型阱区；第二导电类型源极接触区于第一导电类型阱区并与该第一导电类型发射极接触区相邻但相隔开。
12.根据权利要求11所述用于制备分离绝缘栅双极晶体管的方法，其特征在于，所述第一导电类型为P型，第二导电类型为N型。
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