CN110400840B - 一种抑制电压回折现象的rc-ligbt器件 - Google Patents

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Abstract

本发明属于功率半导体技术领域，涉及高压横向半导体器件，具体为一种抑制电压回折现象的RC‑LIGBT器件。本发明中，通过引入槽型集电极区、P型埋层区，与部分表面耐压区3共同形成RC抑制；使得在低集电极电压时，P型埋层和槽型集电极区之间的N型表面耐压区因耗尽具有高电阻，使得电子不能通过N型集电极，从而抑制了电压回折现象；当集电极电压增高时，电子将会在槽型集电极区一表面积聚，使得P型埋层和槽型集电极区一之间的N型表面耐压区电阻降低，从而能导通电流，同时，结构中形成的NPN型晶体管或n‑MOS结构也会加速关断过程中电子的抽取，使得器件具有更优的导通电阻和关断损耗之间的折中关系。

Description

一种抑制电压回折现象的RC-LIGBT器件
技术领域
本发明属于功率半导体技术领域，涉及高压横向半导体器件，具体为一种抑制电压回折现象的RC-LIGBT器件。
背景技术
电力电子系统的小型化、集成化是功率半导体器件的一个重要研究方向。智能功率集成电路(Smart Power Integrated Circuit,SPIC)或高压集成电路(High VoltageIntegrated Cir cuit,HVIC)将保护、控制、检测、驱动等低压电路和高压功率器件集成在同一个芯片上，这样不仅缩小了系统体积，提高了系统可靠性；同时，在较高频率的工作场合，由于系统引线电感的减少，对于缓冲和保护电路而言，能够显著降低其要求。
横向绝缘栅双极晶体管(Lateral Insulated-Gate Bipolar Transistor,LIGBT)是SPIC和H VIC的重要功率器件之一，基于SOI技术的LIGBT更是由于其优良的隔离特性而被广泛使用。作为双极型功率器件，LIGBT同时具有MOSFET高输入阻抗和BJT电流密度大的特点，在导通时漂移区中聚集的大量非平衡电子空穴对，增强了器件的电导调制效应，使得器件具有更低的导通压降；然而，大量的非平衡载流子的存在使得器件在关断过程中，增加了载流子抽取时间和关断损耗；所以，优化器件的关断损耗(Turn-off loss：Eoff)和导通压降(On-st ate voltage drop：Von)之间的折中关系，是设计LIGBT的关键之一。
为了获得更优的关段损耗和导通压降之间的折中关系，P.A.Gough,M.R.Simpson和V.Rumenik三人，于1986年在文章《Fast switching lateral insulated gatetransistor》中提出了具有阳极短路结构的LIGBT，其结构如图7所示，在漂移区中集电极P+旁引入了N+集电极；在器件关断过程中，漂移区的电子可以被新引入的N+集电极快速抽取，关断时间明显降低；但是，N+集电极的引入一方面会导致阳极的空穴注入效率降低，器件的导通电阻增大，另一方面也会导致P+/N型缓冲层在较高的电压时才开始导通，使得器件工作时出现从单极型导通模式(LDMOS模式)到双极型导通模式(LIGBT模式)的转变，导致了器件电流-电压特性曲线出现电压回折现象(又称snapback效应或Reverse Conduction，RC)，对器件和电路的稳定工作构成不良影响。如何解决具有阳极短路结构的电压回折现象，是设计RC-LIGB T的关键之一。
发明内容
本发明的目的在于针对上述技术问题，提供一种抑制电压回折现象的RC-LIGBT器件，能够有效抑制电压回折现象(snapback效应)，且具有更优的关断损耗和导通压降的折中关系。
为了实现上述目的，本发明采用的技术方案如下：
一种具有抑制电压回折现象的RC-LIGBT器件，包括：
半导体衬底1、位于半导体衬底之上的埋氧层区2以及位于埋氧层上的半导体层；
所述半导体层包括：P型半导体基区4、栅极区、表面耐压区3、N型半导体缓冲区14、N型集电区18及RC抑制区；所述P型半导体基区4和栅极区位于半导体层一侧；所述N型半导体缓冲区14、RC抑制区和N型集电极区18位于半导体层另一侧，RC抑制区位于N型半导体缓冲区14与N型集电极区18之间；
所述P型半导体基区4内分别设置有重掺杂N型半导体区5和重掺杂P型半导体区6，部分重掺杂N型半导体区5和部分重掺杂P型半导体区6上覆盖有发射极金属7；所述栅极区采用平面栅极区、位于所述P型半导体基区4上表面并覆盖部分重掺杂N型半导体区5和部分表面耐压区3；
所述N型半导体缓冲区14内设置P型集电极区13，所述P型集电区13上表面覆盖有集电极金属12；所述N型集电极区18上覆盖集电极金属12；
所述RC抑制区由部分表面耐压区3、P型埋层区17和槽型集电极区一组成，所述槽型集电极区一位于N型半导体缓冲区14与N型集电区18之间、且相互接触，所述P型埋层区17位于N型集电极区18之下、且所述P型埋层区与槽型集电极区一之间间隔有表面耐压区3。
进一步的，所述槽型集电极区一由位于槽壁的氧化介质层16、填充于槽内的P型多晶硅15、及覆盖于P型多晶硅表面的集电极金属12构成。
进一步的，所述重掺杂N型半导体区5作为LIGBT沟道基区的源极区，重掺杂P型半导体区6作为LIGBT沟道基区的欧姆接触区，所述欧姆接触区、源极区、栅极区、P型半导体基区4、表面耐压区3共同形成LIGBT的沟道nMOS结构。
一种具有抑制电压回折现象的RC-LIGBT器件，包括：
半导体衬底1、位于半导体衬底之上的埋氧层区2以及位于埋氧层上的半导体层；
所述半导体层包括：P型半导体基区4、栅极区、表面耐压区3、N型半导体缓冲区14、N型集电区18及RC抑制区；所述P型半导体基区4和栅极区位于半导体层一侧；所述N型半导体缓冲区14、RC抑制区和N型集电极区18位于半导体层另一侧，RC抑制区位于N型半导体缓冲区14与N型集电极区18之间；
所述P型半导体基区4内分别设置有重掺杂N型半导体区5和重掺杂P型半导体区6，部分重掺杂N型半导体区5和部分重掺杂P型半导体区6上覆盖有发射极金属7；所述栅极区采用立体槽栅区，邻接于P型半导体基区4设置；
所述N型半导体缓冲区14内设置P型集电极区13，所述P型集电区13上表面覆盖有集电极金属12；所述N型集电极区18上覆盖集电极金属12；
所述RC抑制区由部分表面耐压区3、P型埋层区17和槽型集电极区一组成，所述槽型集电极区一位于N型半导体缓冲区14与N型集电区18之间、且相互接触，所述P型埋层区17位于N型集电极区18之下、且所述P型埋层区与槽型集电极区一之间间隔有表面耐压区3。
进一步的，所述槽型集电极区一由位于槽壁的氧化介质层16、填充于槽内的P型多晶硅15、及覆盖于P型多晶硅表面的集电极金属12构成。
进一步的，所述P型半导体基区4的下方还设置有N型载流子存储层20，且N型载流子存储层20与立体槽栅区相接触。
本发明的有益效果在于：
本发明提出了一种具有抑制电压回折效应和低关段损耗的RC-LIGBT，通过引入槽型集电极区一和P型埋层区，使得在低集电极电压时，P埋层和槽型集电极区之间的N型表面耐压区因耗尽具有高电阻，使得电子不能通过N型集电极，从而抑制了电压回折现象；当集电极电压增高时，电子将会在槽型集电极区一表面积聚，使得P埋层和槽型集电极区一之间的N型表面耐压区电阻降低，从而能导通电流，同时，N型集电极区、P型埋层区和表面耐压区形成的NPN型晶体管(或者由N型集电极区、P型埋层区、表面耐压区和槽型集电极区二形成n-MOS结构)也会加速关断过程中电子的抽取，使得器件具有更优的导通电阻和关断损耗之间的折中关系。
附图说明
图1为本发明实施例1提供的一种抑制电压回折效应的RC-LIGBT器件结构示意图；
图2为本发明实施例2提供的一种抑制电压回折效应的RC-LIGBT器件结构示意图；
图3为本发明实施例3提供的一种抑制电压回折效应的RC-LIGBT器件结构示意图；
图4为本发明实施例4提供的一种抑制电压回折效应的RC-LIGBT器件结构示意图；
图中，1为P型衬底，2为埋氧层区，3为表面耐压区，4为P型半导体基区，5为重掺杂N型半导体区，6为重掺杂P型半导体区，7为发射极金属，8为栅介质层，9为N型多晶硅栅区，10为栅极金属，11为场板、12为集电极金属、13为P型集电区、14为N型半导体缓冲区、15为P型多晶硅区，16为氧化介质层，17为P型埋层区，18为N型集电极区、19为N型多晶硅区、20为N型载流子存储层；
图5为本发明实施例和传统RC-LIGBT仿真得到I-V关系对比图；
图6为本发明实施例和传统RC-LIGBT仿真得到的Von-Eoff折中关系对比图。
图7为现有技术中传统RC-LIGBT结构示意图。
具体实施方式
下面参照附图对本发明进行更全面的描述。
实施例1
本实施例提供一种抑制电压回折现象的RC-LIGBT器件，其结构如图1所示，包括：
半导体衬底1、位于半导体衬底之上的埋氧层区2以及位于埋氧层上的半导体层；
所述半导体层包括：P型半导体基区4、栅极区、表面耐压区3、N型半导体缓冲区14、N型集电区18及RC抑制区；所述P型半导体基区4和栅极区位于半导体层一侧；所述N型半导体缓冲区14、RC抑制区和N型集电极区18位于半导体层另一侧；
所述P型半导体基区4内分别设置有重掺杂N型半导体区5和重掺杂P型半导体区6，重掺杂N型半导体区5作为LIGBT沟道基区的源极区，重掺杂P型半导体区6作为LIGBT沟道基区的欧姆接触区，部分重掺杂N型半导体区5和部分重掺杂P型半导体区6上覆盖有发射极金属7；所述栅极区采用平面栅极区、位于所述P型半导体基区4上表面并覆盖部分重掺杂N型半导体区5和部分表面耐压区3，所述平面栅极区由从下往上依次设置的栅介质层8、N型多晶硅栅区9与栅极金属10组成；所述平面栅极区的栅介质层8覆盖了部分重掺杂N型半导体区5、P型半导体基区4和部分表面耐压区3；所述欧姆接触区、源极区、栅极区、P型半导体基区4、部分表面耐压区3共同形成LIGBT的沟道nMOS结构，即第一有源区；
所述N型半导体缓冲区14内设置P型集电极区13，所述P型集电区13上表面覆盖有集电极金属12，N型半导体缓冲区14、P型集电区13和集电极金属12共同形成第二有源区；
所述RC抑制区由部分表面耐压区3、P型埋层区17和槽型集电极区一组成，所述槽型集电极区一由位于槽壁的氧化介质层16、填充于槽内的P型多晶硅15、及覆盖于P型多晶硅表面的集电极金属12构成；所述槽型集电极区一位于N型半导体缓冲区14与N型集电区18之间、且相互接触，所述P型埋层区17位于N型集电极区18之下、且所述P型埋层区与槽型集电极区一之间间隔有表面耐压区3，N型集电极区18、P型埋层区17和表面耐压区3构成NPN型晶体管；所述RC抑制区与N型集电极区18共同形成第三有源区；
所述N型集电极区18上覆盖集电极金属12；所述表面耐压区3由N型半导体层形成，所述场板11由氧化物形成、并位于器件表面。
实施例2
本实施例提供一种抑制电压回折现象的RC-LIGBT器件，其结构如图2所示，其与实施例1的区别在于：所述RC抑制区还包括槽型集电极区二，所述集电极区二由位于槽壁的氧化介质层16、填充于槽内的N型多晶硅19、及覆盖于N型多晶硅表面的集电极金属12构成；所述集电极区二位于N型集电极区18的另一侧，且与N型集电极区18、P型埋层区17相接触；所述N型集电极区18、P型埋层区17、表面耐压区3和槽型集电极区二形成n-MOS结构。
实施例3
本发明实施例提供一种抑制电压回折现象的RC-LIGBT器件，其结构如图3所示，包括：
半导体衬底1、位于半导体衬底之上的埋氧层区2以及位于埋氧层上的半导体层；
所述半导体层包括：P型半导体基区4、栅极区、表面耐压区3、N型半导体缓冲区14、N型集电区18及RC抑制区；所述P型半导体基区4和栅极区位于半导体层一侧；所述N型半导体缓冲区14、RC抑制区和N型集电极区18位于半导体层另一侧；
所述P型半导体基区4内分别设置有重掺杂N型半导体区5和重掺杂P型半导体区6，重掺杂N型半导体区5作为LIGBT沟道基区的源极区，重掺杂P型半导体区6作为LIGBT沟道基区的欧姆接触区，部分重掺杂N型半导体区5和部分重掺杂P型半导体区6上覆盖有发射极金属7；所述栅极区采用立体槽栅区，邻接于P型半导体基区4设置；所述立体槽栅区由位于槽壁的栅介质层8、位于深槽内被栅介质层包围的多晶硅栅区9、以及覆盖了部分多晶硅栅区的栅极金属10共同构成；所述欧姆接触区、源极区、栅极区、P型半导体基区4、部分表面耐压区3共同形成LIGBT的沟道nMOS结构，即第一有源区；
所述N型半导体缓冲区14内设置P型集电极区13，所述P型集电区13上表面覆盖有集电极金属12，N型半导体缓冲区14、P型集电区13和集电极金属12共同形成第二有源区；
所述RC抑制区由部分表面耐压区3、P型埋层区17和槽型集电极区一组成，所述槽型集电极区一由位于槽壁的氧化介质层16、填充于槽内的P型多晶硅15、及覆盖于P型多晶硅表面的集电极金属12构成；所述槽型集电极区一位于N型半导体缓冲区14与N型集电区18之间、且相互接触，所述P型埋层区17位于N型集电极区18之下、且所述P型埋层区与槽型集电极区一之间间隔有表面耐压区3，N型集电极区18、P型埋层区17和表面耐压区3构成NPN型晶体管；所述RC抑制区与N型集电极区18共同形成第三有源区；
所述N型集电极区18上覆盖集电极金属12；所述表面耐压区3由N型半导体层形成，所述场板11由氧化物形成、并位于器件表面。
进一步的，所述P型半导体基区4的下方还设置有N型载流子存储层，且N型载流子存储层与立体槽栅区相接触。
实施例4
本实施例提供一种抑制电压回折现象的RC-LIGBT器件，其结构如图4所示，其与实施例3的区别在于：所述RC抑制区还包括槽型集电极区二，所述集电极区二由位于槽壁的氧化介质层16、填充于槽内的N型多晶硅19、及覆盖于N型多晶硅表面的集电极金属12构成；所述集电极区二位于N型集电极区18的另一侧，且与N型集电极区18、P型埋层区17相接触；所述N型集电极区18、P型埋层区17、表面耐压区3和槽型集电极区二形成n-MOS结构。
基于以上实施例，下面结合说明书附图对本发明的工作原理进行详细说明：
与传统具有RC-LIGBT相比，本发明引入槽型集电极区、P型埋层区17，与部分表面耐压区3共同形成RC抑制；结合实施例，器件工作在正向导通状态时，电子从沟道n-MOS流入漂移区中到达P型集电极13和N型集电极18；当集电极电压较小时，由于槽型集电极一中P型多晶硅15和P型埋层17的共同作用，使得介于槽型集电极一和P型埋层17之间的表面耐压区3能被耗尽，从而形成具有高电阻的表面耐压区3，加上P型埋层17形成电子势垒，阻挡了从沟道n-MOS注入到N型集电极18的电子电流，从而抑制并消除了RC-LIGBT的电压回折现象；当集电极电压升高时，电子将会在槽型集电极一表面逐渐积聚，使得介于槽型集电极一和P型埋层17之间的表面耐压区3从电阻值逐渐降低，使得电子可以注入到N型集电极区18，同时N型表面耐压区3、P型埋层区17和N型集电极区18构成的NPN型晶体管或者由N型集电极区18、P型埋层区17、表面耐压区3和槽型集电极区二形成n-MO S结构均能加速非平衡载流子的抽取，所以本发明所提出的RC-LIGBT在抑制电压回折现象时，同时具有更优的Von～Eoff平衡关系。
如图5和图6所示，本发明实施例中，采用的仿真器件结构参数主要设定为：半导体层厚度为25μm，埋氧层区2的厚度为3μm，表面耐压区3浓度为2.5×1014cm-3，得到的I-V导通曲线仿真结果如图5所示，从图5可以看出，本发明实施1和实施例2能较高的抑制电压回折现象；图6示出了Von-Eoff折中关系的对比，从图6中可以看出，实施例1和实施例2都具有比现有技术传统结构RC-LIGBT更好的Von-Eoff平衡关系。
以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (3)

1.一种具有抑制电压回折现象的RC-LIGBT器件，包括：
半导体衬底（1）、位于半导体衬底之上的埋氧层（2）以及位于埋氧层上的半导体层；
所述半导体层包括：P型半导体基区（4）、栅极区、表面耐压区（3）、N型半导体缓冲区（14）、N型集电极区（18）及RC抑制区；所述P型半导体基区（4）和栅极区位于半导体层一侧；所述N型半导体缓冲区（14）、RC抑制区和N型集电极区（18）位于半导体层另一侧，RC抑制区位于N型半导体缓冲区（14）与N型集电极区（18）之间；
所述P型半导体基区（4）内分别设置有重掺杂N型半导体区（5）和重掺杂P型半导体区（6），部分重掺杂N型半导体区（5）和部分重掺杂P型半导体区（6）上覆盖有发射极金属（7）；所述栅极区采用平面栅极区、位于所述P型半导体基区（4）上表面并覆盖部分重掺杂N型半导体区（5）和部分表面耐压区（3）；
所述N型半导体缓冲区（14）内设置P型集电极区（13），所述P型集电极区（13）上表面覆盖有集电极金属（12）；所述N型集电极区（18）上覆盖集电极金属（12）；
所述RC抑制区由部分表面耐压区（3）、P型埋层区（17）和槽型集电极区一组成，所述槽型集电极区一位于N型半导体缓冲区（14）与N型集电极区（18）之间、且相互接触，所述P型埋层区（17）位于N型集电极区（18）之下、且所述P型埋层区与槽型集电极区一之间间隔有表面耐压区（3）；所述槽型集电极区一由位于槽壁的氧化介质层（16）、填充于槽内的P型多晶硅（15）、及覆盖于P型多晶硅表面的集电极金属（12）构成；
所述RC抑制区还包括槽型集电极区二，所述集电极区二由位于槽壁的氧化介质层（16）、填充于槽内的N型多晶硅（19）、及覆盖于N型多晶硅表面的集电极金属（12）构成；所述集电极区二位于N型集电极区（18）的另一侧，且与N型集电极区（18）、P型埋层区（17）相接触。
2.一种具有抑制电压回折现象的RC-LIGBT器件，包括：
半导体衬底（1）、位于半导体衬底之上的埋氧层（2）以及位于埋氧层上的半导体层；
所述半导体层包括：P型半导体基区（4）、栅极区、表面耐压区（3）、N型半导体缓冲区（14）、N型集电极区（18）及RC抑制区；所述P型半导体基区（4）和栅极区位于半导体层一侧；所述N型半导体缓冲区（14）、RC抑制区和N型集电极区（18）位于半导体层另一侧，RC抑制区位于N型半导体缓冲区（14）与N型集电极区（18）之间；
所述P型半导体基区（4）内分别设置有重掺杂N型半导体区（5）和重掺杂P型半导体区（6），部分重掺杂N型半导体区（5）和部分重掺杂P型半导体区（6）上覆盖有发射极金属（7）；所述栅极区采用立体槽栅区，邻接于P型半导体基区（4）设置；
所述N型半导体缓冲区（14）内设置P型集电极区（13），所述P型集电极区（13）上表面覆盖有集电极金属（12）；所述N型集电极区（18）上覆盖集电极金属（12）；
所述RC抑制区由部分表面耐压区（3）、P型埋层区（17）和槽型集电极区一组成，所述槽型集电极区一位于N型半导体缓冲区（14）与N型集电极区（18）之间、且相互接触，所述P型埋层区（17）位于N型集电极区（18）之下、且所述P型埋层区与槽型集电极区一之间间隔有表面耐压区（3）；所述槽型集电极区一由位于槽壁的氧化介质层（16）、填充于槽内的P型多晶硅（15）、及覆盖于P型多晶硅表面的集电极金属（12）构成；
所述RC抑制区还包括槽型集电极区二，所述集电极区二由位于槽壁的氧化介质层（16）、填充于槽内的N型多晶硅（19）、及覆盖于N型多晶硅表面的集电极金属（12）构成；所述集电极区二位于N型集电极区（18）的另一侧，且与N型集电极区（18）、P型埋层区（17）相接触。
3.按权利要求2所述具有抑制电压回折现象的RC-LIGBT器件，其特征在于，所述P型半导体基区（4）的下方还设置有N型载流子存储层（20），且N型载流子存储层与立体槽栅区相接触。
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CN111261698B (zh) * 2020-02-14 2021-08-06 电子科技大学 一种消除电压折回现象的rc-ligbt器件
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CN107359193B (zh) * 2017-07-28 2019-12-10 电子科技大学 一种ldmos器件
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