JPH0783112B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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- JPH0783112B2 JPH0783112B2 JP60004876A JP487685A JPH0783112B2 JP H0783112 B2 JPH0783112 B2 JP H0783112B2 JP 60004876 A JP60004876 A JP 60004876A JP 487685 A JP487685 A JP 487685A JP H0783112 B2 JPH0783112 B2 JP H0783112B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、導電変調型MOSFETに関する。
近年、電力用スイッチング素子としてDSA（Diffusion S
elf Align）法にによりソースおよびチャンネル領域を
形成するパワーMOSFETが市場に現われている。しかしこ
の素子は1000V以上の高耐圧ではオン抵抗が高くなって
しまい、大電流を流すことが難しい。これに代わる有力
な素子として、ドレイン領域にソースとは逆の導電型層
を設けることにより高抵抗層に導電変調を起こさせてオ
ン抵抗を下げるようにした、いわゆる導電変調型MOSFET
が知られている。その基本的な構造を第４図に示す。11
はP+−Si基板であって、この上に低不純物濃度の高抵抗
n-層12が形成され、このn-層12の表面にDSA法により、
Ｐベース層13とn+ソース層14が形成されている。即ちＰ
ベース層13を拡散形成した窓をそのままn+ソース層14の
拡散窓の一部として用いて二重拡散することにより、Ｐ
ベース層13の端部に自己整合的にチャンネル領域19を残
した状態でn+ソース層14が形成される。そして、チャン
ネル領域19上にはゲート絶縁膜15を介してゲート電極16
が形成され、ソース層14上にはベース層13に同時にオー
ミックコンタクトするソース電極17が形成される。基板
11の裏面にはドレイン電極18が形成されている。
elf Align）法にによりソースおよびチャンネル領域を
形成するパワーMOSFETが市場に現われている。しかしこ
の素子は1000V以上の高耐圧ではオン抵抗が高くなって
しまい、大電流を流すことが難しい。これに代わる有力
な素子として、ドレイン領域にソースとは逆の導電型層
を設けることにより高抵抗層に導電変調を起こさせてオ
ン抵抗を下げるようにした、いわゆる導電変調型MOSFET
が知られている。その基本的な構造を第４図に示す。11
はP+−Si基板であって、この上に低不純物濃度の高抵抗
n-層12が形成され、このn-層12の表面にDSA法により、
Ｐベース層13とn+ソース層14が形成されている。即ちＰ
ベース層13を拡散形成した窓をそのままn+ソース層14の
拡散窓の一部として用いて二重拡散することにより、Ｐ
ベース層13の端部に自己整合的にチャンネル領域19を残
した状態でn+ソース層14が形成される。そして、チャン
ネル領域19上にはゲート絶縁膜15を介してゲート電極16
が形成され、ソース層14上にはベース層13に同時にオー
ミックコンタクトするソース電極17が形成される。基板
11の裏面にはドレイン電極18が形成されている。
この導電変調型MOSFETでは、ソース層14からチャンネル
層19を通ってn-層12に注入される電子電流に対して、P+
基板11から正孔注入が起こり、この結果、n-層12には多
量のキャリア蓄積による導電変調が起こる。n-層12に注
入された正孔電流はＰベース層13のソース層14直下を通
り、ソース17へ抜ける。この構造はサイリスタと似てい
るがサイリスタ動作はしない。ソース電極17がＰベース
層13とn+ソース層14を短絡してサイリスタ動作を阻止し
ており、ゲート・ソース間電圧を零とすれば、素子はタ
ーンオフする。またその構造は従来のパワーMOSFETとも
似ているが、ドレイン領域にパワーMOSFETとは逆の導電
型層を設けて、バイポーラ動作を行なわせている点で異
なる。この導電変調型MOSFETは高耐圧可した場合にも、
従来のパワーMOSFETに比べて導電変調の結果として十分
低いオン抵抗が得られる。
層19を通ってn-層12に注入される電子電流に対して、P+
基板11から正孔注入が起こり、この結果、n-層12には多
量のキャリア蓄積による導電変調が起こる。n-層12に注
入された正孔電流はＰベース層13のソース層14直下を通
り、ソース17へ抜ける。この構造はサイリスタと似てい
るがサイリスタ動作はしない。ソース電極17がＰベース
層13とn+ソース層14を短絡してサイリスタ動作を阻止し
ており、ゲート・ソース間電圧を零とすれば、素子はタ
ーンオフする。またその構造は従来のパワーMOSFETとも
似ているが、ドレイン領域にパワーMOSFETとは逆の導電
型層を設けて、バイポーラ動作を行なわせている点で異
なる。この導電変調型MOSFETは高耐圧可した場合にも、
従来のパワーMOSFETに比べて導電変調の結果として十分
低いオン抵抗が得られる。
しかしながら、この導電変調型MOSFETにも未だ問題があ
る。即ち、素子を流れる電流密度が大きくなると、ソー
ス層14下の横方向抵抗による電圧降下が大きくなる。そ
してＰベース層13とn+ソース層14の間が順バイアスされ
るようになると、サイリスタ動作に入り、ゲート・ソー
ス間バイアスを零にしても素子がオフしない、いわゆる
ラッチアップ現象を生じる。
る。即ち、素子を流れる電流密度が大きくなると、ソー
ス層14下の横方向抵抗による電圧降下が大きくなる。そ
してＰベース層13とn+ソース層14の間が順バイアスされ
るようになると、サイリスタ動作に入り、ゲート・ソー
ス間バイアスを零にしても素子がオフしない、いわゆる
ラッチアップ現象を生じる。
本発明の上記の点に鑑みてなされたもので、パターン設
計により効果的に大電流領域までラッチアップ現象を生
じないようにした導電変調型MOSFETを提供することを目
的とする。
計により効果的に大電流領域までラッチアップ現象を生
じないようにした導電変調型MOSFETを提供することを目
的とする。
〔発明の概要〕 本発明は、第１導電型半導体基板に高抵抗の第２導電型
半導体層が形成され、この半導体層にDSA法により第１
導電型ベース層とその表面に第２導電型ソース層が形成
される導電変調型MOSFETにおいて、ドレイン側からベー
ス層に注入されるキャリアのうち、ソース層下を通る成
分を少なくして、ソース層下の横方向抵抗による電圧降
下を少なくし、よって大電流までラッチアップを生じな
いようにする。このようにソース層下を通る電流成分を
少なくするには、第１導電型ベース層内にソース拡散層
を形成しない部分を第１図（ａ）（ｂ）に示すように周
期的に設け、且つ、ソース電極とコンタクトする部分の
ソース拡散層の幅（第１図（ｂ）のl1の長さ）を10μｍ
以下に設定したことを特徴とする。
半導体層が形成され、この半導体層にDSA法により第１
導電型ベース層とその表面に第２導電型ソース層が形成
される導電変調型MOSFETにおいて、ドレイン側からベー
ス層に注入されるキャリアのうち、ソース層下を通る成
分を少なくして、ソース層下の横方向抵抗による電圧降
下を少なくし、よって大電流までラッチアップを生じな
いようにする。このようにソース層下を通る電流成分を
少なくするには、第１導電型ベース層内にソース拡散層
を形成しない部分を第１図（ａ）（ｂ）に示すように周
期的に設け、且つ、ソース電極とコンタクトする部分の
ソース拡散層の幅（第１図（ｂ）のl1の長さ）を10μｍ
以下に設定したことを特徴とする。
本発明は、次のような考察から導かれたものである。第
１図（ａ）に示すような導電変調型MOSFETにおいて、オ
ン時にはn-層12の全体で導電変調が起こり、一様に電流
が流れる。この時に単にベース拡散層13内にソース拡散
層を形成しない部分を周期的に設ける構造では、ドレイ
ンから注入される正孔電流が前記ソース拡散層を形成し
ない部分に効果的に流れず、前記ソース拡散層14下に流
れてしまうので、大電流までラッチアップ現象を効果的
に防ぐことができない。そこでソース電極とコンタクト
する部分のソース拡散層幅を小さくすることで、前記ソ
ース拡散層を形成しない部分に正孔電流が流れ易くな
り、ラッチアップ現象を生じ難くすることができるので
ある。
１図（ａ）に示すような導電変調型MOSFETにおいて、オ
ン時にはn-層12の全体で導電変調が起こり、一様に電流
が流れる。この時に単にベース拡散層13内にソース拡散
層を形成しない部分を周期的に設ける構造では、ドレイ
ンから注入される正孔電流が前記ソース拡散層を形成し
ない部分に効果的に流れず、前記ソース拡散層14下に流
れてしまうので、大電流までラッチアップ現象を効果的
に防ぐことができない。そこでソース電極とコンタクト
する部分のソース拡散層幅を小さくすることで、前記ソ
ース拡散層を形成しない部分に正孔電流が流れ易くな
り、ラッチアップ現象を生じ難くすることができるので
ある。
このソース電極17とコンタクトする部分のソース拡散層
の幅l1を10μｍ以下に限定する理由については以下の実
施例で明らかにする。
の幅l1を10μｍ以下に限定する理由については以下の実
施例で明らかにする。
本発明によれば、パターン設計によって簡単且つ効果的
に導電変調型MOSFETのラッチアップ現象を抑制すること
ができ、大電流まで動作する導電変調型MOSFETが得られ
る。
に導電変調型MOSFETのラッチアップ現象を抑制すること
ができ、大電流まで動作する導電変調型MOSFETが得られ
る。
本発明の実施例を以下に説明する。第１図（ａ）（ｂ）
は本願発明の説明のための導電変調型MOSFETの例であ
る。この例はベース層がストライプ状に基板上に形成さ
れた例である。第１図（ａ）（ｂ）、第４図と対応する
部分にはそれらと同じ符号を付してある。これを製造工
程に従って説明する。P+Si基板11を用意し、これにエピ
タキシャル成長により低不純物濃度で比抵抗50Ωcmのn-
層12を100μｍ程度形成する。次にこのn-層12の表面を
酸化してゲート酸化酸15を形成し、その上に5000Åのポ
リSi膜によるゲート電極16を形成する。その後ゲート電
極16をマスクとしてボロンを８μｍ程度拡散してＰベー
ス層13を形成する。次いでゲート電極16による窓の中に
ソース層形成用の開孔を持つ酸化膜（図示せず）を形成
し、この酸化膜とゲート電極16をマスクとしてソース層
形成のためのドーズ量５×1015/cm2のAsイオン注入を行
ない、熱処理いてn+ソース層14を形成する。第１図
（ｂ）から明らかなようにソース層14は周期的に一部を
除去している。この後、Ｐベース層13内に高濃度のP+層
20を拡散形成し、このP+層20とn+層14にコンタクトする
ソース電極17を形成する。基板裏面にはＶ−Ni−Au膜の
蒸着によりドレイン電極18を形成する。
は本願発明の説明のための導電変調型MOSFETの例であ
る。この例はベース層がストライプ状に基板上に形成さ
れた例である。第１図（ａ）（ｂ）、第４図と対応する
部分にはそれらと同じ符号を付してある。これを製造工
程に従って説明する。P+Si基板11を用意し、これにエピ
タキシャル成長により低不純物濃度で比抵抗50Ωcmのn-
層12を100μｍ程度形成する。次にこのn-層12の表面を
酸化してゲート酸化酸15を形成し、その上に5000Åのポ
リSi膜によるゲート電極16を形成する。その後ゲート電
極16をマスクとしてボロンを８μｍ程度拡散してＰベー
ス層13を形成する。次いでゲート電極16による窓の中に
ソース層形成用の開孔を持つ酸化膜（図示せず）を形成
し、この酸化膜とゲート電極16をマスクとしてソース層
形成のためのドーズ量５×1015/cm2のAsイオン注入を行
ない、熱処理いてn+ソース層14を形成する。第１図
（ｂ）から明らかなようにソース層14は周期的に一部を
除去している。この後、Ｐベース層13内に高濃度のP+層
20を拡散形成し、このP+層20とn+層14にコンタクトする
ソース電極17を形成する。基板裏面にはＶ−Ni−Au膜の
蒸着によりドレイン電極18を形成する。
ここで、本発明におけるソース電極17とコンタクトする
部分のソース拡散層14の幅を10μｍ以下にする理由を説
明する。ソース拡散層14の幅やゲート電極16の幅が十分
小さければ、素子内にはほぼ一様な電流が流れる。第１
図（ｂ）において線分ａ−ａ′の中点を点ｃとし、線分
ａ−ａ′、点ｃを通り、ソース電極17とゲート電極16に
垂直な線分ｂ−ｂ′，線分ａ−b,線分ｂ−ｃの距離を各
々l1,l2,l3,l4とする。点ｂへ流れ込んだ正高電流がソ
ース層14の下を通ってソース電極17へぬけるが、この通
路の抵抗が充分小さい必要がある。21の部分は高濃度で
あり、充分抵抗が低いので、ａ点に至るまでの距離l3が
ｂ′までの距離の半分以下であれば、ソースの一部を除
いた効果が充分大きくなる。すなわち l3＜l2/2 ……（１） である。実際には、マスク制度、マスク合せ制度、横方
向拡散等による余裕を設計時に考慮し、l2＝12μm,l4＝
３μｍが限界値である。ここで、前記ソース電極17とコ
ンタクトする部分のソース拡散層14の幅l1を（１）式の
関係から10μｍとすると、線分ａ−ｂの距離l3は l3＝√｛（l1/2）２＋l4 2｝≒5.83＜l2/2 ……（２） となり、（１）式を満たす。
部分のソース拡散層14の幅を10μｍ以下にする理由を説
明する。ソース拡散層14の幅やゲート電極16の幅が十分
小さければ、素子内にはほぼ一様な電流が流れる。第１
図（ｂ）において線分ａ−ａ′の中点を点ｃとし、線分
ａ−ａ′、点ｃを通り、ソース電極17とゲート電極16に
垂直な線分ｂ−ｂ′，線分ａ−b,線分ｂ−ｃの距離を各
々l1,l2,l3,l4とする。点ｂへ流れ込んだ正高電流がソ
ース層14の下を通ってソース電極17へぬけるが、この通
路の抵抗が充分小さい必要がある。21の部分は高濃度で
あり、充分抵抗が低いので、ａ点に至るまでの距離l3が
ｂ′までの距離の半分以下であれば、ソースの一部を除
いた効果が充分大きくなる。すなわち l3＜l2/2 ……（１） である。実際には、マスク制度、マスク合せ制度、横方
向拡散等による余裕を設計時に考慮し、l2＝12μm,l4＝
３μｍが限界値である。ここで、前記ソース電極17とコ
ンタクトする部分のソース拡散層14の幅l1を（１）式の
関係から10μｍとすると、線分ａ−ｂの距離l3は l3＝√｛（l1/2）２＋l4 2｝≒5.83＜l2/2 ……（２） となり、（１）式を満たす。
これより、ソース電極17とコンタクトする部分のソース
拡散層14の幅l1を10μｍ以下にすることにより、点ｂか
らはソース拡散層14の距離に比べて、ソース拡散層を形
成していない部分21までの距離l3が半分以下となり、チ
ャネル部分の点ｂにある正孔電流はソース拡散層14の下
を通り抜けるより、ソース拡散層を形成していない部分
21に流れ込み易くなる。
拡散層14の幅l1を10μｍ以下にすることにより、点ｂか
らはソース拡散層14の距離に比べて、ソース拡散層を形
成していない部分21までの距離l3が半分以下となり、チ
ャネル部分の点ｂにある正孔電流はソース拡散層14の下
を通り抜けるより、ソース拡散層を形成していない部分
21に流れ込み易くなる。
こうして本例によれば、ベース拡散層13内にソース拡散
層を形成しない部分14bを周期的に設け、且つソース電
極17とコンタクトする部分のソース拡散層14の幅l1を10
μｍ以下にすることにより、従来の構造に比べてソース
拡散層14の幅l1を10μｍ以下にすることにより、従来の
構造に比べてソース拡散層14下の横方向抵抗が実効的に
小さくなり、大電流までラッチアップ現象を生じない。
層を形成しない部分14bを周期的に設け、且つソース電
極17とコンタクトする部分のソース拡散層14の幅l1を10
μｍ以下にすることにより、従来の構造に比べてソース
拡散層14の幅l1を10μｍ以下にすることにより、従来の
構造に比べてソース拡散層14下の横方向抵抗が実効的に
小さくなり、大電流までラッチアップ現象を生じない。
上述の例ではソース電極直下でソース層が分断されてい
るが、この構成では微細化した場合にソース電極とソー
ス層とのコンタクトがとりにくいという問題が生じてく
る。従って第２図に示したようにソース層をゲート電極
直下で連続形成する構成，すなわちソース電極直下のソ
ース層中にベース層のコンタクトホールを形成する必要
が有る。この場合でもソース電極17とコンタクトするソ
ース拡散層の幅l1を10μｍ以下で設計すれば、上記例と
同様の効果が期待できる。
るが、この構成では微細化した場合にソース電極とソー
ス層とのコンタクトがとりにくいという問題が生じてく
る。従って第２図に示したようにソース層をゲート電極
直下で連続形成する構成，すなわちソース電極直下のソ
ース層中にベース層のコンタクトホールを形成する必要
が有る。この場合でもソース電極17とコンタクトするソ
ース拡散層の幅l1を10μｍ以下で設計すれば、上記例と
同様の効果が期待できる。
第３図では、n+層をストライプ状の島にした実施例の模
式的平面図である。この場合も、前記と同様にソース電
極17とコンタクトする前記ソース拡散層の幅l1を10μｍ
以下にすれば、19bへ流れ込んだ正孔電流はソース拡散
層14a下を通らず、ソース電極17の流れるため大電流ま
でラッチアップしない導電変調型MOSFETが得られる。こ
の場合も第１図と同様に微細化した場合のソース電極と
ソース層とのコンタクトがとりにくいという問題が生じ
てくる。
式的平面図である。この場合も、前記と同様にソース電
極17とコンタクトする前記ソース拡散層の幅l1を10μｍ
以下にすれば、19bへ流れ込んだ正孔電流はソース拡散
層14a下を通らず、ソース電極17の流れるため大電流ま
でラッチアップしない導電変調型MOSFETが得られる。こ
の場合も第１図と同様に微細化した場合のソース電極と
ソース層とのコンタクトがとりにくいという問題が生じ
てくる。
第１図及び第３図は本発明を説明するための導電変調型
MOSFETの平面図，第２図は本発明の実施例を示す導電変
調型MOSFETの平面図、第４図は一般的な導電変調型MOSF
ETを説明するための断面図である。 11……P+Si基板、12……n-層、13……Ｐベース層、14…
…ソース層、15……ゲート酸化膜、16……ゲート電極、
17……ソース電極、18……ドレイン電極、19……チャネ
ル領域、19a……実効的チャネル部分、19b……MOSFET動
作に寄与しないチャネル部分、20……P+層、21……ソー
ス拡散層を形成しない部分。
MOSFETの平面図，第２図は本発明の実施例を示す導電変
調型MOSFETの平面図、第４図は一般的な導電変調型MOSF
ETを説明するための断面図である。 11……P+Si基板、12……n-層、13……Ｐベース層、14…
…ソース層、15……ゲート酸化膜、16……ゲート電極、
17……ソース電極、18……ドレイン電極、19……チャネ
ル領域、19a……実効的チャネル部分、19b……MOSFET動
作に寄与しないチャネル部分、20……P+層、21……ソー
ス拡散層を形成しない部分。
Claims (3)
- 【請求項１】第１導電型半導体基板と、この基板上に形
成された高抵抗の第２導電型半導体層と、この半導体層
の表面に拡散形成された第１導電型ベース層と、このベ
ース層内に拡散形成された第２導電型ソース層と、前記
第２導電型ソース層と第２導電型半導体層とで挟まれた
第１導電型ベース層表面のチャネル領域上にゲート絶縁
膜を介して形成されたゲート電極と、前記第１導電型ベ
ース層と第２導電型ソース層とにコンタクトするソース
電極と、前記第１導電型半導体基板に形成されたドレイ
ン電極を備えた導電変調型MOSFETにおいて、ソース電極
直下で第２導電型ソース層と第１導電型ベース層とがソ
ース電極と周期的にコンタクトされ、このソース電極直
下にはソース電極幅方向全域に亘ってソース電極とコン
タクトする第２導電型ソース層の領域が存在し、このソ
ース電極とコンタクトする部分の第２導電型ソース層の
幅を10μｍ以下とし、前記チャネル領域から離間された
第２導電型ソース層直下、ソース電極電極下のほぼ全域
に亘り、第１導電型ベース層の深さより浅く、且つ不純
物濃度の高い第１導電型の高不純物濃度層を設けたこと
を特徴とする導電変調型MOSFET。 - 【請求項２】上記ソース電極直下でソース電極とコンタ
クトする第１導電型層ベース層の形を長方形とする特許
請求の範囲第１項記載の導電変調型MOSFET。 - 【請求項３】上記第１導電型ベース層のソース電極とコ
ンタクトする領域には高濃度の第１導電型層が形成され
ていることを特徴とする特許請求の範囲第１項記載の導
電変調型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004876A JPH0783112B2 (ja) | 1985-01-17 | 1985-01-17 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004876A JPH0783112B2 (ja) | 1985-01-17 | 1985-01-17 | 導電変調型ｍｏｓｆｅｔ |
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-
1985
- 1985-01-17 JP JP60004876A patent/JPH0783112B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9178050B2 (en) | 2011-09-27 | 2015-11-03 | Denso Corporation | Load-short-circuit-tolerant semiconductor device having trench gates |
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|---|---|
| JPS61164263A (ja) | 1986-07-24 |
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