JPS59231860A - 二重拡散形絶縁ゲ−ト電界効果トランジスタ - Google Patents
二重拡散形絶縁ゲ−ト電界効果トランジスタInfo
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- JPS59231860A JPS59231860A JP58104930A JP10493083A JPS59231860A JP S59231860 A JPS59231860 A JP S59231860A JP 58104930 A JP58104930 A JP 58104930A JP 10493083 A JP10493083 A JP 10493083A JP S59231860 A JPS59231860 A JP S59231860A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ベースとノースの不純物拡散によってチャ
イ・ルの長さが決せる二重拡散形絶縁ゲート電界効果ト
ランジスタ（以下にはＤ −ＭＯＳ ＦＥＴと略記する
）において、従来より高耐圧使用が可能なＩＩＭＯ８Ｆ
ＥＴに関するもので、特にスイッチング素子として使用
されるものである。
イ・ルの長さが決せる二重拡散形絶縁ゲート電界効果ト
ランジスタ（以下にはＤ −ＭＯＳ ＦＥＴと略記する
）において、従来より高耐圧使用が可能なＩＩＭＯ８Ｆ
ＥＴに関するもので、特にスイッチング素子として使用
されるものである。
従来のＮチャネルＤ−ＭＯＳＦＥＴのノース電極部は、
たとえば第１図及び第２図のごとき構造となっていた。
たとえば第１図及び第２図のごとき構造となっていた。
第１１ン１ばＩＪ −ＩＩ’切断線（第２図参照）の断
面図、第２図は第１図のＦ”ＥＴのノースコンタクト開
孔領域附近の平面図である。同図において、１は半導体
基板の高濃度Ｎ形層、２はエビタキンヤル成長で形成さ
れた低′ａ度Ｎ形褥電ハ☆から成るドレイン領域、６及
び６′は高濃度Ｐ形べ〜ス領域、４はチャネルとなる低
濃度Ｐ形ベース領域、５及び５′はＮ形ノース領域、６
はゲート絶縁膜、７はゲート電柘となる多結晶Ｓ】膜、
８は層間絶縁膜、９はＡＩ等のノース配線導電電極、１
０は層間絶縁膜８に開孔したノースコンタクト開孔領域
、５′はＮ形ノース領域のうちノースコンタクト開化領
域１０に含才れＡｌ電極と接続される部分である。
面図、第２図は第１図のＦ”ＥＴのノースコンタクト開
孔領域附近の平面図である。同図において、１は半導体
基板の高濃度Ｎ形層、２はエビタキンヤル成長で形成さ
れた低′ａ度Ｎ形褥電ハ☆から成るドレイン領域、６及
び６′は高濃度Ｐ形べ〜ス領域、４はチャネルとなる低
濃度Ｐ形ベース領域、５及び５′はＮ形ノース領域、６
はゲート絶縁膜、７はゲート電柘となる多結晶Ｓ】膜、
８は層間絶縁膜、９はＡＩ等のノース配線導電電極、１
０は層間絶縁膜８に開孔したノースコンタクト開孔領域
、５′はＮ形ノース領域のうちノースコンタクト開化領
域１０に含才れＡｌ電極と接続される部分である。
第２図に示すようにノースコンタクト開孔領域１０の周
辺はノース領域５′で、中心部からベース領域３′を取
り出している。
辺はノース領域５′で、中心部からベース領域３′を取
り出している。
第１図および第２図のごとき構造を有する従来のＤ−Ｍ
ＯＳ ＦＥＴ ｌ−１：第６図に示すような製造方法に
よって形成されていた。
ＯＳ ＦＥＴ ｌ−１：第６図に示すような製造方法に
よって形成されていた。
すなわち、第６図＜ａ）に示すようにＮ４形層１および
Ｎ−形のドレイン領域２を有する半導体基板の表面に形
成したＳｉＯ２膜１１膜間１１２を形成した後、該開孔
１２内に露出した半導体基板にＰ形不純物を拡散させて
高濃度のＰ形導電領域１６を形成させる。
Ｎ−形のドレイン領域２を有する半導体基板の表面に形
成したＳｉＯ２膜１１膜間１１２を形成した後、該開孔
１２内に露出した半導体基板にＰ形不純物を拡散させて
高濃度のＰ形導電領域１６を形成させる。
次に半導体基板の表面を酸化して該Ｐ形導電領域１６の
上に８１０２膜１４を生成させた〔第６図（ハ）及び（
ｂ′）を参照〕後、該５Ｉ０２膜１４ヲ残して他の８１
０２膜１１（酸化して厚くなっている）をエツチングし
て取り除く〔第６図（ｃ）参照〕。
上に８１０２膜１４を生成させた〔第６図（ハ）及び（
ｂ′）を参照〕後、該５Ｉ０２膜１４ヲ残して他の８１
０２膜１１（酸化して厚くなっている）をエツチングし
て取り除く〔第６図（ｃ）参照〕。
次いで第３図（ハ）に示すように、半導体基板を再び酸
化することにより該基板」二にＳｉＯ３からなるゲート
絶縁膜６を生成させた後、該ゲート絶縁膜６の上に多結
晶Ｓｉ膜７を堆積させて、該ＳｉＯ２膜１４とゲート絶
縁膜６とを多結晶Ｓｉ膜７で被覆する。
化することにより該基板」二にＳｉＯ３からなるゲート
絶縁膜６を生成させた後、該ゲート絶縁膜６の上に多結
晶Ｓｉ膜７を堆積させて、該ＳｉＯ２膜１４とゲート絶
縁膜６とを多結晶Ｓｉ膜７で被覆する。
Ｉ 次に５ｉ０２膜１４の周囲の多結晶
３ｉ膜とゲート絶縁膜とを取り除いて開孔部１５を形成
した後〔第３図（ｅ）及び（ｅつを参照〕、該開孔部内
に露出したＮ形の半導体基板にＰ形不純物をイオン注入
する。
３ｉ膜とゲート絶縁膜とを取り除いて開孔部１５を形成
した後〔第３図（ｅ）及び（ｅつを参照〕、該開孔部内
に露出したＮ形の半導体基板にＰ形不純物をイオン注入
する。
そして、イオン注入後にアニールを行なうことにより第
３図（ｆ）に示すように、５ＩＯ２膜１４の直下位置を
中心として環状の開孔部１５の外側へ広がるＰ形のチ曳
、ネル部ベース領域４が形成される。このチャネル部ベ
ース領域４の不純物濃度と拡散深さは、第６図（ｆ）に
示すように５ＩＯ２膜１４の直下位置にある中心部６の
それらに比較して小さくなっている。
３図（ｆ）に示すように、５ＩＯ２膜１４の直下位置を
中心として環状の開孔部１５の外側へ広がるＰ形のチ曳
、ネル部ベース領域４が形成される。このチャネル部ベ
ース領域４の不純物濃度と拡散深さは、第６図（ｆ）に
示すように５ＩＯ２膜１４の直下位置にある中心部６の
それらに比較して小さくなっている。
続いて、開孔部１５内に露出したチャネル部ベース領域
４にＮ形不純物をイオン注入した後、アンニールすると
第３図（ｆ）の如く、開孔部の直下にＮ形の浅い拡散深
さのソース領域５及び５′が形成される。
４にＮ形不純物をイオン注入した後、アンニールすると
第３図（ｆ）の如く、開孔部の直下にＮ形の浅い拡散深
さのソース領域５及び５′が形成される。
以上の工程の後、多結晶３ｉ膜７の上にＣ’ＶＤ法等に
よって５ＩＯ２からなる層間絶縁膜８（第１図参照）を
形成した後、該層間絶縁膜８のパターニングを行なうこ
とによりＳ ｉ０２膜１４を取り除き、さらにソース配
線電極９を同様な方法で該層間絶縁Ｂ？Ａａ上に形成さ
せることによって第１図のごとき構造が得られる。
よって５ＩＯ２からなる層間絶縁膜８（第１図参照）を
形成した後、該層間絶縁膜８のパターニングを行なうこ
とによりＳ ｉ０２膜１４を取り除き、さらにソース配
線電極９を同様な方法で該層間絶縁Ｂ？Ａａ上に形成さ
せることによって第１図のごとき構造が得られる。
第１図及び第２図のごとき構造の従来のＤ−ＭＯＳＦＥ
ＴにおいてはＮ形ノース領域５及び５′とＰ形ベース領
域６及び４とＮ形ドレイン領域２とからなるＮＰＮ形寄
生トランジスタが存在する構造となる。
ＴにおいてはＮ形ノース領域５及び５′とＰ形ベース領
域６及び４とＮ形ドレイン領域２とからなるＮＰＮ形寄
生トランジスタが存在する構造となる。
該寄生トランジスタのトランジスタ作用は主としてチャ
ネル部ベース領域４で行なわれるので、ソース領域５及
び５′の１亘下のベース領域の抵抗をＲＢとすれば、Ｄ
−ＭＯＳＦＥＴと該寄生トランジスタとＲＢとｉ−１，
智価的には第４図のようになる。すなわち該寄生トラン
ジスクのエミ、りはＮ形ン−ス領域５及び５′、ベース
はＰ形チャネル部４、コレクタはＮ形トレイン領域２に
それぞれ対応する。
ネル部ベース領域４で行なわれるので、ソース領域５及
び５′の１亘下のベース領域の抵抗をＲＢとすれば、Ｄ
−ＭＯＳＦＥＴと該寄生トランジスタとＲＢとｉ−１，
智価的には第４図のようになる。すなわち該寄生トラン
ジスクのエミ、りはＮ形ン−ス領域５及び５′、ベース
はＰ形チャネル部４、コレクタはＮ形トレイン領域２に
それぞれ対応する。
この素子はモータドライブやスイッチングレキュレータ
方式の電源用として多く用いられるが、このようなＬ負
荷（■ｎｄｕｃｔｉｖｅ Ｌｏａｄ）動作をしていると
きスイッチオンすると、Ｄ−ＭＯＳＦＥＴのドレインと
ノースとの間に１は大きな逆起電力が印加されることと
なる。１だ第４図の等価回路について言えば該起電力は
同時に寄生トランジスタのコレクタとエミッタ間に印加
されることとなり、このため寄生トランジスタが破壊し
やすい即ちＤ−ＭＯＳＦＥＴが破壊しやすい欠点がある
。
方式の電源用として多く用いられるが、このようなＬ負
荷（■ｎｄｕｃｔｉｖｅ Ｌｏａｄ）動作をしていると
きスイッチオンすると、Ｄ−ＭＯＳＦＥＴのドレインと
ノースとの間に１は大きな逆起電力が印加されることと
なる。１だ第４図の等価回路について言えば該起電力は
同時に寄生トランジスタのコレクタとエミッタ間に印加
されることとなり、このため寄生トランジスタが破壊し
やすい即ちＤ−ＭＯＳＦＥＴが破壊しやすい欠点がある
。
すなわち寄生トランジスタに起因するＤ −ＭＯ５ＦＥ
Ｔの破壊を防止することはこの素子の高面１１Ｌ化に極
めて重要である。
Ｔの破壊を防止することはこの素子の高面１１Ｌ化に極
めて重要である。
この発明の目的は前記問題点を解決し、スイッチオンの
動作時の破壊に強いＩ） −ＭＯＳ Ｉｉ’ １！Ｅ
Ｔを提供することである。
動作時の破壊に強いＩ） −ＭＯＳ Ｉｉ’ １！Ｅ
Ｔを提供することである。
スイッチオン時の逆起電力が寄生トラ７ジスタのコレク
タとエミッタ間に印加された場合の現象につき研究実験
を重ねた結果、４ｄｒ許請求の範囲に記載したようにノ
ースコ／タクト開孔領域１０の周辺の一部および所望に
より内域の一部をノース領域とし、開孔領域周辺の大部
分をベース領域とすることによって、第１図寸たけ第２
図に示す距Ｎ（Ｌｄｌを短縮し、ノース領域直下のベー
ス領域内の１Ｊ！；抗ＲＢを小さくすることが可能と彦
り、これが寄生トランジスタの破壊防止に極めて有効で
あることが判明した。
タとエミッタ間に印加された場合の現象につき研究実験
を重ねた結果、４ｄｒ許請求の範囲に記載したようにノ
ースコ／タクト開孔領域１０の周辺の一部および所望に
より内域の一部をノース領域とし、開孔領域周辺の大部
分をベース領域とすることによって、第１図寸たけ第２
図に示す距Ｎ（Ｌｄｌを短縮し、ノース領域直下のベー
ス領域内の１Ｊ！；抗ＲＢを小さくすることが可能と彦
り、これが寄生トランジスタの破壊防止に極めて有効で
あることが判明した。
この作用については次のように考えられる。すなわちこ
のＤ−ＭＯＳ ＦＥＴがＬ負荷動作時でスイッチオンす
るとドレイン領域２とソース領域５．５′およびソース
とＡ１電極にてンヨートされているベース領域３′との
間に高い逆起電力が印加される。
のＤ−ＭＯＳ ＦＥＴがＬ負荷動作時でスイッチオンす
るとドレイン領域２とソース領域５．５′およびソース
とＡ１電極にてンヨートされているベース領域３′との
間に高い逆起電力が印加される。
そのためドレイン領域２とベース領域４との接合容量も
急激に変化する。すなわぢ接合容量内の電荷の急激な変
化をもたらし変位電流が高抵抗のベース領域４の中に発
生する。（ｉ＝ｄｑ／ｄｔ）。この電流が流れると寄生
トランジスタのソース領域５及び５′（エミッタクとベ
ース領域４（ベース）との間に電位差ＶＢお（エミッタ
接合の場所の関数〕があられれる。この電位差Ｖ１１゜
が０．６ ［Ｖ：］以上に・ なるとこの寄生トラ
ンジスター、オン状態となり耐圧はＢ ’Ｖ Ｃ８０モ
ードからＢ’ＶＣＥＯモードとなり、寄生トランジスタ
の酬電圧値は低下し、ホットスポットを生じ破壊するに
至る。前記耐゛覗圧値の低下はトランジスタ作用の大き
い（β値の大きい）チャネル部ノース領域４において顕
著にあられれるのでこの場合の電位差ＶＢＥは、ソース
領域５及び５′の直下にあるベース領域内の抵抗ＲＢ、
すなわち直下の距離ｄｉ （第１図参照〕に比例する。
急激に変化する。すなわぢ接合容量内の電荷の急激な変
化をもたらし変位電流が高抵抗のベース領域４の中に発
生する。（ｉ＝ｄｑ／ｄｔ）。この電流が流れると寄生
トランジスタのソース領域５及び５′（エミッタクとベ
ース領域４（ベース）との間に電位差ＶＢお（エミッタ
接合の場所の関数〕があられれる。この電位差Ｖ１１゜
が０．６ ［Ｖ：］以上に・ なるとこの寄生トラ
ンジスター、オン状態となり耐圧はＢ ’Ｖ Ｃ８０モ
ードからＢ’ＶＣＥＯモードとなり、寄生トランジスタ
の酬電圧値は低下し、ホットスポットを生じ破壊するに
至る。前記耐゛覗圧値の低下はトランジスタ作用の大き
い（β値の大きい）チャネル部ノース領域４において顕
著にあられれるのでこの場合の電位差ＶＢＥは、ソース
領域５及び５′の直下にあるベース領域内の抵抗ＲＢ、
すなわち直下の距離ｄｉ （第１図参照〕に比例する。
寄生トランジスタがオン動作をしないためには該抵抗Ｒ
１３すなわち距離ｄｌを小さくする必要がある。距離ｄ
１は第１図および第２図に示す通りソース領域５及び５
′直下のベース領域内の距離である。従来のＤ−ＭＯＳ
ＦＥＴの構造は第１図に示す通り多結晶Ｓｉ膜よりな
るゲート電極７とＡＩ等のノース配線導電電極９との絶
縁のため、層間絶縁膜８が設けられ、さらにソース領域
とノースＡ１電極９とｆ：接続づ゛るため第２図の平面
図に示すようにソースコンタクト領域１０周辺はノース
領域５′となり、中心部のみからベース領域６′ヲ取り
出している。このような構造の／ζめソース領域は長く
々す、第２図斜線の領域がノース領域として必要であり
距離ｄ１は短くできなかった。
１３すなわち距離ｄｌを小さくする必要がある。距離ｄ
１は第１図および第２図に示す通りソース領域５及び５
′直下のベース領域内の距離である。従来のＤ−ＭＯＳ
ＦＥＴの構造は第１図に示す通り多結晶Ｓｉ膜よりな
るゲート電極７とＡＩ等のノース配線導電電極９との絶
縁のため、層間絶縁膜８が設けられ、さらにソース領域
とノースＡ１電極９とｆ：接続づ゛るため第２図の平面
図に示すようにソースコンタクト領域１０周辺はノース
領域５′となり、中心部のみからベース領域６′ヲ取り
出している。このような構造の／ζめソース領域は長く
々す、第２図斜線の領域がノース領域として必要であり
距離ｄ１は短くできなかった。
本発明においては特許請求の範囲に記載Ｌ−たようにソ
ースコンククト開孔領域の周辺のソース領域を極力減ら
し、一部のノース領域のみを残し、大部分ヲヘース領域
とすることによってベース領域内の前記距離ｄ、を短く
し抵抗Ｒ９の値を大幅に減少することができた。
ースコンククト開孔領域の周辺のソース領域を極力減ら
し、一部のノース領域のみを残し、大部分ヲヘース領域
とすることによってベース領域内の前記距離ｄ、を短く
し抵抗Ｒ９の値を大幅に減少することができた。
実施例の一つを第５図及び第６図に示す。第６図はソー
スコンタクト開孔領域附近の平面図（ＡＩ電極を取り除
いた状態）であり第５図は第６図のＶｌ −Ｖｌ’線断
面図である。該図で第１図及び第２図のね号と同一符号
のものは第１図と同一部分をあられず。その構成は高濃
度Ｎ形シリコン基板１のトレインＴｔ４ｉ！ｙｆ、Ｎ形
のエピタキンヤル成長させたトレイン領域２と、この領
域へ順次拡散により形成させたピ形ベース領域６と、チ
ャネルとなるＰ形ベース領域４と、Ｎ形ソース領域５及
び５′と、ゲート酸化膜６と、ゲート電極となる多結晶
８１層７と、層間絶縁膜８と、ソースコンタクト開孔領
域１００周辺の大部分を占めるｒベース領域６′と一部
のソース領域５′とを接続するＡｔ電極９とがらなって
いる。第５ ］）スｊの実施例ｆｄノースコンタクｉ・
領域１０内にノース領域５′を／／＋／／字に残したも
のである。この製造方法（ｄ第６図に示す従来の１）
−ＭＯＳ ＦＥＴの製造方法と次の点が相違する以／１
１は同一である。すなわち第８図ａ：本発明による製造
方法の実施例を示すものであり、同図の［有］、 （ｅ
） 。
スコンタクト開孔領域附近の平面図（ＡＩ電極を取り除
いた状態）であり第５図は第６図のＶｌ −Ｖｌ’線断
面図である。該図で第１図及び第２図のね号と同一符号
のものは第１図と同一部分をあられず。その構成は高濃
度Ｎ形シリコン基板１のトレインＴｔ４ｉ！ｙｆ、Ｎ形
のエピタキンヤル成長させたトレイン領域２と、この領
域へ順次拡散により形成させたピ形ベース領域６と、チ
ャネルとなるＰ形ベース領域４と、Ｎ形ソース領域５及
び５′と、ゲート酸化膜６と、ゲート電極となる多結晶
８１層７と、層間絶縁膜８と、ソースコンタクト開孔領
域１００周辺の大部分を占めるｒベース領域６′と一部
のソース領域５′とを接続するＡｔ電極９とがらなって
いる。第５ ］）スｊの実施例ｆｄノースコンタクｉ・
領域１０内にノース領域５′を／／＋／／字に残したも
のである。この製造方法（ｄ第６図に示す従来の１）
−ＭＯＳ ＦＥＴの製造方法と次の点が相違する以／１
１は同一である。すなわち第８図ａ：本発明による製造
方法の実施例を示すものであり、同図の［有］、 （ｅ
） 。
（ｆ）各図は、それぞれ平面図（’に；） 、 （ｅ’
） 、 （ｆ’）の１３−Ｂ’線、Ｅ −Ｅ’線、Ｆ
−Ｆ″線で切断したときの断面図である。従来の製造方
法を示す第６図（ｄより同図（ｅ）に至る工程で、５１
０２膜１４の周囲の多結晶Ｓｉ膜７とゲート絶縁膜６と
を取り除いて開孔部１５を形成するとき、開孔部１５の
パターン金第８図（ｅ）。
） 、 （ｆ’）の１３−Ｂ’線、Ｅ −Ｅ’線、Ｆ
−Ｆ″線で切断したときの断面図である。従来の製造方
法を示す第６図（ｄより同図（ｅ）に至る工程で、５１
０２膜１４の周囲の多結晶Ｓｉ膜７とゲート絶縁膜６と
を取り除いて開孔部１５を形成するとき、開孔部１５の
パターン金第８図（ｅ）。
（ｅつに示すパクーノとするほかは第６図Ｕこ示ず従来
の製造方法と同一で前記の通りである。、第７図の実施
例はノース領域５′を Ｘ 字に残し／こもので製造方
法は第６図と同じである。
の製造方法と同一で前記の通りである。、第７図の実施
例はノース領域５′を Ｘ 字に残し／こもので製造方
法は第６図と同じである。
従来の方法による第１図のソース領域的下圧Ｒ（ｒｄ＋
と本発明による実施例第５図の該距肉１＃ｄ２を比較す
ると本発明では開孔領域周辺の）−ス領域５′の大部分
を取抄除いであるため明らかにｄ２を短くすることがで
き、該距離ｄ２に比例するベース内部抵抗Ｒ５の値も減
少する。Ｄ−Ｍ、０６ＦＥＴのスイッチオフ動作時の逆
起電力によりベース領域に変位電流が流れ、寄生トラン
ジスタのノース領域５とベース領域４との間にはＲＢに
比例した電位差ｖ１１゜があられれるがＲ１＋を小さく
することにより従来例よりも大幅にＶ＋＋□、を小さく
でき、寄生トランジスタはオンしに＜＜、寄生トランジ
スタによる耐圧低下のない破壊に強いＤ−ＭＯＳ Ｌ”
ＥＴを提供することができる。
と本発明による実施例第５図の該距肉１＃ｄ２を比較す
ると本発明では開孔領域周辺の）−ス領域５′の大部分
を取抄除いであるため明らかにｄ２を短くすることがで
き、該距離ｄ２に比例するベース内部抵抗Ｒ５の値も減
少する。Ｄ−Ｍ、０６ＦＥＴのスイッチオフ動作時の逆
起電力によりベース領域に変位電流が流れ、寄生トラン
ジスタのノース領域５とベース領域４との間にはＲＢに
比例した電位差ｖ１１゜があられれるがＲ１＋を小さく
することにより従来例よりも大幅にＶ＋＋□、を小さく
でき、寄生トランジスタはオンしに＜＜、寄生トランジ
スタによる耐圧低下のない破壊に強いＤ−ＭＯＳ Ｌ”
ＥＴを提供することができる。
第１図は従来の二重拡散形ＭＯ８ＦＥＴの■−ｍ’切断
線（第２図参照〕による断面図の一例、第２図は第１図
のＦＥＴのソースコンタクト開孔領域附近の平面図、第
６図は第１図のＦＥＴを製造するための従来の方法を示
し、第６図（ａ）〜（ｆ）は断面図で同図（ｋｌ）／）
、 （ｅ’） 、 （ｆ’）は同図（ｋｊ 、 （ｅ
） 、 （ｆ）のそれぞれの平面図である。第４図は寄
生トランジスタを考慮したときのＦＥＴの等節回路、第
５図は本発明の実施例の二重拡散形ＭＯ８ＦＥＴのＶｌ
−Ｖｌ’切断線（第６図参照〕による断面図、第６図
は第５図のＦＥＴのノースコンタクト開孔領域附近の平
面図、第７図は本発明の他の実施例の平面図、第８図は
本発明による第５図のＦＥＴの製造方法を示し、同図（
ａ） 〜（ｆ）は断面図で同図（ｂ’つ、 （ｅ’）
、 （ｆ’）は同図う）。 （ｅ） 、 （ｆ）のそれぞれの平面図である。 ２・・・ドレイン領域、４・ベース領域、５・・・ノー
ス領域、６′・・・ノースＡｌ電極と接続するベース領
域、５′・・・ノースＡｌ電極と接続するノース領域、
６・・ゲート絶縁膜、７・・・多結晶Ｓｉ膜のゲ−１・
電極、８・一層間絶Ｒ膜、９・・ソースＡ１電極、１０
・・ノースコンタクト開孔領域。 特許出願人 東京芝浦電気株式会社 第 ８ ｂ ｊ １、事デーの表示 昭和５８年特許願第１０４９３
０号２、発明の名称 二重拡散形絶縁ゲート電界効
果トランジスタ３、補正をり−る者 事件との関係 特許出願人 神奈川県用崎市幸区堀用町７２番地 （３０７） 東京芝浦電気株式会社 代表者 ντ 波 正 −（発送］」 昭
和５８年９月２７日） ６、補正の対象 明細書の１−発明の詳細な説
明の欄」及び１図面の簡単な説明の欄」、並びに図面′
、補正の内容 ：１）［明細書の発明の詳１１［な説明の欄］明細μｍ
第３頁ｆｆｉ ８ ヘ９行Ｕ） ｌＰｆＭ（図（ｂ ）
及び（ｂ’）Ｊを「第３図（ｂ）及び（ｑ）ｊと、 同第３頁下から第２〜１ ｔＵの１第３図（Ｃ）及び（
ｅ′）」を「第３図（ｅ）及び（ＩＩ）ｊと、 同第１０頁第７行の１平面図（＋１’）。 （ｅ’ ＞、（ｒ’ ）Ｊを「平面図（す）。 （ｈ）、（ｉ）ｊと、 同第１０頁第１２〜１３行の１第８図（Ｃ）。 （ｅ’）Ｊを「第８図（ｅ）、（ｂ）ｊど、同第１０頁
第１６行の１−第６図」をＩ”第８図」とそれぞれ補正
覆る。 （２）［明細書の図面のｆａｉｌ単な説明の欄］明細出
第１１真下から第３ ？’Ｊの１同図（ｂ’）、（ｅ’
）、（Ｍ ）は」を「同図（ｑ）。 （ＩＩ）、（ｉ）は」と、 同第１２頁第６行の「同図（＋１’ ）、（ｅ’ ）
、（Ｍ）は」を「同図（ｇ）、（ｈ）。 （ｉ）は」とそれぞれ補正する。 く３） 図面 別紙の通り （第３図及び第８図の分区番号の補正）第３図 、１２ １ら ］５ ５ １４
線（第２図参照〕による断面図の一例、第２図は第１図
のＦＥＴのソースコンタクト開孔領域附近の平面図、第
６図は第１図のＦＥＴを製造するための従来の方法を示
し、第６図（ａ）〜（ｆ）は断面図で同図（ｋｌ）／）
、 （ｅ’） 、 （ｆ’）は同図（ｋｊ 、 （ｅ
） 、 （ｆ）のそれぞれの平面図である。第４図は寄
生トランジスタを考慮したときのＦＥＴの等節回路、第
５図は本発明の実施例の二重拡散形ＭＯ８ＦＥＴのＶｌ
−Ｖｌ’切断線（第６図参照〕による断面図、第６図
は第５図のＦＥＴのノースコンタクト開孔領域附近の平
面図、第７図は本発明の他の実施例の平面図、第８図は
本発明による第５図のＦＥＴの製造方法を示し、同図（
ａ） 〜（ｆ）は断面図で同図（ｂ’つ、 （ｅ’）
、 （ｆ’）は同図う）。 （ｅ） 、 （ｆ）のそれぞれの平面図である。 ２・・・ドレイン領域、４・ベース領域、５・・・ノー
ス領域、６′・・・ノースＡｌ電極と接続するベース領
域、５′・・・ノースＡｌ電極と接続するノース領域、
６・・ゲート絶縁膜、７・・・多結晶Ｓｉ膜のゲ−１・
電極、８・一層間絶Ｒ膜、９・・ソースＡ１電極、１０
・・ノースコンタクト開孔領域。 特許出願人 東京芝浦電気株式会社 第 ８ ｂ ｊ １、事デーの表示 昭和５８年特許願第１０４９３
０号２、発明の名称 二重拡散形絶縁ゲート電界効
果トランジスタ３、補正をり−る者 事件との関係 特許出願人 神奈川県用崎市幸区堀用町７２番地 （３０７） 東京芝浦電気株式会社 代表者 ντ 波 正 −（発送］」 昭
和５８年９月２７日） ６、補正の対象 明細書の１−発明の詳細な説
明の欄」及び１図面の簡単な説明の欄」、並びに図面′
、補正の内容 ：１）［明細書の発明の詳１１［な説明の欄］明細μｍ
第３頁ｆｆｉ ８ ヘ９行Ｕ） ｌＰｆＭ（図（ｂ ）
及び（ｂ’）Ｊを「第３図（ｂ）及び（ｑ）ｊと、 同第３頁下から第２〜１ ｔＵの１第３図（Ｃ）及び（
ｅ′）」を「第３図（ｅ）及び（ＩＩ）ｊと、 同第１０頁第７行の１平面図（＋１’）。 （ｅ’ ＞、（ｒ’ ）Ｊを「平面図（す）。 （ｈ）、（ｉ）ｊと、 同第１０頁第１２〜１３行の１第８図（Ｃ）。 （ｅ’）Ｊを「第８図（ｅ）、（ｂ）ｊど、同第１０頁
第１６行の１−第６図」をＩ”第８図」とそれぞれ補正
覆る。 （２）［明細書の図面のｆａｉｌ単な説明の欄］明細出
第１１真下から第３ ？’Ｊの１同図（ｂ’）、（ｅ’
）、（Ｍ ）は」を「同図（ｑ）。 （ＩＩ）、（ｉ）は」と、 同第１２頁第６行の「同図（＋１’ ）、（ｅ’ ）
、（Ｍ）は」を「同図（ｇ）、（ｈ）。 （ｉ）は」とそれぞれ補正する。 く３） 図面 別紙の通り （第３図及び第８図の分区番号の補正）第３図 、１２ １ら ］５ ５ １４
Claims (1)
- １ ノースコンタクト開化領域の周辺の一部おにび所望
により内域の一部をソース領域と（ハ開孔領域周辺の大
部分をベース領域とするととｆ：特徴とする二重拡散形
絶縁ゲート電界効果トランジスタ、。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104930A JPS59231860A (ja) | 1983-06-14 | 1983-06-14 | 二重拡散形絶縁ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58104930A JPS59231860A (ja) | 1983-06-14 | 1983-06-14 | 二重拡散形絶縁ゲ−ト電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231860A true JPS59231860A (ja) | 1984-12-26 |
Family
ID=14393810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58104930A Pending JPS59231860A (ja) | 1983-06-14 | 1983-06-14 | 二重拡散形絶縁ゲ−ト電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59231860A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61164263A (ja) * | 1985-01-17 | 1986-07-24 | Toshiba Corp | 導電変調型ｍｏｓｆｅｔ |
| JPS61196578A (ja) * | 1985-02-25 | 1986-08-30 | ゼネラル・エレクトリック・カンパニイ | 絶縁ゲート電界効果トランジスタ装置 |
| EP0217266A2 (en) * | 1985-09-30 | 1987-04-08 | General Electric Company | Insulated gate device |
| JPS62282465A (ja) * | 1986-03-05 | 1987-12-08 | イクシス・コーポレーション | モノリシツク半導体デバイスおよびその製造方法 |
| US4883767A (en) * | 1986-12-05 | 1989-11-28 | General Electric Company | Method of fabricating self aligned semiconductor devices |
| US4902636A (en) * | 1988-01-18 | 1990-02-20 | Matsushita Electric Works, Ltd. | Method for manufacturing a depletion type double-diffused metal-oxide semiconductor field effect transistor device |
| US4970173A (en) * | 1989-07-03 | 1990-11-13 | Motorola, Inc. | Method of making high voltage vertical field effect transistor with improved safe operating area |
| JPH0411780A (ja) * | 1990-04-30 | 1992-01-16 | Nippondenso Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| EP0538004A2 (en) * | 1991-10-14 | 1993-04-21 | Mitsubishi Denki Kabushiki Kaisha | Field effect semiconductor device and method of fabricating same |
| US6492663B1 (en) | 1999-05-20 | 2002-12-10 | Richard A. Blanchard | Universal source geometry for MOS-gated power devices |
| JP2006294853A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 電界効果トランジスタ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109376A (en) * | 1980-08-18 | 1982-07-07 | Int Rectifier Corp | High power mosfet |
-
1983
- 1983-06-14 JP JP58104930A patent/JPS59231860A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57109376A (en) * | 1980-08-18 | 1982-07-07 | Int Rectifier Corp | High power mosfet |
Cited By (13)
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|---|---|---|---|---|
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| US5055895A (en) * | 1988-01-18 | 1991-10-08 | Matsushuta Electric Works, Ltd. | Double-diffused metal-oxide semiconductor field effect transistor device |
| US4902636A (en) * | 1988-01-18 | 1990-02-20 | Matsushita Electric Works, Ltd. | Method for manufacturing a depletion type double-diffused metal-oxide semiconductor field effect transistor device |
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| US6492663B1 (en) | 1999-05-20 | 2002-12-10 | Richard A. Blanchard | Universal source geometry for MOS-gated power devices |
| US6730963B2 (en) | 1999-05-20 | 2004-05-04 | Jbcr Innovations, Llp | Minimum sized cellular MOS-gated device geometry |
| JP2006294853A (ja) * | 2005-04-11 | 2006-10-26 | Nec Electronics Corp | 電界効果トランジスタ |
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