JPS62282465A - モノリシツク半導体デバイスおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 本発明は一般に半導体デバイスおよびその製造方法に関
し、さらに詳しく述べれば、ＭＯＳトランジスタおよび
導電率変調デバイスのような絶縁ゲート・デバイスに関
するものである。

メタル・オキサイド半導体（ＭＯＳ）　　トランジスタ
および同様な絶縁ゲート・モノポーラ・デバイスは、エ
ンハンスメント・モードまたはディプレッション・モー
ドのデバイスとして分類することができる。ディプレッ
ション・モードのデバイスは元来、パラスティック・バ
イポーラ・トランジスタを構成する１対のＰ／Ｎ接合を
含んでいる。大部分の応用で、パラスティック・トラン
ジスタがモノポーラ・デバイスの作動中にターン・オン
しないことが大切であり、さもなければデバイスのスイ
ッチング速度が低下される。

最近開発された絶縁ゲート導電率変調デバイスも、ター
ン・オンされないようにしなければならない固有のパラ
スティック・バイポーラ・トランジスタを持っている。

これらのデバイスは、非パラステックφバイポーラ・ト
ランジスタにベース・ドライブを供給するＭＯＳトラン
ジスタを含む、パラステック・トランジスタがターン・
オンされる場合、１次バイポーラ・デバイスはオン状態
にラッチされるようになり、これは大部分の応用でデバ
イスの破壊を招く。

パラスティック・トランジスタがターン・オンされ・る
ようになる公算を最小にする試みがなされてきた。代表
的なものとして、Ｍｏｓデバイスのソース電極はデバイ
スのボデー領域にソースを短絡する。これはデバイスの
表面でパラスティック・トランジスタのベースとエミッ
タとを効果的に短絡する。しかし、デバイスのボデーに
は直列抵抗があるので、ベースおよびエミッタの他の部
分は短絡されず、むしろ２つの素子をブリッジする比較
的高いインピーダンスを持つ。ブリッジ・インピーダン
スの実効抵抗を減少されるために強（ドープ処理された
領域が追加されることがある。しかし、強くドープ処理
された領域は、デバイスのブレークダウン電圧に悪影響
を及ぼさずにボデーのチャネル領域の近くに置くことは
できない。したがって、ある作動条件の下でパラスティ
ック・トランジスタをターン・オンさせる重大に高い抵
抗が残る。

本発明は在来の絶縁ゲート半導体デバイスの上記制限を
克服している。パラスティック・トランジスタのエミッ
タ／ベース間の実効抵抗は、ブレークダウン電圧性能を
低下させずに事実上減少される。さらに、バラスト電圧
がデバイス内に作られ、これはパラスティック・トラン
ジスタをターン・オンさせようとする電圧を打消す。さ
らに、デバイスの寸法は在来のデバイスの寸法よりも著
しく小さいので、ウェーハ当りの生産歩留りが向上する
。本発明の上記および他の利点は図面と共に下記説明を
読めば、当業者にとって明らかになると思う。

横方向および縦方向ＭＯ９トランジスタ、絶縁ゲート導
電率変調デバイスなどのようないろいろな応用に用いる
モノリシック半導体デバイスが開示されている。デバイ
スを組み立てる方法も開示されている。

デバイスには、全体として平行な第１および第２主表面
を持つ、シリコンであることが望ましい、半導体ボデー
が含まれている。第１領域は第１導電率形のボデーに配
置され、第１領域にはいずれも半導体ボデーの第１面に
接するチャネル部分と隔離された中間部分とが含まれて
いる。チャネル部分は第１領域の周囲に完全にわたるこ
とが望ましい。

第１導電率形と対向する第２導電率形の第２領域がボデ
ーに配置されている。第２領域は第１領域と境を接し、
第１領域の中間部分とチャネルとの間に置かれるかつボ
デーの第１表面に接する周囲部分を含んでいる。第２領
域はさらに、これも第１表面に接する接触部分を含み、
中間部分は周囲部分との間に置かれる。

絶縁層は第１表面のチャネル部分の上に置かれ、第１電
極はチャネル部分の上の層に置かれる。電極はデバイス
のゲート電極として働く。第１オーム接触は接触部分の
上に作られる。オーム接触は普通、ソース電極として働
く電極を含む。

第２導電率形の第３領域も半導体ボデーに作られること
が望ましく、これは第１領域と境を接しかつ周囲部分と
対向するチャネル部分に隣接するドリト部分を含む。横
方向ＭＯＳトランジスタを組み立てる場合は、第３領域
のドリフト部分によってチャネル部分から分離された、
半導体ボデーの第１主表面の第３領域に第２オーム接触
が作られる。第２オーム接触は普通、ドレイン電極とし
て働く電極を含む。縦方向ＭＯＳトランジスタを所望す
る場合は、第２オーム接触はボデーの第２主表面の第３
領域に作られる。

絶縁ゲート導電率変調デバイスは、ボデーの第３領域と
第２主表面との中間に、第１導電率形の第４領域を追加
することによって作られる。オーム接触はそのとき、第
２主表面ゐ第４領域に作られる。

いま図面から、第１図は全体として数字２０で表わされ
る在来のＮチャネルＭＯＳトランジスタ（ＭＯＳＦＥＴ
）の概略図を示す（現寸を拡大したものではない）。図
示されたＭＯＳＦＥＴは、電力用に特に適した二重拡散
形Ｎチャネル縦方向エンハンスメント・モードの）ＩＯ
３ＰＥＴである。

単一パワー・トランジスタは普通、大電流能力を持つト
ランジスタを作るために並列に結合される数百ないし数
十個の低電流セルを含む。各セルは、ゲート電極３４に
よって囲まれたソース・メタライゼーション３６の形を
したソース電極を含む。

すべてのセルは、縦形ＭＯＳデバイスの場合に、ダイの
底に作られる共通ドレイン電極３８に結合されている。

単一セルは低電流ＭＯ３ＦＥＴとして単独で作動するこ
とができる。第１図は約１細手のセル４６を示している
。

ＭＯＳＦＥＴは、強くドープ処理されたＮ＋であるシリ
コン・ウェーハから組み立てられる。軽くドープ処理さ
れたＮ−エピタキシャル層２４はＮ子基板の上に作られ
る。薄い酸化物層か作られ、その上に窒化シリコン層が
付着されてアクチブ区域を形成するようなパターンに作
られている。次に、ゲート酸化物が作られ、その上にポ
リシリコン３４が付着されてＰ型くぼみを形成するよう
な１．パターンに作られている。次に、マスクとしてポ
リシリコンを使用すると、イオン注による浅くて軽いＰ
ドーピングが付着され、続いて重くて比較的深いＰ十注
入が行われる。つぎに単一拡散段階が実行されて、領域
２８および２６がそれぞれ作られる。各セルと組み合わ
される中央開口を持つ酸化物層３２は、Ｐ拡散２８用の
拡散マスクとして働く。第１図に示される通り、拡散２
８は酸化物およびポリシリコン層の下を横に移動して、
セルの周囲にわたる短いチャネル部分２８ａを作る。

拡散２８は酸化物マスクを利用するＮ十拡散３０を伴う
。拡散３０も酸化物およびポリシリコン層の下を横にわ
たるが、拡散２８よりも程度が少ない。チャネル部分２
８ａは、Ｎ中領域３０とエピタキシャルＮ一層２４との
中間で、酸化物層３２の下に作られる。つ工−ハの上部
表面に接するＮ中領域３０は、セルのソース領域を構成
する。Ｐ十領域２８のセグメントはＮ中領域３０を通っ
て上に出て、セルのボデ一部分用の接触区域を作る。ソ
ース・メタライゼーション３６は、共通ソース電極を作
るように各セルのＮ＋ソース領域３０およびＰ＋ボデー
領域の露出部分のうえに作られる。メタライゼーション
層と組み合わされた′強くドープ処理されたシリコンは
、オーム（事実上非整流の）接触を構成する。

ポリシリコンはゲート３４として働き、チャネル部分２
８ａの上に置かれかつ酸化物層３２によってチャネル部
分から絶縁されている。ゲート電極３４は、デバイスの
すべてのセル４６の共通ゲート電極を構成するように、
デバイスの表面上にわたっている。

メタライゼーション層３８はダイの後部に作られて、デ
バイスの各セル４６に共通なドレイン電極を構成する。

正電位がソース電極３Ｂに関してゲート電極３４に加え
られると、ボデー領域２８にある電子はゲート電極に吸
引される。周知の通り、余分な電子によって、ゲート電
極のすぐ下のチャネル部分２８ａはＰ形導電率からＮ形
導電率に反転され、それによってソースとドレインとの
間に電気通路が作られる。ゲート電位が取り除かれると
、反転層は消えて部分２８ａはもはや導電しない。

第１図のデバイスおよび同様な短チヤネルＭＯＳデバイ
スは、ＭＯＳデバイスと並列になっているパラスティッ
ク・バイポーラ・トランジスタで悩まされる。図示され
ているＮチャネルＭＯＳデバイスの場合は、パラスティ
ック・トランジスタはＮＰＮトランジス・夕である。ソ
ース領域３０はトランジスタのエミッタを構成し、領域
２８／　２８および２２／　２４はそれぞれトランジス
タのベースならびにコレクタを構成する。ＭＯＳデバイ
スがＰチャネルであるならば、パラスティック・トラン
ジスタはＰＮＰ形である。

第２図は、ＮチャネルＭＯＳトランジスタ５Ｂと組み合
わされるバラスティックＮＰＮバイポーラ・トランジス
タＢＯとの間の関係を概略的に示す。２個のそれぞれの
デバイスのドレインおよびコレクタは、ソースおよびエ
ミッタのように有効に短絡される。バイポーラ・トラン
ジスタのベース（ＭＯＳボデー）は、抵抗器Ｒ１によっ
て表わされる実効抵抗を通してエミッタ（ＭＯＳソース
）に接続されている。

抵抗器Ｒ１を通る電流がトランジスタ６０のエミッタ／
ベース接合を順バイアスするだけ大きい場合（約０．７
ボルト）、トランジスタ６０はターン・オンされる。こ
れが起こるのは、ボデー領域２６／２８の接合キャパシ
タンスに対する有効ドレイン領域２４を介して抵抗器Ｒ
１に結合される電流のためである。ＭＯＳトランジスタ
５６が導通している間にパラスティック・トランジスタ
６０がターン・オンされる場合は、バイポーラ・デバイ
スの比較的低速のターン・オフ時間はＭＯＳデバイスの
作動を重大に低下させる。後で説明する通り、ある例で
は、パラスティック・トランジスタがターン・オンされ
る場合にＭＯＳデバイスが破壊されることがある。

パラスティック・トランジスタのターン・オンの公算を
減少させる在来の方法は、抵抗器Ｒ１の値を減少させる
ことである。第１図に見られる通り、ＭＯＳ　トランジ
スタのソース領域３ｏおよびボデー領域２６はメタライ
ゼーション３Ｂによって短絡される。この方法はかかる
パワー〇ＯＳデバイスにほとんど全般的に使用されてい
る。さらに、強くドープ処理されたＰ中領域２６はＲ１
を減少させる傾向を持っている。それにもかかわらず、
メタライゼーション短絡および強くドープ処理された領
域２８はいずれも、チャネルが導かれるチャネル部分２
８ａからかなりの距離に配置されている。したがって、
表面短絡または強くドープ処理された領域２Ｇのどちら
によっても完全に除去することがてきないボデー領域２
８の十分な直列抵抗が存在する。

在来のパワーＭＯＳトランジスタのもう１つの不利な点
は、個々のセルが比較的大きな面積を占めることである
。周知の通り、半導体組立て工程における最小特徴寸法
は、最悪の場合の処理およびマスク整合の許容誤差を覚
悟しなければならない。

例として、代表時な工程の設計規則は最小許容寸法４ミ
クロン（４Ｘ１０６メートル）となっている。

再び第１図から、領域２６を構成するＰ十拡散開口の幅
は文字Ｘで表わされている。この最小距離は、メタライ
ゼーション３６とボデー領域２６との間の接続を保証す
るために要求される。またＮ＋＋ソース域３０がソース
・メタライゼーション３６と接触するのを保証するため
に、領域は文字Ｙで表わされる酸化物層３２の縁から最
小距離にわたらなければならない。また、ソース・メタ
ライゼーション３Ｂがポリシリコン・ゲート３４にも接
触しないことを保証するために、２個の素子は文字Ｚで
表わされる最小距離だけ分離されなければならない。最
後、１個のセル４Ｂの領域２４にあるディプレッション
帯が隣りのセル４６のディプレッション帯に達しないこ
とを保証するために、セルは文字りで表わされる距離だ
け隔離されなければならないが、この距離は各セルにお
けるポリシリコンゲート３４の縁間の距離である。

第３図および第４図は、２つの在来、形ＭＯＳセル設計
のセル・レイアウトを示す。第３図の設計は六角形のセ
ル構造を利用している。内部セグメント５０はＰ＋ボデ
ー拡散窓に対応し、はばＸを有する。

中間セグメント５２はＮ＋ソース領領土上メタライゼー
ションの重複を示し、幅Ｙを有する。外部セグメント５
４はポリシリコン・ゲート電極とソース・メタライゼー
ションとの間隔Ｚを示す。図示のとおり、セル間隔は隣
接セル間のポリシリ出ン３４の幅りである。

セル幅は合計距離Ｘ＋２Ｙ＋２７に等しいことが分かる
。適用できる設計規則が４ミクロンであるとすれば、合
計セル幅は２０ミクロンである。隣接セル間の寸法りは
普通２６ミクロンであるので、セルのピッチは４６ミク
ロンである。第４図のセルのピッチも同じ設計原則では
４６ミクロンである。かくて、在来形ＭＯ３設計はかな
りの量のウェーハ面積を必要とすることが分かる。

在来形ＨＯ３設計の短所を若干詳しく説明したが、これ
から本発明およびその利点について説明する。

再び図面から、第８図は本発明の実施例の斜視断面図で
ある（現寸を拡大したものではない）。

第８図の実施例は、低電流ＭＯＳトランジスタとして単
独でまたは高電流ＭＯＳトランジスタを構成する他のセ
ルと共に作動するＮチャネル二重拡散縦形ＭＯＳセルで
ある。本発明はＰチャネル・デバイス、横形デバイス、
絶縁ゲート導電率変調（ＩＧＣＭ）デバイスなどを含む
他の形式のＭＯＳデバイスに等しく適用できることは、
当業者にとって明白になると思う。

第８図の実施例を構成するいろいろな拡散の形状をより
良く説明するために、ソースおよびドレイン・メタライ
ゼーションは示されず、またゲート電極やいろいろな酸
化物層も示されていない。

いろいろな拡散を構成する一般段階は在来形ＭＯＳデバ
イスに利用したものに似ているが、拡散の形状は全く異
なる。

前述の在来形ＭＯＳデバイスの場合のように、第８図の
デバイスの組立てはＮ＋ドーピングのシリコン基板２２
で始まる。Ｎ−材料のエピタキシャル層２４は基板２２
の上に作られ、それに続いてフィールド酸化物を作る酸
化およびアクチブ区域を形成するエツチングが施される
。ポリシリコン７ｏが次に付着されて、Ｐ形くほみを形
成するようにパターン化される。次に、Ｐ／Ｐ＋ドープ
領域６２が領域６ｏの上に作られて、領域６０の周囲に
わたるチャネル部分Ｂ２ａを含むボデー領域を構成する
。領域６２は半導体の表面で全体としてへ角形の形状を
有する。

Ｎ＋＋ソース域６４は次にボデー領域６２に拡散されか
つそれと境を接する。ソース領域６４が作られると、下
にあるＲ１ボデー領域Ｂ２の２つの部分はマスクされる
ので、ト材料の隔離された１対のセグメント６２ｂはボ
デー領域８０からウェーハの上部表面までわたっている
。Ｎ＋＋ソース域の接触部分８４ａは２ｐのＰ＋セグメ
ント６４．ｂの間に置かれ、中間部分と呼ばれることが
ある。

第８図のデバイスの追加の断面図である第１０図、第１
１図および第１２図に見られる通り、酸化物層６８はウ
ェーハの表面にわたっている。ソース・メタライゼーシ
ョン６Ｂの接触開口は、周囲部分と呼ばれることがある
Ｐ＋ボデー領域の２つの部分８２ｂ（第１０図および第
１１図）の上及びＮ＋ソース領域の接触部分６４ａ（第
１２図）の上に作られる。ボデー領域６２およびソース
領域６４はいずれも酸化物層７０をマスクとして利用す
るので横形拡散によってチャネルと部分６２ａは在来形
の第１図のデバイスについて前に説明した方法と同じ方
法で酸化物層７０の下に作られる。

ポリシリコン・ゲート電極７０は、酸化物層６Ｂによっ
てチャネル部分から絶縁された、ボデー領域のチャネル
部分８２ａの上に配置される。ソース・メタライゼーシ
ョン８Ｂおよびポリシリコン７０は、酸化物層６８によ
って相互に絶縁されたダイの上部表面を横切ってわたっ
ている。メタライゼーション６６およびポリシリコン７
０は、パワーＭＯＳトランジスタを含むセルのソースお
よびゲート電極をそれぞれ相互接続する。メタライゼー
ション３８はグイ（？’ｌ１図）つ下側に作られて、パ
ワー・デバイスの各セルに共通なドレイン電極を提供す
る。

第８図から第１２図までに示される新しい構造物は、第
１図に示される在来のＭＯ８構造物に勝るいくつかの面
の改良を提供している。第６図は、パラスティック・ト
ランジスタ６０（第２図）のベース／エミッタ接合と組
合わされる抵抗Ｒ１との相互接続を示す在来の第１図の
構造物の簡潔化された概略図である。

ダイオードＤ１はパラスティック・トランジスタのベー
ス／エミッタ接合を表わす。接続点４４におけるダイオ
ードＤ１のアノードは、第５図に見られる通り、ＭＯ９
Ｏ９構造物＋７ｐボデー領域２８／　２８／２８ａを表
わす。接続点４２におけるダイオードのカソードは、デ
バイスのＮ＋ソース拡散３ｏを表わす。

接続点４０はソース・メタライゼーション３６を表わす
。

パラスティック・トランジスタ６０は、ＤＩが順バイア
スを受けないならばターン・オフに保たれる。第６図に
示される通り、カソード接続点４２がらソース接続点４
０までの第１電流通路、およびアノード接続点４４から
ソース接続点４０までの′！？Ｊ２通路が存在する。接
続点４２と４０との間の通路は！−によって表わされる
電子電流を運び、接続点４４と４０との間の通路は！＋
によって表わされる正孔電流を運ぶ。矢印は在来の電流
方向を示す。

第５図から見られるように、ボデー領域２８／２８ａに
隣接するＮ＋ソース領域３０は、ソース・メタライゼー
ションに直結されている。かくて、第６図の接続点４０
と４２との間の短絡によって表わされる通り、ソース領
域とダイオードＤ！のカソードとの間に極めて微小な抵
抗が存在する。

第５図にも見られる通り、エピタキシャル層２４のドレ
イン・ドリフト領域からＰボデー領域２８／２８ａに注
入される正孔は、Ｐ＋およびＰ領域２８．２８／２８ａ
を通ってソース・メタライゼーション３Ｂに至る・まで
かなりの距離を走行しなければならない。

実効抵抗は接続点４０と４４との間に接続される抵抗器
Ｒ１によって表わされる。

Ｐ十領域２８の存在はＲ１の値を減少させる傾向がある
が、その値は重大さを残し、パラスティック・トランジ
スタがターン・オンされる公算が大である。いま第７図
から、第８図ないし第１２図の等価回路の簡潔化された
概略ｉが示されている。ダイオードＤ１はこの場合もパ
ラスティック・トランジスタのベース／エミッタ接合を
表わす。ダイオードＤ１のアノードにおける接続点８ｏ
は、デバイスのＰチャネル部分８２ａに置かれる。接続
点８゜は抵抗器Ｒ２を通して接続点７８でソース・メタ
ライゼーション６Ｂに結合される。第１０図で最も良く
見られる通り、抵抗Ｒ２はエピタキシャル層２４におい
て、ソース・メタライゼーション６６とチャネル部分６
２ａに隣接するドレイン・ドリフト領域と、の間で、Ｐ
＋およびＰボデー領域６ｏならびにｆ３２／６２ａによ
って構成されている。抵抗Ｒ２を流れる電流が正（正孔
）キャリヤの形をしているのは、その流れがＰ形溝電率
の材料を通るからであり、トによって表わされる。

第７図に図示される通り、接続点８２と７８との間に重
要な直列抵抗ＲＮ＋が置かれている。第６図に示される
ような在来形ＭＯＳデバイスには存在しないこの抵抗は
、チャネル部分８２ａと、ソース・メタライゼーション
６６および接触部分６４ａの間の接合部と、の間のＮ＋
ソース領域Ｓ４に作られている。

抵抗ＲＮ＋を流れる電流は負（電子）キャリヤの形であ
り、Ｉ−によって表わされる。

第８図の線８４および８６は、ソース・メタライゼーシ
ョン６Ｂからチャネル部分０２ａに至る電子の通路（在
来の電流の流れとは反対）を表わす。２個のＰ形周囲部
分６２ｂの存在は線８４によって表わされる有効電流通
路長さを増すとともに、線８Ｂの区域にある２つのＰ部
分の中間の領域に電流を密集させる。

第７図から見られるように、抵抗ＲＮ＋を通る電子の流
れは抵抗Ｒ２の両端の電圧降下に対抗する電圧降下を作
り、かくてダイオードＤ１に逆バイアスを加える傾向が
ありそれによりてパラスティック・トランジスタはター
ン・オフに保たれる。

さらに、抵抗Ｒ２は在来のデバイスのＰ＋（第６図）よ
りかなり小さい。この後者の特徴は引き続き詳しく説明
するが、パラスティック・トランジスタのターン・オン
の公算をも減少させる。

本発明のもう１つの利点は、個々のセルの寸法が在来の
デバイスのそれより事実上手さいことである。第１図お
よび第５図に関して前に説明した通り、在来のデバイス
は、ソース・メタライゼーション３ＢがＮ＋ソース３０
とメタライゼーションとの間の接続を保証するために距
離Ｙだけボデー領域２８を越えてわたることを要求する
。Ｙの長さの重複を要求することは、セルの幅を２倍に
する。

゛本発明は、ソース・メタライゼーションがソースおよ
びボデー領域の両方に接触することを保証するためにＹ
の長さの重複追加を要求しない。第８図に見られる通り
、ソース・メタライゼーション６６は２つのＰ＋ボデー
領域の周囲部分６２ｂに接触するので、中間のＮ十接触
部分Ｂ４ａも接触される。

第１１図および第１２図は、ソース・メタライゼーショ
ン６６がＰ＋ボデー領域６２ｂおよびＮ＋ソース領域８
４ａにそれぞれ接触するのを示す。見られる通り、デバ
イス表面と接触するソース・メタライゼーションの全幅
は、Ｘ　＋　２ＹではなくＸである。ポリシリコン・ゲ
ート７０はソース・メタライゼーション６Ｂか距離Ｚだ
け依然として隔離されているので、全セル幅はＸ　＋　
２２である。

上記は、本発明により数字７２で全体として表わされる
１対のセルを示す第９図に関して詳しく説明することが
できる。領域フ４は酸化物にある２個の隔離されたＰ＋
ボデー領域６２ｂの接触区域を表わす。領域７６は領域
８２ｂの中間のＮ＋ソース接触区域Ｇ４ａを表わす。領
域７７は、各セルを囲むポリシリコン・ゲート７０から
ソース・メタライゼーション６６を分離する酸化物によ
っておおわれたＮ＋ソース６４の区域を表わす。周知の
通り、減少したセル寸法もセル間隔りを減少させ、最小
の抵抗を含む最適の設計が達成される。セル間の最小距
離りが２０ミクロンでありかつ設計規則が４ミクロンで
あるとすれば、セルのピッチは３２ミクロンであり、前
述の在来デバイスの４６ミクロンのビ・ソチに比べて小
さい。

前述の通り、本発明はソース・メタライゼーションとダ
イオードＤＩのアノード（第６図および第７図）との間
のＰボデー領域の実効抵抗をも減少させる。第５図の先
行技術のデバイスと第１１図に示される本発明のデバイ
スとを比較することによって、ソース・メタライゼーシ
ョンがＰ＋ボデーと接触する点間の距離がボデー領域の
チャネル部分に対してほぼ距ｆｉＹだけ接近しているこ
とか分かる。したがって、バラ°スティック尋トランジ
スタのベースおよびエミッタ接合間の抵抗の値（第６図
のＲ１および第７図のＲ２）は減少され、それによって
トランジスタがターン・オンされる公算は減少する。

本発明は第１３図に示されるような横方向ＭＯＳデバイ
スにも等しく適用できる。この構造物はＰおよびＰ＋ボ
デー拡散６２と６０ならびにＮ＋ソース拡散を含んでい
る。ソース拡散はソース接触部分８４ａおよび中間部分
６４ｂを含んている。Ｎ＋ドレイン領域８８は、エピタ
キシャル層２４にあるドレイン・ドリフト領域によって
チャネル部分８２ａから隔離された、デバイスの上部表
面近くに作られる。ドレイン・メタライゼーションはＮ
＋６Ｊｊ域８８の上に置かれて、ドレイン電極９０を構
成する。

Ｎ÷ソース領域にわたるＰ十部分Ｂ２ｂは、前述の通り
、ソース・メタライゼーション６ＢとＰチャネル部分と
の間の電子電流の通路の長さを増す働きをする。したが
って、固有のパラスティック・トランジスタのベース／
エミッタに逆バイアスを加える傾向があるバラスト電圧
が作られる。さらに、デバイスの全寸法は縦方向デバイ
スについて前に示したのと同じ理由で、同等な在来デバ
イスの全寸法より小さい。

第１４図は本発明を利用することができる、絶縁ゲート
導電率変調デバイス（ＩＧｃ：ＨＤ）と普通呼ばれる。

在来の４層デバイスの等価回路を表わす簡潔化された概
略図である。図示のデバイスはＮチャネルＭＯＳトラン
ジスタ６４およびＰＮＰ　トランジスタ９４と大体同等
であり、ＭＯＳデバイスのドレインはトランジスタのベ
ースに、ソースはコレクタに接続されている。ソース／
フレフタ電極はＩＧＣＨＤのカソードとして働き、バイ
ポーラ・トランジスタのエミッタはアノードとして働き
、またＭＯＳゲートはデバイス・ゲートとして働く。Ｉ
ＧＣＨＤは固有のパラスティック・バイポーラ・トラン
ジスタ９２を有し、トランジスタのベースとエミッタと
の間に実効抵抗Ｒ２が結合されている。

正常な作動条件の下では、信号はＩＧＣＨＤのゲートに
加えられ、それによってＭＯＳトランジスタはターン・
オンされる。ＭＯＳトランジスタはトランジスタ９４の
ベース／エミッタ接合に順バイスをかけ、ベース電流用
の電流通路を供給する。かくて、ＩＧＣＨＤを通ってア
ノードからカソードに流れる全電流は、ＭＯＳトランジ
スタ６４のドレイン電流とトランジスタ９４のコレクタ
電流との和であり、コレクタ電流は電流の大部分を含む
。

ゲート信号がＭＯＳトランジスタ９６をターン・オンさ
せると、トランジスタ９４のベース電流は・もはや流れ
ることができないので、トランジスタも遮断状態となり
、それによって全デバイスはターン・オフされる。パラ
スティック・トランジスタ９２がターン・オンされる場
合は、トランジスタ９４のベース電流通路はたとえＭＯ
Ｓトランジスタ９６がオフであっても存在する。デバイ
スはラッチ・アップの状態に保たれ、結局は自己破壊す
る。かくて、パラスティック・トランジスはオフに保た
れることが大切である。

在来の４層ＩＧＣＨＤは在来の二重拡散縦方向Ｎチャネ
ルＭＯＳデバイスに構造が似ているが、ただしＰＮＰ　
トランジスタのエミッタを構成するように特別な導電率
層が作られている。ＭＯＳトランジスタがＰチャネル・
デバイスである場合には、ＮＰＮ　トランジ、スタが作
られる。

第１５図は本発明を組み入れたＩＣＣＨＤのセグメント
の断面図を示す。第１［図と第１５図のデバイスを比べ
ると、ＩＧＣＨＤは第１１図のＮ中層２２の代わりにＰ
十層９８によって作られていることが分かる。カソーー
およびアノード電極はそれぞれメタライゼーション６Ｂ
ならびに　１００によって作られ、ポリシリコン・ゲー
ト７０はゲート電極として働く。デバイスの残部は前述
の縦方向ＭＯＳデバイスと事実上同じである。この新し
い形状はＲ２（第１４図）の値を減少させるとともに、
パラスティック・トランジスタをオフに保たせる傾向の
あるバラスト電圧を供給する働きをする。

かくて、新しい半導体デバイスおよび方法が開示された
。本発明のいくつかの実施例が若干詳しく説明されたが
、言うまでもなく、特許請求の範囲に示された本発明の
主旨および範囲から逸脱せずに当業者によっているいろ
な変形が作られる。

【図面の簡単な説明】

第１図は共通ドレイン電極に接続される縦方向ＭＯＳデ
バイスの個々のセルから成る在来のパワーＭＯ８の断面
側立面図、第２図はパラスティック・バイポーラ・トラ
ンジスタの位置を示す在来の二重拡散ＭＯＳトランジス
タ用の簡潔化された等価回路の概略図、第３図および第
４図はそれぞれ六角形および四角形のセルを示すパワー
ＭＯ８トランジスタの平面図、第５図はソース／ゲート
領域の詳細を示す、在来のＭＯＳトランジスタのセグメ
ントの断面立面図、第６図はしくラスティック・トラン
ジスタのベース／エミッタ接合および関連抵抗を示す在
来のＭＯＳデバイスの簡潔化された等価回路の概略図、
第７図はバラスティック・トランジスタのベース／エミ
ッタ接合および関連抵抗を示す本発明によるＭＯＳデバ
イスの簡潔化された等価回路の概略図、第８図はソース
・メタライゼーション、ゲート電極および関連構造物を
取り除いた本発明を組み込んでいる縦方向ＭＯＳデバイ
スの斜視断面図、第９図は六角形の形をした２個のセル
を示す本発明を組み込んでいるパワーＭＯＳトランジス
タの平面図、第１０図は本発明により第８図の切断線１
０−１０により取られたＭＯＳトランジスタの断面立面
図、第１１図は切断線１１−１１により取られた第８図
のＭＯＳデバイスの断面図、第１２図は切断線１２−１
２より取られた第８図のＭＯＳデバイスの断面図、第１
３図は本発明を組み込んでいる横方向ＭＯＳデバイスの
セグメントの断面立面図、第１４図は絶縁ゲート導電率
変調デバイス用の簡潔化された等価回路の概略図、第１
５図は本発明を組み込んでいる絶縁ゲート導電率変調デ
バイスのセグメントの断面立面図である。 ２２−シリコン基板；２４−エピタキシャル層６０．８
２，６４−領域：６４ａ−接触部分６４ｂ−セグメント 図ｖ１の′Ｔ丁−゛ご：′：丁７：二：更なし）ゴＦＩ
Ｃ，−−５− Ｐ工Ｃユロー Ｐ工Ｃ−臼一 ゴ＝工［ジー−１２− 手続補正歯（放） 昭和６２年　６月２５日 １　事件の表示 昭和６２年特許願第４９８８７号 ２　発明の名称 モノリシック半導体デバイスおよびその製造方法３　・
補正をする者 事件との関係　　　特許出願人 名　称　　イクシス・コーポレーション４代理人

Claims (1)

1. 【特許請求の範囲】 （１）第１主表面を持つ半導体ボデーと、 第１導電率形の前記ボデーに配置された第１領域であり
   、前記第１表面に接するチャネル部分および前記チャネ
   ル部分から隔離されかつ前記第１表面に接する第１中間
   部分を含む前記第１領域と、 前記第１導電率形と対向して、第２導電率形の前記ボデ
   ーに配置された第２領域であり、前記第１領域と境を接
   しかつ前記チャネル部分と前記第１表面に接する前記第
   １中間部分との間の周囲部分、前記第１表面に接しかつ
   前記周囲部分から隔離される接触部分を含み、前記チャ
   ネル部分および前記接触部分は前記第１中間部分の対向
   に配置される前記第２領域と、 前記第１表面の前記チャネル部分に置かれた絶縁層と、 前記チャネル部分の上の前記絶縁層にある第１電極と、 前記接触部分にある第１オーム接触と、を 含むことを特徴とするモノリシック半導体デバイス。 （２）前記第１領域と境を接する前記第２導電率形の前
   記ボデーに配置された第３領域をさらに含み、前記第３
   領域は前記周囲部分と対向する前記チャネル部分に隣接
   するドリフト部分を含む、ことを特徴とする特許請求の
   範囲第１項記載の半導体デバイス。 （３）前記、第３領域に第２オーム接触をさらに含む、
   ことを特徴とする特許請求の範囲第２項記載の半導体デ
   バイス。 （４）前記第３領域は前記第１主表面に接する接触部分
   を含み、前記第２オーム接触は前記第３領域の接触部分
   に配置される、ことを特徴とする特許請求の範囲第３項
   記載の半導体デバイス。 （５）前記半導体ボデーは全体として前記第１主表面に
   平行な第２主表面を含み、また前記第３領域は前記第２
   表面に接する接触部分を含み、前記第２オーム接触は前
   記第３領域の接触部分に配置される、ことを特徴とする
   特許請求の範囲第３項記載の半導体デバイス。 （６）前記第１領域の前記チャネル部分および前記第２
   領域の前記周囲部分はいずれも前記第２領域の前記接触
   部分のまわりにわたり、前記第１領域はさらに前記第１
   中間部分から隔離されかつ前記周囲部分と前記第２領域
   の前記接触部分との間で前記第１表面に接する第２中間
   部分を含む、ことを特徴とする特許請求の範囲第３項記
   載の半導体デバイス。（７）前記第１および第２中間部
   分は前記第２領域の前記接触部分の対向側に配置される
   、ことを特徴とする特許請求の範囲第６項記載の半導体
   デバイス。 （８）前記第１および第２導電率形はそれぞれＰならび
   にＮ形である、ことを特徴とする特許請求の範囲第７項
   記載の半導体デバイス。 （９）前記半導体ボデーは半導体基板と前記第１主表面
   に接する前記基板上のエピタキシャル層とから成り、前
   記第１および第２領域は前記エピタキシャル層に配置さ
   れる、ことを特徴とする特許請求の範囲第８項記載の半
   導体デバイス。 （１０）前記エピタキシャル層はＮ形であることを特徴
   とする特許請求の範囲第９項記載の半導体デバイス。 （１１）前記第１電極はポリシリコンであることを特徴
   とする特許請求の範囲第１０項記載の半導体デバイス。 （１２）前記デバイスはＭＯＳトランジスタとして働き
   、前記第１電極はゲートとして働き、前記第１オーム接
   触はソースとして働く第２電極を含みかつ前記第２オー
   ム接触はドレインとして働く第３電極を含む、ことを特
   徴とする特許請求の範囲第１１項記載の半導体デバイス
   。 （１３）前記半導体デバイスは全体として前記第１主表
   面に平行な第２主表面を有し、また前記半導体デバイス
   は前記第３領域と前記第２主表面との中間の前記ボデー
   に配置された第４領域をさらに含み、前記第４領域は前
   記第１導電率形でありかつ前記第２主表面に接する接触
   部分と前記第４領域の接触部分に配置された第２オーム
   接触とを含む、ことを特徴とする特許請求の範囲第２項
   記載の半導体デバイス。 （１４）前記チャネルおよび周囲部分はいずれも前記第
   ２領域の接触部分のまわりにわたり、前記第１領域は前
   記第１中間部分から隔離されて、前記周囲部分と前記第
   ２領域の接触部分との間で前記第１主表面に接する第２
   中間部分をさらに含む、ことを特徴とする特許請求の範
   囲第１３項記載の半導体デバイス。 （１５）前記デバイスは絶縁ゲート導電率変調デバイス
   として働き、前記第１および第２導電率形はそれぞれＰ
   形ならびにＮ形であり、前記第１電極はゲートとして働
   き、前記第１オーム接触は、カソードとして働き、また
   前記第２オーム接触はアノードとして働く、ことを特徴
   とする特許請求の範囲第１４項記載の半導体デバイス。 （１６）前記第１電極はポリシリコンであることを特徴
   とする特許請求の範囲第１５項記載の半導体デバイス。 （１７）前記第１領域の前記第１および第２中間部分は
   前記第２領域の接触部分の対向側に配置される、ことを
   特徴とする特許請求の範囲第１６項記載の半導体デバイ
   ス。 （１８）全体として平行な第１および第２主表面と、前
   記第１主表面に接する第１導電率形のエピタキシャル層
   とを有する半導体ボデーと、 前記第１導電率形に対向し、前記エピタキシャル層に配
   置される、第２導電率形の第１領域であり、前記第１領
   域の周囲にわたり、かつ前記第１主表面に接するチャネ
   ル部分と、前記チャネル部分から相互に隔離されてから
   前記第１主表面に接する第１および第２中間部分とを含
   む前記第１領域と、 前記第１導電率形でありかつ前記第１領域と境を接する
   第２領域であり、周囲部分と前記第１主表面に接する接
   触部分とを含み、前記周囲部分は前記チャネル部分に隣
   接して配置されかつ前記接触部分は前記第１および第２
   中間部分の間に配置される前記第２領域と、前記第１領
   域と境を接する前記第１導電率形の第３領域であり、前
   記周囲部分に対向する前記チャネル部分に隣接するドリ
   フト部分と接触部分とを含む前記第３領域と、 前記第１主表面の前記チャネル部分の上に置かれる絶縁
   層と、 前記チャネル部分の上に置かれる前記絶縁層の第１電極
   と、 前記第２領域の接触部分にある第１オーム接触と、を含
   むことを特徴とするモノリシック半導体デバイス。 （１９）前記第３領域は前記第１主表面に接する接触部
   分と前記接触部分の第２オーム接触とを含む、ことを特
   徴とする特許請求の範囲第１８項記載の半導体デバイス
   。 （２０）前記デバイスは横方向ＭＯＳトランジスタとし
   て働き、前記第１および第２導電率形はそれぞれＮなら
   びにＰであり、また前記第１電極はゲートとして働き、
   前記オーム接触はソースとして働く第２電極を含み、さ
   らに前記第２オーム接触はドレインとして働く第３電極
   を含む、ことを特徴とする特許請求の範囲第１９項記載
   の半導体デバイス。 （２１）前記第１電極はポリシリコンであることを特徴
   とする特許請求の範囲第２０項記載の半導体デバイス。 （２２）前記第３領域は前記第２主表面に接する接触部
   分と前記接触部分の第２オーム接触とを含む、ことを特
   徴とする特許請求の範囲第１８項記載の半導体デバイス
   。 （２３）前記デバイスは縦方向ＭＯＳトランジスタとし
   て働き、前記第１および第２導電率形はそれぞれＮなら
   びにＰであり、また前記第１電極はゲートとして働き、
   前記第１オーム接触はソースとして働く第２電極を含み
   、さらに前記第２オーム接触はドレインとして働く第３
   電極を含む、ことを特徴とする特許請求の範囲第２２項
   記載の半導体デバイス。 （２４）前記第３領域と前記第２主表面との間に配置さ
   れる前記第２導電率形の第４領域であり、前記第２主表
   面に接する接触部分と前記接触部分の第２オーム接触と
   を含む前記第４領域をさらに含む、ことを特徴とする特
   許請求の範囲第１８項記載の半導体デバイス。 （２５）前記デバイスは絶縁ゲート導電率変調デバイス
   であり、前記第１および第２導電率形はそれぞれＮなら
   びにＰであり、前記第１電極はゲートとして働き、前記
   第１オーム接触はカソードとして働く第２電極を含み、
   また前記第２オーム接触はアノードとして働く第３電極
   を含む、ことを特徴とする特許請求の範囲第２４項記載
   の半導体デバイス。 （２８）モノリシック半導体デバイスを組み立てる方法
   であって、 第１および第２主表面を持つ第１導電率形の半導体ボデ
   ーを供給する段階と、 前記第１導電率形と対向する第２導電率形の前記ボデー
   に第１領域を作る段階であり、前記第１領域は前記第１
   主表面と全体的に一致する表面を持つ前記第１領域を作
   る段階と、前記第１導電率形の第２領域を前記第１主表
   面を通しかつ前記第１領域に一部しかわたらない前記第
   １領域に作る段階であり、前記第２領域は前記第１表面
   に接する前記第１領域にチャネル部分を作るように前記
   第１表面に接するとともに前記第１領域の周囲から隔離
   される周囲部分を含み、また前記第１主表面に接する前
   記第１領域に第１中間部分を作るように前記周囲部分か
   ら隔離されかつ前記第１主表面に接する接触部分を含む
   、前記第２領域を作る段階と、 前記チャネル部分の上の前記第１主表面に絶縁層を作る
   段階と、 前記チャネル部分の上の前記絶縁層にゲート電極を作る
   段階と、 前記第２領域の前記接触部分に第１オーム接触を作る段
   階と、 を含むことを特徴とする方法。 （２７）前記半導体ボデーに第２オーム接触を作る段階
   をさらに含み、前記周囲部分は前記第１主表面で前記接
   触部分を完全に包囲するチャネル部分を作るように前記
   第１領域の前記周囲にわたる、ことを特徴とする特許請
   求の範囲第２６項記載の方法。 （２８）前記第２領域は前記第１主表面に接しかつ前記
   第１中間部分から隔離される前記第１領域の第２中間部
   分を供給するように作られる、ことを特徴とする特許請
   求の範囲第２７項記載の方法。 （２９）前記第１および第２中間部分は前記第２領域の
   接触部分の対向側に配置される、ことを特徴とする特許
   請求の範囲第２８項記載の方法。 （３０）前記ボデーの前記第２オーム接触は前記第１主
   表面に接する。ことを特徴とする特許請求の範囲第２８
   項記載の方法。 （３１）前記ボデーの前記第２オーム接触は前記第２主
   表面に接する。ことを特徴とする特許請求の範囲第２８
   項記載の方法。 （３２）前記第１ボデー領域と前記第２主表面との中間
   に前記第２導電率形の第３領域を作りかつ前記第２主表
   面に接する前記第３領域内の第３オーム接触を作る段階
   をさらに含むことを特徴とする特許請求の範囲第２６項
   記載の方法。