JPS60254658A - 導電変調型ｍｏｓｆｅｔ - Google Patents

導電変調型ｍｏｓｆｅｔ

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JPS60254658A
JPS60254658A JP11024484A JP11024484A JPS60254658A JP S60254658 A JPS60254658 A JP S60254658A JP 11024484 A JP11024484 A JP 11024484A JP 11024484 A JP11024484 A JP 11024484A JP S60254658 A JPS60254658 A JP S60254658A
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mo8fet
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、導電変調型ＭＯ８ＦＥＴに関する。
〔発明の技術的背景どその問題点〕
近年、電力用スイッチング素子どして、ＤＳＡ（Ｄｉｆ
ｆｕｓｉｏｎ　５ｅｌｆ　Ａ１１ｑｎ）法によりソース
およびチャネル領域を形成するパワーＭＯ８ＦＥＴが市
場に現れている。しかしこの素子は１０００Ｖ以上の高
耐圧ではオン抵抗が高くなってしまい、大電流を流すこ
とが難しい。
これに代わる有力な素子として、トレイン領域にソース
とは逆の導電型層を設けることにより高抵抗層に導電変
調を起こさせてオン抵抗を下げるようにした、いわゆる
導電変調型ＭＯ８ＦＥＴが知られている。その基本的な
構造を第１図に示す。
１１はｐ”　−８ｉ基板であって、この上に低不純物濃
度の高抵抗ｎ一層１２が形成され、このｎ一層１２の表
面にＤＳＡ法によりｐベース層１３とｎ４″ソ一ス層１
４が形成されている。即ちｐベース層１３を拡散形成し
た拡散窓をそのままｎ＋ンース層１４の拡散窓の一部と
して用いて二重拡散することにより、ｐベース層１３の
端部に自己整合的にチャネル領域１９を残した状態でｎ
＋ソース層１４が形成される。そして、チャネル領域１
９上にはゲート絶縁膜１５を介してゲート電極１６が形
成され、ソース層１４上にはベース層１３に同時にオー
ミックコンタクトするソース電極１７が形成される。基
板１１の裏面にはドレイン電極１８が形成されている。
この導電変調型ＭＯ３Ｆ　Ｅ　Ｔでは、ソース層１４か
らチャネル領域１９を通ってｎ一層１２に注入される電
子電流に対して、ｐ＋基板１１から正孔注入が起こり、
この結果ｎ一層１２には多量のキャリア蓄積による導電
変調が起こる。ｎ一層１２に注入された正孔電流はｐベ
ース層１３のソース層１４直下を通り、ソース電極１７
へ抜ける。
この構造はサイリスタと似ているがサイリスタ動作はし
ない。ソース電極１７がｐベース層１３とｎ＋ソース層
１４を短絡してサイリスタ動作を阻止しており、グー１
〜・ソース間電圧を零とすれば素子はターンオフする。
またこの構造は従来のパワーＭＯ８ＦＥＴとも似ている
が、ドレイン領域にパワーＭＯ’５ＦＥＴとは逆の導電
型層を設けて、バイポーラ動作を行なわせている点で異
なる。
この導電変調型ＭＯ３ＦＥＴは、高耐圧化した場合にも
、従来のパワーＭＯ８ＦＥＴに比べて導電変調の結果と
して十分低いオン抵抗が得られる。
しかしながらこの導電変調型ＭＯ８ＦＥＴにも未だ問題
がある。即ち素子を流れる電流密度が大きくなると、ソ
ース層１４下の横方向抵抗による電圧降下が大きくなる
。そしてｐベース層１３とｎ＋ソース層１４の間が順バ
イアスされるようになるとサイリスク動作に入り、ゲー
ト・ソース間バイアスを零にしても素子がオフしない、
いわゆるラッチアップ現象を生じる。
この問題を解決するために従来は、第２図に示すように
、深いｐ＋層２０を拡散形成して、ｐベース層１３の抵
抗を下げることが行われている。
しかしこの方法だけでは、十分高い電流密度までラッチ
アップ現象を防ぐことができない。
〔発明の目的〕
本発明は上記の点に鑑みてなされたもので、パターン設
計により効果的に大電流領域までラッチアップ現象を生
じないようにした導電変調型ＭＯ８ＦＥＴを提供するこ
とを目的とする。
〔発明の概要〕
本発明は、第１導電型半導体基板に高抵抗の第２導電型
半導体層が形成され、この半導体層にＤＳＡ法により第
１導電型ベース層とその表面に第２導電型ソース層が形
成される導電変調型ＭＯ８ＦＥＴにおいて、ドレイン側
からベース層に注入されるキャリアのうちソース層下を
通る成分を少なくして、ソース層下の横方向抵抗による
電圧降下を少なくし、もって大電流までラッチアップを
生じないようにする。このようにソース層下を通る電流
成分を少なくするには′、ソース電極と、ベース層が形
成されていな・い第１導電型半導体層開孔部の間にＭＯ
８ＦＥＴ動作をしない部分を周期的に形成すればよい。
より具体的には、例えば、ソース層を不連続的に形成す
るのが一つの方法である。またチャネル領域をしきい値
の低い部分と高い部分が周期的に形成されるようにして
もよい。
そのためには、第１導電型ベース層内に、高濃度第１導
電型−を、チャネル領域に終端する部分とソース層下に
終端する部分が現れるように凹凸パターンのエツジをも
って形成すればよい。
〔発明の効果〕
本発明によれば、パターン設計によって簡単且つ効果的
に導電変調型ＭＯ３ＦＥＴのラッチアップ現象を抑制す
ることができ、大電流まで動作する導電変調型ＭＯ８Ｆ
ＥＴが得られる。
〔発明の実施例〕
本発明の実施例を以下に説明する。第３図は一実施例の
導電変調型ＭＯ８ＦＥＴを示すもので、（ａ）は模式的
平面図、（ｂ）は（ａ）のＡ−Ａ′断面図である。この
実施例はベース層がストライブ状に基板上に形成された
例である。第１図。
第２図と対応する部分にはそれらと同じ符号を付しであ
る。これを製造工程に従って説明する。ｐ′″３ｉ基板
１１を用意し、これにエピタキシャル成長により低不純
物濃度で比抵抗５０ΩＣ＃１以上のｎ一層１２を１００
μｍ程度形成する。次にこのｎ一層１２の表面を酸化し
てゲーｉＭ！１化ｌ！１５を形成し、その上に５０００
人のポリＳｉ膜によるゲート電極１６を形成する。この
後ゲート電極１６をマスクとしてボロンを８μｍ程度拡
散してｐベース層１３を形成する。次いでゲート電極１
６による窓の中にソース層形成用の開孔を持つ酸化膜（
図示せず）を形成し、この酸化膜とゲート電極１６をマ
スクとしてソース層形成のためのドーズ量５Ｘ１０１ら
／’　ＣＩＡのＡＳイオン注入を行ない、熱処理してｎ
＋ソース層１４を形成する。第３図（ａ）から明らかな
ようにソース層１４は不連続的に複数個配列形成される
。この後、ｐベース層１３内に高濃度のｐ＋層２０を拡
散形成し、このｐ＋層２０とｎ１ソ一ス層１４にコンタ
クトするソース電極１７を形成する。基板裏面にはＶ−
Ｎｉ−ＡＵ膜の蒸着によりドレイン電極１８を形成する
。チャネル領域１９は、通常のＭＯ８ＦＥＴ動作をする
実効的チャネル部分１９ａと、ソース層がないためにＭ
Ｏ，５ＦＥＴ動作をしない部分１９ｂとが交互に配列さ
れた状態となる。
この実施例のＭＯ８ＦＥ、Ｔでは、素子がオンの時に、
ゲート電極１６下に開孔するｎ′層１２からｐベース層
１３にドレインから注入される正孔電流の内、チャネル
部分１９ｔ）を通るものはソース層１４の下を通らず直
接ソース電極１７に流れる。従って従来の構造に比べて
ソース層下の横方向抵抗が実効的に小さくなり、大電流
までラッチアップ現象を生じない。
゛　なお第３図では、複数のｎ＋ソース層１４は完全に
独立したものとしたが、例えば第４図に示すようにチャ
ネル領域側で僅かの幅をもって互いに□　つながってい
てもよい。この場合でもチャネル部分１９ｂでのソース
層の幅が十分小さいものであれば、上記実施例と同様の
効果が期待できる。
第５図（ａ）、（ｂ）は本発明の別の実施例の導電変調
型ＭＯ８ＦＥＴを示す模式的平面図とそのＢ−８−断面
図である。先の実施例と対応する部分には同じ符号を付
して詳細な説明は省略する。
この実施例に−おいては、ｐべ−・ス層１３内に拡散形
成するｐ＋層２０を、そのエツジが凹凸パターンとなる
ように、即ち、チャネル領域に終端するエツジとソース
層１４下に終端するエツジが交互に現れるパターンとす
る。つまり、チャネル領域１９はｐ＋１ｉｉ２０が形成
された部分１９ｂとｐ＋層のない部分１９ａが交互に形
成される。なお、ｎ＋ソース層１４は従来と同様にｐベ
ース層１３内の両側に連続的に形成している。
この実施例では、チャネル部分１９′ｂは、そのしきい
値がチャネル部分１９ａでのそれに比べて高く実効的に
はチャネルとして寄与しない。即ち、素子のしきい値は
チャネル部分１９ａで決まる。
従ってゲート電極１６にオンゲート信号を与えた時、チ
ャネル部分１９ａｌｆｉＭＯ８ＦＥＴ動作によりオンし
、チャネル部分１９ｂではオンしない。
ｎ一層１２で導電変調が起こって大電流が流れるオン状
態では、ｎ一層１２からの電流がチャネル部分１９ｂを
も流れるが、チャネル部分１９ａに比べると、ｐ４″層
がソース層１４の不全体に渡って形成されているため、
ソース層１４下の横方向抵抗が小さく、従ってこのチャ
ネル部分１９ｂを通る電流による電圧降下は小さい。こ
の結果この実施例によっても、ラッチアップを生じるこ
となく大電流を流すことができる。
第５図の実施例では、ｎ＋ソース層１４をｐベース層１
３の両側に連続的に形成しているが、このソース層１４
を第３図の実施例と同様に実効的にチャネルとなる部分
１９ａにのみ残して不連続的に形成すれば、即ち第３図
の実施例と第５図の実施例を組合わせた構造とすれば、
一層効果的である。その実施例の模式的平面図を第６図
に示す。
これにより、１５００Ａ／ｃｄ程度までラッチアップを
生じない導電変調型ＭＯ８ＦＥＴが得られる。
また第３図或いは第６図の実施例では、ｐベース１１１
３内の両側にそれぞれ複数のｎ＋ソース層１４を設けた
が、ｎ＋ソース層をｐベース層の一方の端部には連続的
に設け、他方の端部には全く設けないようにしてもよい
。第７図はその実施例で、（ａ＞が模式的平面図、（ｂ
）がそのＣ−Ｃ−断面図である。この実施例の場合、チ
ャネル領域１９のうち、ソース層１４のある側のチャネ
ル部分１９ａのみ実効的なＭＯ８ＦＥＴ動作のチャネル
として寄与し、もう一方のチャネル部分１９ｂはＭＯ８
ＦＥＴ動作のチャネルとしては働がない。そして先の各
実施例と同じように、ｎ一層１２からｐベース層１３に
注入される電流のうちチャネル部分１９ｂを通る成分は
ソース層１４の下を通らず直接ソース電極に流れるため
、やはりラッチアップ現象が効果的に抑制される。
以上の実施例は、第１導電型としてｐ型、第２導電型と
してｎ型を用いたが、各部の導電型を逆にしても本発明
は有効である。更に以上の実施例において、ｎ”型層１
２を出発基板としてｐ＋型トドレイン拡散により形成す
るようにしてもよい。
４、図面の簡単な説明　− 第１図は一般的な導電変調型ＭＯ８ＦＥＴを示す断面図
、第２図はこれを改良した導電変調型ＭＯ８ＦＥＴを示
す断面図、第３図（ａ）、（ｂ）は本発明の一実施例の
導電変調型ＭＯ８Ｆ　Ｅ　Ｔを示す平面図とそのＡ−Ａ
−断面図、第４図はこれを変形した導電変調型ＭＯ８Ｆ
ＥＴを示す平面図、第５図（ａ）、（ｂ）は本発明の別
の実施例の導電変調型ＭＯ３ＦＥＴを示す平面図とその
Ｂ−Ｂ′断面図、第６図は上記各実施例を組合わせた実
を示す平面図とそのＣ−Ｃ−断面図である。
１１・ｐ”Ｓｉ基板、１２　・ｎ一層、１３　・ｐベー
ス層、１４・・・ｎ＋ソース層、１５・・・ゲート酸化
膜、１６・・・ゲート電極、１７・・・ソース電極、１
８・・・ドレイン電極、１９・・・チャネル領域、１９
ａ・・・実効的チャネル部分、１９ｂ・・・ＭＯ８ＦＥ
Ｔ動作に寄与しないチャネル部分、２０・・・０１層。
出願人代理人　弁理士　鈴江武彦 第１図 第６図 第７図

Claims (3)

    【特許請求の範囲】
  1. （１）第１導電型半導体基板と、この基板上に形成され
    た高抵抗の第２導電型半導体層と、この半導体層の表面
    に拡散形成された第１導電型ベース層と、このベース層
    内に拡散形成された第、２導電型ソ、−ス層と、このソ
    ース層と前記ベース層の不純物拡散深さの相違により基
    板表面に形成されるチャネル領域上にゲート絶縁膜を介
    して形成されたゲート電極と、前記ソース層とベース層
    の双方にオーミックコンタクトするソース電極と、前記
    基板の裏面に形成されたドレイン電極とを備えた導電変
    調型ＭＯ８ＦＥＴにおいて、前記ソース電極と、前記ベ
    ース層が形成されていない第２導電型半導体層開孔部と
    の間にＭＯ８ＦＥＴ動作をしない部分を周期的に形成し
    たことを特徴とする導電変調型ＭＯ８ＦＥＴ。
  2. （２）前記ＭＯ８ＦＥＴ動作をしない部分は、チャネル
    領域に沿ってソース層を不連続的に形成することにより
    、トレイン側からのキャリアがソース層の下を通らずソ
    ース電極に流れる通路を形成したものである特許請求の
    範囲第１項記載の導電変調型ＭＯ８Ｆ　Ｅ　Ｔ。 ！
  3. （３）前記ＭＯ８ＦＥＴ動作をしない部分は、第１導電
    型ベース層内に＾濃度の第１導電型層を、チャネル領域
    に終端する部分とソース層下に終端する部分が周期的に
    現れるような凹凸パターンのエツジをもって形成するこ
    とにより、しきい値を他の部分より高くしたものである
    特許請求の範囲第１項記載の導電変調型ＭＯ３ＦＥＴ。
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