DE3519389A1 - Mosfet mit veraenderlicher leitfaehigkeit - Google Patents

Mosfet mit veraenderlicher leitfaehigkeit

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Description

Henke!, heüer, Hänzel & Partner Falsnte.fr φ
Ϊ5Τ9389
. -Irr C "
Kabushiki Kaisha Toshiba Kawas aki, Japan
Ί-Ο.
EAK-60P101-3
MOSFET mit veränderlicher Leitfähigkeit
Die Erfindung betrifft einen MOSFET mit veränderlicher Le i t f ähi gk'e i t.
Ein MOSFET mit veränderlicher Leitfähigkeit weist eine Dräinzone auf, deren Leitfähigkeitstyp demjenigen einer Sourcezone eines normalen Leistungs-MOSFETs entgegengesetzt ist. Typische Beispiele für bisherige MOSFETs mit veränderlicher Leitfähigkeit sind von M.F.
Chang u.a. in "2 5 AMP, 500 Volt Insulated Gate Transistors", 1983 IEEE IEDM Technical Digest, S. 83 - 86, und A.M. Goodman u.a. in "Improved COMFETs with Fast Switching Speed and High-current Capability, 1983; IEEE IEDM Technical Digest, S., 79 - 82, beschrie-5 ben *.
Ein solcher MOSFET mit veränderlicher Leitfähigkeit weist einen parasitären p-n-p-n-Thyristor auf. Wenn letzterer dtirehgeschaltet ist, kann der MOSFET auch dann fticht zum Sperren gebracht werden, wenn eine über seine Gate- und Source-llektrOde anliegende Spannung gleich KuIl ist. Hierbei wird das Bauelement häufig beschädigt. Der parasitäre Thyristor wird durchgeschaltet, weil von der ρ -Typ-Drainschicht in eine η -Typ-Drainzone injizierte Elektronenmangelstellen öder Löcher über eine p-Typ-Basisschicht in die Sourceelektrode eintreten. Mit anderen Worten; wenn ein Elektronenmangelstellen- oder Loch-Strom durch die p-Basisschicht fließt und ein Spannungsabfall über einen Widerstand der Basisschicht unmittelbar unter der Söurceschicht eine Größe von 0,7 V übersteigt, werden Elektronen von der Söurceschicht injiziert, wodurch der parasitäre Thyristor durchgeschaltet wird. Diese Erscheinung ist in der ersten der beiden oben angegebenen Veröffentlichungen beschrieben·
Zur Verhinderung einer solchen Latch-up-Erscheinung
sind bereits, u.a. in den beiden oben genannten Veröffentlichungen, verschiedene Gegenmaßnahmen vorgeschlagen worden. Die Erfindung bezieht sich jedoch auf eine Verhinderung der (des) Latch-up-Erscheinung (-Effekts) unter einem anderen Gesichtspunkt.
Aufgabe der Erfindung ist damit die Schaffung eines MOSFETs mit veränderlicher Leitfähigkeit, bei dem eine 1^ durch einen parasitären Thyristor hervorgerufene Latch-up-Erscheinung sicher verhindert wird.
Diese Aufgabe wird bei einem Metalloxidhalbleiter-Feldeffekttransistor bzw. MOSFET mit veränderlicher Leitfähigkeit, umfassend ein Halbleitersubstrat, das einen ersten Leitfähigkeitstyp besitzt und eine erste sowie eine zweite Fläche aufweist, eine hochohmige Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Fläche des Halbleitersubstrats ausgebildet ist, einen hohen Widerstand besitzt und mit einer dritten Fläche versehen ist, welche die erste Fläche und eine vierte, der dritten Fläche gegenüberliegende Fläche kontaktiert, eine in der vierten Fläche der hochohmigen Halbleiterschicht ausgebildete Basisschicht des ersten Leitfähigkeitstyps, eine in der Basisschicht geformte Sourceschicht des zweiten Leitfähigkeitstyps, eine Gate-Elektrode, die auf einer Gate-Isolierschicht ausgebildet ist, die ihrerseits auf einer Kanalzone geformt ist, welche wiederum in einer Fläche der Basisschicht zwischen der vierten Fläche der hochohmigen Halbleiterschicht und der Sourceschicht ausgebildet ist, eine mit der Sourceschicht und der Basisschicht in ohmsehern Kontakt stehende Source-Elektrode und eine auf der zweiten Fläche des Halbleiter-Substrats erzeugte Drain-Elektrode,, erfindungsgemäß dadurch gelöst, daß der MOSFET mit veränderlicher Leitfähigkeit einen Sättigungsstrom
aufweist, der kleiner ist als ein Latch-up-Strom, wenn an der Gate-Elektrode eine vorbestimmte Gate-Spannung
anliegt.
5
Bei der vorstehend umrissenen Anordnung ist der durch den MOSFET mit veränderlicher Leitfähigkeit fließende Strom stets kleiner als der Latch-up-Strom, wodurch
im Prinzip die Latch-up-Erscheinung verhindert wird. 10
Es bestehen mehrere Möglichkeiten zur Einstellung des Sättigungsstroms des MOSFETs mit veränderlicher Leitfähigkeit, so daß er kleiner ist als der Lateh-up-Strom, Wie in Verbindung mit den bevorzugten Ausführungsformen noch näher erläutert werden wird, handelt es sich hierbei um die folgenden Möglichkeiten •oder Ver f ah reu:
1. Es muß der Bedingung {Έ-SG)/ΙΊ ■> J. ■ d) ' I7 46 χ 10 ge-
nügt werden.
In obiger Bedingung bedeuten:
W =5 Gesamtkanalbreite (μΐη) pro Flächeneinheit (1
einer effektiven Elementzone
SG = Fläche (μm2) eines Abschnitts oder Bereichs der Gate-Elektrode, der unmittelbar auf
der hochohmigen Halbleiterschicht innerhalb der Flächeneinheit ausgebildet ist
T = gesamte Umfangslänge (\im) der Basisschicht innerhalb der Flächeneinheit
/ - Kanallänge ίμΐη) und
d = Dicke (μm) der Gate-Isolierschicht.
2. Es muß der Bedingung (W«SG)/(T? /♦ d)< 1,1 χ 10 genügt werden.
In obiger Bedingung bedeuten:
W = Gesamtkanalbreite (μπι) pro Flächeneinheit (1 cm2) einer effektiven Elementzone
SG = Fläche (μΐη2 ) eines Abschnitts oder Bereichs der Gate-Elektrode, der unmittelbar auf der hochohmigen Halbleiterschicht innerhalb der Flächeneinheit ausgebildet
ist,
T= gesamte Umfangslänge (μπι) der Basisschicht
innerhalb der Flächeneinheit /. = Kanallänge (μπι) und
d = Dicke (μπι) der Gate-Isolierschicht.
3". Es müssen Abschnitte oder Bereiche, die nicht oder kaum der MOSFET-Operation unterworfen werden können, zwischen - der Source-Elektrode und der vierten Fläche der hochohmigen Halbleiterschicht ausgebildet werden. Die nicht der MOFSET-Operation unterworfenen Abschnitte werden als Abschnitte, ohne die Sourceschicht, längs der Richtung der Kanalbreite ausgebildet, wodurch eine Elektronenmangelstellen-Stromstrecke von Drain- zu Source-Elektrode, ohne durch einen Abschnitt unter der Sourceschicht hindurchzugehen, gebildet wird.
4. Die vierte Fläche der hochohmigen Halbleiterschicht muß unter Bildung einer Inselzone von der Basisschicht umschlossen sein.
Im folgenden sind bevorzugte Ausführungsformen der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine Aufsicht auf einen MOSFET mit veränderlicher Leitfähigkeit gemäß einer ersten Ausführungsform der Erfindung,
Fig. 2 einen Schnitt längs der Linie II-II in Fig. 1,
Ίο
Fig. 3 eine graphische Darstellung der- Beziehung
zwischen VSC (eine an ein Element angelegte
Spannung) und W l SG/T < C- d (mit einem zwisehen den Gate-Anschluß und den Gate-Kreis
eingefügten Widerstand von 50-Q-), wobei in obigem Ausdruck bedeuten: W = Gesamtkanalbreite (μπι) pro Flächeneinheit (1 cm2) einer effektiven Elementzone, SG = Fläche (μΐη2 ) eines Abschnitts oder Bereichs der Gate-Elek
trode, der unmittelbar auf der hochohmigen Halbleiterschicht innerhalb der Flächeneinheit ausgebildet ist/ T = gesamte Umfangslänge (μπι) der Basisschicht innerhalb der Flächeneinheit, X - Kanallänge (μπι) und
d = Dicke (μια) der Gate-Isolierschicht,,
Fig. 4 eine Aufsicht auf eine zweite Aus.führungs-
form der Erfindungf
20
Fig. 5 eine Aufsicht auf eine dritte Ausführungsform der Erfindung,
Fig. 6 einen Schnitt längs der Linie VI-VI in Fig. S,
Fig. 7 eine Aufsicht auf eine Abwandlung der Ausführungsform nach Fig. 5,
Fig. 8 eine Aufsicht auf eine vierte Ausführungsform
der Erfindung,
Fig. 9 einen Schnitt längs der Linie IX-IX in
Flg. 8,
35
Fig. 10 eine Aufsicht auf eine Abwandlung der Aus-
führungsform nach Fig. 8.,.
Fig. 11 eine Aufsicht auf eine fünfte Ausführungsform der Erfindung,
Fig. 12 einen Schnitt längs der Linie XII-XII in
Fig. 11,
Fig. 13 eine Aufsicht auf eine sechste Ausführungsform der Erfindung,
Fig. 14 einen Schnitt längs der Linie XIV-XIV in Fig. 13,
Fig. 15 eine Aufsicht auf eine Abwandlung der Ausführungsform nach Fig. 14,
Fig. 16 einen Schnitt längs der Linie XVI-XVI in Fig. 15,
Fig. 17 eine Aufsicht auf eine siebte Ausführungsform der Erfindung,
Fig. 18 einen Schnitt längs der Linie XVIII-XVIII in Fig. 17,
Fig. 19 einen Schnitt längs der Linie IXX-IXX in
Fig. 17,
Fig. 2 0 einen Schnitt längs der Linie XX-XX in Fi9· 17'
Fig. 21 eine graphische Darstellung der Latch-up-Stromdichte JL als Funktion der Gate-Breite LG,
Fig. 2 2 eine Aufsicht auf eine achte Ausführungsform
der Erfindung und
Fig. 2 3 und 24 Schnittansichten einer neunten bzw. zehnten Ausführungsforra der Erfindung.
Es ist sehr wesentlich, die Stromdichte eines MOSFETs mit veränderlicher Leitfähigkeit zu erhöhen, wenn ein parasitärer Thyristor unerwünscht sperrt (latches up). Aus diesem Grund wurden bei bisherigen MOSFETs dieser Art große Anstrengungen unternommen, um diese Latch-
IQ up-Stromdichte zu vergrößern. Eine spezifische Größe für diese Stromdichte wurde jedoch bisher noch nicht vorgeschlagen. Erfindungsgemäß hat es sich nun aufgrund von Versuchen herausgestellt, daß das Bauelement praktisch keine unerwünschte Sperr- oder Latch-up~Erscheinung zeigt, wenn der Latch-up-Strom größer ist als der Sättigungsstrom des MOSFETs in dem Zustand, in welchem eine vorbestimmte Gate-Spannung angelegt wird, um den Durchschaltwiderstand (ON resistance) des MQSFETs mit veränderlicher Leitfähigkeit auf eine ausreichend kleine Größe einzustellen.
Daß der Latch-up-Strom des MOSFETs größer ist als sein Sättigungsstrom, wird durch die folgenden Erläuterungen belegt. Ein MOSFET wird bei einer Temperatur von 250C unmittelbar an eine Konstantspannungsquelle von 100 V angeschlossen. Eine Gate-Spannung VG wird innerhalb von 200 ns von 0 V auf 10% d (V) (mit d = Dicke (in μΐη) der Gate-Oxidschicht) erhöht, wobei ein Strom für 10 με durch den MOSFET fließt, um einen Durchlaßspannungsabfall von etwa 100 V zu erzielen. Wenn danach die Gate-Spannung innerhalb von 200 ns auf 0 V oder weniger gesetzt wird, unterliegt der MOSFET nicht dem Latch-up-Effekt, sondern dem (normalen) Sperren, wodurch die Tatsache belegt wird, daß der Latch-up-Strom größer ist als der Sättigungsstrom. Es ist darauf hinzuweisen, daß ein Widerstand von lQj'2, oder mehr nicht zwischen den Gate-Kreis und den Gate-Anschluß des
ß
ι
MOSFETs eingefügt werden kann, um die Gate-Spannung innerhalb von 200 ns von 0 V auf 10* *- d (V) zu erhöhen. Eine vorliegend angegebene Latch-up-Stromgröße wird einschließlich einer Widerstandslast gemessen, wenn die Gate-Spannung von einer vorbestimmten Größe VG auf 0 V oder weniger innerhalb von 2 00 ns, wie oben beschrieben, verringert wird. Diese Latch-up-Stromgröße unterscheidet sich von derjenigen gemäß der eingangs zuerst genannten Veröffentlichung, bei welcher diese Stromgröße durch Einschalten eines Widerstands zwischen eine η Gate-Kreis und ein Bauelement oder zwischen Gate- und Source-Anschlüsse erhalten wird.
Im folgenden ist anhand der Fig. 1 bis 3 ein MOSFET mit veränderlicher Leitfähigkeit gemäß einer ersten Ausführungsform der Erfindung beschrieben.
Eine einen hohen Widerstand besitzende bzw. hochohmige n —Schicht 12 einer Fremdatomkonzentrat ion von 2 χ 10 /cm3 wird nach einem Aufwachsverfahren auf einem ρ -Si-Substrat 10 gezüchtet. Zur Gewährleistung einer hohen Aushaltespannung werden mehrere ρ -Schutzringschichten 14 eine effektive Elementzone umgebend ausgebildet. Gleichzeitig wird eine tiefe (etwa 10 μπι Tiefe) ρ -Schicht 16 erzeugt, die als Teil der Basis-Diffusionsschicht dient. Sodann werden eine Gate-Oxidschicht 18 mit einer Dicke von 100 nm und anschließend auf der Gate-Oxidschicht 18 eine Gate-Elektrode 2 0 aus einer polykristallinen Siliziumschicht einer Dicke von 500 nm ausgebildet. Unter Heranziehung der Gate-Elektrode 20 als Maske wird eine p-Typ-Basis-Diffusionsschicht 22 erzeugt, in welcher eine flache ρ -Schicht 24 ausgebildet wird. Unter Heranziehung der Elektrode 20 als Maske wird eine η -Source-Diffusionsschicht 2 6 mit in hoher Konzentration und flach erfolgender Ionenimplantation von As (Arsen) erzeugt.
Unter der Gate-Elektrode 2 0 wird eine Kanal zone 2 8 ausgebildet, worauf eine die Gesamtoberfläche bedeckende CVO-SiO2-Schicht erzeugt wird. In letzterer wird ein Kontaktloch ausgebildet, in welchem wiederum eine Source-Elektrode 20 ausgebildet wird. Auf der Unterseite des Substrats IQ wird eine Drain-Elektrode 32 ausgebildet. Die p-Basis-Diffusionsschicht 2 2 besitzt eine Tiefe von 7 μπι, die Source-Diffusionsschicht 2 6 eine solche von 0,2 μπι. Die Breite LG eines Abschnitts oder Bereichs der Gate-Elektrode 2 0 unmittelbar auf der hochohmigen η -Schicht 12 beträgt 30 μπι, während die Source-Zone eine Breite LS von 45 μπι besitzt. Die Source'-Zone besitzt gemäß Fig. 1 eine Streifenform.
Im folgenden ist der Prozeß zur Ableitung der mathematischen Ausdrücke für die KonstruktiOnsparameter bei dieser Ausführungsform erläutert. Zunächst wird
2Q- ein Strom für das unerwünschte Sperren (latching up) des MOSFETs mit veränderlicher Leitfähigkeit ermittelt. Wenn die Breiten LS und LG (Fig. 1 und 2) von Source-Zone bzw. Gate-Elektrode ausreichend klein sind, fließt ein praktisch gleichmäßiger Elektronenmangel-Stellenstrom über ein Element. Die Gesamtstromdichte ist mit J angegeben. Wenn der parasitäre Thyristor unerwünscht sperrt, ist die Stromdichte mit JL angegeben. Wenn zudem die Fläche (des Bereichs, unter welchem unmittelbar die hochohmige Halbleiterschicht 12 ausgebildet ist) der Gate-Elektrode 2 0 innerhalb der Flächeneinheit (1 cm2) der effektiven Elementzone mit SG vorgegeben ist, bestimmt sich ein Strom I, der in die hochohmige Halbleiterschicht 12 unter dem innerhalb der Flächeneinheit liegenden Bereich der Gate-
QQ Elektrode 20 fließt., wie folgt:
I = SG * JL . ., (1)
45 ■ ι
Wenn die gesamte Umfangslänge aller p-Basis-Diffusionsschichten 22 und 16, welche die hochohmige Halbleiterschicht 12 pro Flächeneinheit der Elementoberfläche kontaktiert, zu T vorgegeben ist, fließt schließlich der Elektronenmangelstellenstrom des durch Gleichung (1) bestimmten Gesamtstroms in Richtung des Pfeils gemäß Fig. 2 in die Schicht 22. Ein pro Umfangslängeneinheit der p-Basis-Diffusionsschicht 22 fließender Strom Ib läßt sich daher wie folgt definieren:
Ib = SG'JL'c^P/T ... (2)
In obiger Gleichung bedeutet: a-P = Verhältnis von Elektronenmangelstellenstrom (hole current) zu Gesamtstrom. Wenn ein mittlerer Widerstand von der ümfangslängeneinheit der Basis-Diffusionsschicht 22 zur Source-Elektrode 3 0 mit Rb bezeichnet wird, entspricht ein Spannungsabfall in der Basis-Diffusionsschicht 22 aufgrund des Stroms Ib:
V = Rb ♦ SG · JL'flCP/T ... (3)
Wenn die Spannung V eine Einbauspannung (built-in voltage) Vbi an der Sperrschicht oder am Übergang von Source und Basis übersteigt, unterliegt der parasitäre Thyristor dem unerwünschten Sperren oder Latch-up-Effekt. Durch Einsetzen von Vbi in V nach Gleichung (3) ergibt sich folgende Gleichung (4):
JL = Vbi'T/(Rb · SG) ... (4)
Da der Kanal im Einschwingzustand während des Umschaltens verschwindet und der gesamte Strom als Elektronenmangelstellenstrom betrachtet wird, wird in Gleichung (4) die Bedingungccv = 1 aufgestellt.
Wenn ein Stromfluß pro Flächeneinheit im Sättigungsbereich mit JS bezeichnet wird, läßt sich die Größe JS nach der MOSFET-Theorie wie folgt ausdrücken: JS = (W/2^Ci(VG - VT)2/( C -<r»:p) ... (5) In obiger Gleichung bedeuten:
W = Kanalbreite pro Flächeneinheit C = Kanallänge
μ = Elektronenmobilatat
Ci = Gate-Kapazität pro Flächeneinheit und VT = Schwellenwertspannung.
Wenn der Strom JL größer ist als der Strom JS, unterliegt der parasitäre Thyristor im Prinzip nicht dem Latch-up-Effekt. Demzufolge gilt:
Vbi«T/Rb.SG)> (W/2£^Ci(VG - VT)2/(1 -tip) ... (6) Wenn die Dielektrizitätskonstante der Gate-Isolierschicht 18 mit £■ und ihre Dicke mit d bezeichnet sind, läßt sich Gleichung (6), da die Bedingung Ci = ~ /d erfüllt ist, wie folgt umschreiben:
W*SG/(T.^«d) ζ 2Vbi(l -t<P)/Rb^«£TVG - VT)2 ... (7) Die Werte oder Größen an der rechten Seite von Gleichung (7) sind, mit Ausnahme von VG und Rb, konstant, weil riP ausreichend kleiner ist als 1. Die Spannung VG ist oder wird auf etwa 15 V gesetzt, womit normalerweise ein integrierter Schaltkreis (IC) angesteuert werden kann. Eine erreichbare Mindestspannung Rb ist in der Praxis begrenzt. Die an der rechten Seite von Gleichung (7) angegebene Große kann daher als Konstante angesehen werden. Wenn diese Konstante mit AM bezeichnet wird, ergibt sich:
W.SG/(T.^>d) < AM ... (8)
Wenn obige Bedingung (8) erfüllt ist, hat ein maximaler Strom bei einer Gate-Spannung von 15 V kein unerwünschtes Sperren (latch up) des parasitären Thyristors .zur Folge. Dieser MOSFET mit veränderlicher Leitfähigkeit ist demzufolge nicht dem Latch-up-Effekt unterworfen, sondern wird prinzipiell (normal) zum Sperren gebracht. 35
Wenn jedoch in der Praxis ein Spannungsabfall von .100 V öder mehr über das Element auftritt oder ein
Überstrom durch das Element fließt, steigt dessen Temperatur so an, daß ein Durchbruch des Elements auftritt· Wenn dabei der linke Teil oder Ausdruck von Gleichung (8) ausreichend klein ist, tritt auch in diesem Fall ein Durchbruch nicht ohne weiteres auf.· Diese Tatsache ist anhand der Daten von Fig. 3 näher beschrieben.
*-Q Aus Fig. 3 geht hervor, daß an einem auf der Ordinate liegenden Punkt von VSC (am Element anliegende Spannung) = 30 0 V ein Durchbruch des Elements auch dann nicht auftritt, wenn in diesem ein Strom für lO με fließt, wenn das Element bei der Gate-Spannung VG = 15 ν und der Gehäuse-Temperatur = 2 5 0C mit einer Konstantspannungsquelle von 300 V verbunden ist. Ein Spannungsabfall des Elements besitzt in diesem Fall offensichtlich dieselbe Größe von 300 V wie eine Spannungsquelle von 300 V. Für ein 600 V-Element kann eine Spannungsquelle von bis zu 300 V eingesetzt werden. Wenn die Spannung VSC die Größe von 300 V übersteigt, unterliegt das Element zumindest 10 με lang keinem Durchbruch, auch wenn nach einem Kurzschluß einer externen Last die Stromversorgungsspannung unmittel-
2-5 bar an ein dieses Element enthaltendes System angelegt wird. Der Durchbruch des Elements wird verhindert, wenn das Element während der Zeitspanne von 10 με zum Sperren gebracht wird. Um einen Durchbruch des Elements auch dann zu verhindern, wenn ein Strom 10 με lang bei einer Spannung von 300 V fließt, während die Gate-Spannung VG auf 15 V eingestellt ist, muß gemäß Fig. 3 die folgende Bedingung erfüllt sein:
W-SG/(T- /- d)< 1,1 χ 108 ... (9)
Die durch obige Bedingung angegebene Größe ist ein dimensionsloser Parameter.
Bei der Ausführungsform gemäß Fig. 1 und 2 gilt SG = 30/(30 + 45) = 0,4 (cm2), und die Länge T der p-Easis-Diffusionsschicht entspricht praktisch der Kanalbreite W. Da weiterhin die Kanallänge / etwa 5,5 μm beträgt, werden die folgenden Ergebnisse erhalten:
W SG/(T. /- d) = SG/(/.d)
= 7,3 χ 107
10
Wenn bei der beschriebenen Ausführungsform eine Spannung von 500 V zwischen Drain und Source anliegt, während an die Gate-Elektrode eine Spannung von 15 V angelegt ist, fließt ein Strom von 300 A/cm2 durch das Element. In diesem Fall erfährt das Element für (eine Zeitspanne von) 10 με keinen Durchbrüch. Das Element besitzt eine statische Durchbruchspannung von 600 V und wird normalerweise bei einer Stromversorgungsspännung von 300 V oder weniger eingesetzt.
Da demzufolge das Element bei der dargestellten Ausführungsform bei der Stromversorgungsspannung von 500 V keinen Durchbruch erleidet, können seine elektrischen Eigenschaften als zufriedenstellend betrachtet werden.
Bei einem Element mit einer statischen Durchbruchspannung von 12 00 V wird auf ähnliche Weise die Spannung VSC auf 600 V eingestellt.
Fig. 4 veranschaulicht ein Diffusionsschichtmuster gemäß einer zweiten Ausführungsform. Das Muster (Bild) bei der zweiten Ausführungsform entspricht im wesentlichen demjenigen der zuerst beschriebenen Ausführungsform, nur mit dem Unterschied, daß eine p-Basis-Diffusionsschicht 22 mehrere Inselzonen oder -bereiche enthält; das Herstellungsverfahren bei der zweiten Ausführungsform ist dasselbe wie bei der
ersten Ausführungsform. In Fig. 4 sind entsprechende Teile mit denselben Bezugsziffern wie bei der ersten Ausführungsform bezeichnet. Bei der zweiten Ausfüh- ° rungsform sind vier Ecken einer η -Sourcezone 2 6 weggelassen oder ausgespart, so daß diese Zone den Umfangsabschnitt einer p-Basis-Diffusionsschicht 22 nicht vollständig bedeckt. Die Länge T der Schicht 22 ist von der Breite W verschieden, so daß sich ein Verhältnis W/T = 0,8 ergibt. Darüber hinaus sind die Bedingungen LG = 20 μια und LS = 45 μΐη vorgegeben. Demzufolge gilt:
W*SG/CTf Ad) = 7,6 χ 107
Die zweite Ausführungsform bietet praktisch dieselben Eigenschaften wie die erste Ausfuhrungsform.
Bei der Ausführungsform nach Fig. 4 ist die Gate-Spannung auf 15 V eingestellt. Wenn jedoch die Umgebungstemperatur des Elements auf 25°C gehalten wird, kann die Gate-Spannung 10 V betragen, um den Latch-up-Strom größer einzustellen als den Sättigungsstrom, wenn die nachstehende Bedingung (10) erfüllt ist:
W < SG-/(.Tt /*d) < 1,46 χ 108 ... (10)
Wenn bei dem der Bedingung (10) genügenden MOSFET mit veränderlicher Leitfähigkeit eine Schwermetalldiffusion oder Elektronenstrahlbestrahlung in der hochohmigen η-Halbleiterschicht 12 vorgenommen wird, d.h. wenn in diese ein Lebensdauerbegrenzer zur Verkürzung der Trägerlebensdauer injiziert wird, kann der Sättigungsstrom klein eingestellt werden. In diesem Fall kann die Latch-up-Erscheinung des MOSFETs auch dann verhindert werden, wenn ein Temperaturanstieg auftritt.
Nachstehend ist eine dritte Ausführungsform der Erfindung anhand der Fig. 5 und 6 beschrieben.
Bei dieser dritten Ausführungsform wird im Substrat eine Basis-Streifenschicht erzeugt. Ein Verfahren zur Herstellung dieses MOSFETs ist im folgenden anhand - der einzelnen Verfahrensschritte beschrieben. Zunächst wird ein ρ -Typ-Si-Substrat 10 vorbereitet. Auf dem Substrat 10 wird nach einem Aufwachsverfahren eine n-Schicht 12 einer niedrigen Fremdatomkonzentration und eines spezifischen Widerstands von 50 Sl cm oder 1^ mehr mit einer Dicke von etwa 100 μΐη ausgebildet. Die Oberfläche der Schicht 12 wird zur Erzeugung einer Gate-Oxidschicht bzw. eines -Oxidfilms 18 oxidiert. Auf der Gate-Oxidschicht 18 wird eine Gate-Elektrode 20 aus einer polykristallinen Siliziumschicht einer Dicke von 500 nm ausgebildet. Sodann wird unter Verwendung der Gate-Elektrode 20 als Maske Bor implantiert und bis zu einer Tiefe von 8 μΐη eindiffundiert, um eine p-Basisschicht 22 zu erzeugen. Ein nicht dargestelltes Oxidmuster mit einem Loch zur Bildung der Sourceschicht wird in einem von der Gate-Elektrode 20 umschlossenen Fenster ausgebildet, worauf unter Verwendung des Oxidmusters und der Elektrode 20 als Maske As-Ionen in einer Dosis von 5 χ 10 /cm2 implantiert werden. Das erhaltene Gebilde wird zur Erzeugung einer η -Sourceschicht 26a geglüht. Wie aus Fig. 5 hervorgeht, umfaßt die Sourceschicht 2 6a mehrere diskrete Inselbereiche oder -zonen. Danach werden eine hochdotierte ρ -Schicht 24 in der Schicht 22 und eine Source-Elektrode 30 ausgebildet, welche die ρ -Schicht 24 und die η -Sourceschicht 26a kontaktiert. Eine Drain-Elektrode 32 wird durch Ablagern oder Aufdampfen von V-Ni-Au auf der Unterseite des Substrats 10 ausgebildet. Eine Kanalzone 28 umfaßt abwechselnd effektive · Kanalbereiche 28a, die der normalen MOSFET-Operation unterliegen, sowie Bereiche 40, welche der MOSFET-Operation nicht unterliegen, weil die Sourceschicht nicht vorhanden ist.
Wenn beim MOSFET gemäß dieser Ausführungsform das Element durchschaltet oder durchgeschaltet wird, fließen von den Löcher- bzw. Elektronenmangelstrom-Komponenten, die von ° der unter der Gate-Elektrode 20 offenen η -Schicht
zur p-Basisschicht 22 injiziert werden, die über die Bereiche 40 fließenden Komponenten nicht unter die Sourceschicht 26a, sondern unmittelbar in die Sourceelektrode 30. Im Vergleich zur bisherigen Konstruktion kann demzufolge der Lateralwiderstand unter der Sourceschicht effektiv verringert werden, wobei die Latchup-Erscheinung bis zu einer großen Stromstärke nicht auftritt.
Wenn der MOSFET mit veränderlicher Leitfähigkeit gemäß der beschriebenen Ausführungsform so ausgelegt ist, daß er Gleichungen (9) oder (10) genügt, kann die Latch-up-Erscheinung oder der Latch-up-Effekt weiter verhindert werden.
Gemäß den Fig. 5 und 6 sind mehrere η -Sourceschichten 26a voneinander unabhängig. Gemäß Fig. 7 können jedoch η -Sourceschichten 26 über eine Zone kleiner Breite
miteinander verbunden bzw. zusammengeschaltet sein. 25
Wenn in diesem Fall die Breite der Sourceschichten an den Kanalbereichen 42 ziemlich klein ist, kann derselbe Effekt wie bei der oben beschriebenen Ausführungsform erwartet werden.
Nachstehend ist anhand der Fig. 8 und 9 eine vierte
Ausführungsform der Erfindung beschrieben, bei welcher den vorher beschriebenen Ausführungsformen entsprechende Teile mit denselben Bezugsziffern wie vorher bezeichnet und daher nicht mehr im einzelnen be-35
schrieben sind. Bei dieser vierten Ausführungsform weist eine durch Diffusion in einer p-Basisschicht 22 erhaltene ρ -Schicht 24 ein gezahntes (indented)
Randrauster auf, d.h. die an einem Kanalbereich 28 endenden Kanten und die unter Sourceschichten 2 6
endenden Kanten sind einander abwechselnd ausgebil-5
det. Mit anderen Worten: der Kanalbereich 2 8 umfaßt abwechselnd Bereiche 44 mit ρ -Schichten 24 und Bereiche 28a ohne ρ -Schichten 24. Die η -Sourceschichten 26 sind auf dieselbe Weise wie bei der bisherigen Anordnung kontinuierlich an zwei Seiten in der p-Basisschicht 2 2 ausgebildet.
Bei dieser Ausführungsform besitzen die Kanalbereiche 44 einen höheren Schwellenwert als die Kanalbereiche 28a. Dies bedeutet, daß der Schwellenwert des Elements - .
durch die Kanalbereiche 2 8a bestimmt wird. Wenn insbesondere ein Gate-Durehsehaltsignäl (ON gate signal) an die Gate-Elektrode 22 angelegt wird, wird der Kanal-* bereich 28a bei MOSFET-Operation durchgeschaltet,
während der Kanalbereich 44 gesperrt bleibt. Im Durch-20
schaltzustand, in welchem eine Leitfähigkeitsveränderung in der η -Schicht 12 auftritt und ein Überstrom fließt, fließt auch ein Elektronenmangelstellenstrom von der η -Schicht 12 in den Kanalbereich 44. Da die ρ -Schicht 24 im Kanalbereich 44 vollständig unter
der Sourceschicht 26 ausgebildet ist, ist ein Queroder Lateralwiderstand unter der Sourceschicht 2 6 im Vergleich zum entsprechenden Widerstand unter dem Kanälbereich 28a klein. Demzufolge ist ein durch einen Strom, der durch den Kanalbereich 44 fließt,
hervorgerufener Spannungsabfall klein. Infolgedessen tritt bei dieser Aüsführungsform die Latch-up-Erscheinung auch dann nicht auf, wenn ein Überstrom oder übermäßig großer Strom fließt.
Bei der Ausführungsform gemäß Fig. 8 sind die η Schichten 26 an zwei Seiten der ρ -Basisschicht 22 kontinuierlich bzw. durchgehend ausgebildet. Wenn
jedoch auf dieselbe Weise wie in Fig. 5 die Schichten 26 durch diskrete Schichten 26a im Bereich 28a ersetzt werden, d.h. wenn die Ausführungsform nach Fig. 5 mit derjenigen nach Fig. 8 kombiniert wird, läßt sich eine weitere Wirkung erzielen. Die entsprechende Abwandlung ist in Fig. 10 in Aufsicht dargestellt. In diesem Fall kann ein MOSFET veränderlicher Leitfähigkeit erhalten werden, der bis zu einer Stromdichte von 1500 A/cm2 frei von der Latch-up-Erscheinung ist.
In den Fig. 11 und 12 ist eine fünfte Ausführungsform der Erfindung dargestellt. Dabei sind η --Source-
1^ schichten 2 6 an der einen Seite einer p-Basisschicht 22 kontinuierlich bzw. durchgehend ausgebildet, während sie an ihrer anderen Seite nicht vorgesehen sind. In diesem Fall unterliegen in der Kanalzone 28 nur die Kanalbereiche 2 8a an der Sourceschicht 2 6 der MOSFET-Operation, während die Kanalbereiche 40 davon nicht betroffen sind. Wie bei den vorher beschriebenen Ausführungsformen, fließen von den Stromkomponenten, die von der η -Schicht 12 zur p-Basisschicht 22 injiziert werden, die die Kanalbereiche 40 passierenden
2^ Komponenten unmittelbar in die Source-Elektrode 30, ohne unter die Sourceschicht 2 6 zu fließen, wodurch die Latch-up-Erscheinung effektiv verhindert wird.
Bei der vorstehend beschriebenen Ausführungsform sind der erste Leitfähigkeitstyp der p-Typ und der zweite Leitfähigkeitstyp der n-Typ. Diese Leitfähigkeitstypen können jedoch auch umgekehrt sein, um damit dieselbe Wirkung wie bei den vorher beschriebenen Ausführungsformen zu erzielen. Weiterhin kann die
η -Schicht 12 als Ausgangssubstrat dienen, und der ρ -Drain 10 kann durch Diffusion ausgebildet sein.
IH
Wenn die MOSFETs gemäß vierter und fünfter Ausführungsform so ausgebildet sind, daß sie Gleichungen (9) oder (10) genügen, kann die Latch-up-Erscheinung weiter verhindert werden.
Nachstehend ist anhand der Fig. 13 und 14 eine sechste Ausführungsform der Erfindung beschrieben, bei welchen den Teilen bei der dritten Ausführungsform ent- !0 sprechende Teile mit denselben Bezugsziffern wie dort bezeichnet sind.
Im folgenden sind die Verfährensschritte zur Herstellung des MOSFETs erläutert. Zunächst wird ein ρ -Typ-Si-Substrat 10 vorgesehen. Nach einem Aufwachsverfahren wird eine η -Schicht 12 einer niedrigen Fremdatomkonzentration und eines spezifischen Widerstands von 50 ^lcm bis zu einer Dicke von 100 μ-nt auf dem Substrat 10 gezüchtet. Die Oberfläche der Schicht 12 wird zur Bildung einer Gate-Oxidschicht 18 oxidiert, auf welcher eine Gate-Elektrode 20 aus Polysilizium mit einer Dicke von 500 nm erzeugt wird. Anschließend wird Bor bis zu einer Tiefe von 4 μπι unter Verwendung der Gate-Elektrode 20 als Maske eindiffundiert, um p-Basisschichten 22a und 22b auszubilden. Ein nicht dargestelltes Oxidmuster mit Öffnungen zur Ausbildung der Soureeschichten wird in durch die Gate-Elektrode 20 gebildeten Fenstern erzeugt, worauf unter Verwendung des Oxidmusters und der Gate-Elektrode 20 als Maske As-Ionen in einer Dosis von 5 χ 10 /cm2 zur Erzeugung der Soureeschichten implantiert werden. Das erhaltene Gebilde wird zur Bildung von η -Soureeschichten 2 6 geglüht. Wie aus Fig. 14 hervorgeht, sind die Schichten 2 6 in den Basisschichten 22b nicht ausgebildet. Danach werden ρ -Schichten 24a und 24b durch Diffusion in den p-Basisschichteri 22a und 22b erzeugt. Sourceelektroden 30a und 30b werden so geformt, daß
sie die Schichten 24a, 24b und 26 kontaktieren. Durch Ablagerung oder Aufdampfung von V-Ni-Au auf der Unterseite des Substrats 10 wird eine Drain-Elektrode 32 geformt. Eine Kanalzone 28 umfaßt effektive (wirksame) Kanalbereiche 2 8a, die der normalen MOSFET-Operation unterliegen, sowie Bereiche 40, die dieser Operation nicht unterworfen sind, in einer vorgegebenen Reihenfolge.
Beim MOSFET gemäß dieser Ausführungsform fließen von den Elektronenmangelstellenstrom-Komponenten, die von der η -Schicht 12 unter der Gateelektrode 20 zu den p-Basisschichten 22a, 22b injiziert werden, die die
·"■ ° Kanalbereiche 4 0 passierenden Komponenten unmittelbar in die Source-Elektrode 30b, ohne unter die Sourceschichten 26 zu fließen. Da die Größe des Elektronenmangelstellenstroms längs der Querrichtung unter den Sourceschichten gegenüber der bisherigen Anordnung verringert ist, tritt die Latch-up-Erscheinung auch dann nicht auf, wenn die Anordnung von einem übermäßig großen Strom durchflossen wird.
Bei der beschriebenen Ausführungsform bilden die Schichten 26, 24a und 24b Inselzonen. Gemäß Fig. 15 und 16 können jedoch die Inselzonen durch Streifenzonen ersetzt werden. Die sonstige Anordnung gemäß Fig. 15 und 16 entspricht derjenigen nach Fig. 13 und 14. In Fig. 15 und 16 sind daher den Teilen von Fig. 13 und 14 entsprechende Teile mit denselben Bezugszeichen wie vorher bezeichnet und nicht im einzelnen erläutert.
Wenn die MOSFETs mit veränderlicher Leitfähigkeit gemäß der sechsten Ausführungsform so ausgelegt sind, daß sie Gleichungen (9) oder (10) genügen, wird die Latch-up-Erscheinung bzw. der Latch-up-Effekt weiter verhindert.
In den Fig. 17 bis 2 0 ist eine siebte Ausführungsform der Erfindung dargestellt.
Dabei ist eine hochohiuige η -Schicht 112 auf einer ρ -Drainschicht 110 ausgebildet. Auf der Schicht 112 sind p- und ρ -Basisdiffusionsschichten 122 bzw. 116 geformt. In der Schicht 122 ist eine η -Sourcediffusionsschicht 12 6 ausgebildet. Eine Gate-Elektrode 12 0 (gepunkteter Bereich) aus einer polykristallinen Siliziumschicht ist auf einer Gate-Isolierschicht 118 vorgesehen, die auf einer Kanalzone 128 angeordnet ist. Die Kanalzone 12 8 ist in einem (nach außen hin) freiliegenden Abschnitt des Plättehens zwischen den Schichten 126 und 112 vorgesehen. Eine Souree-Elektrode 130 ist die Schichten 126 und 122 kontaktierend ausgebildet. Auf der Schicht 110 ist als Unterseite des Plättehens eine Drain-Elektrode 132 ausgebildet.
Das erste Merkmal dieser Ausführungsform liegt darin, daß die hochohmigen Schichten 112 unter den Gate-Elektroden 12 0 rechteckig ausgebildet und in einer Matrixform angeordnet sind, während Kanalzonen 128 entlang der Langseiten der rechteckigen Schichten 112 angeordnet sind. Der Grund für die Ausbildung der Schicht 112 mit einer rechteckigen Form besteht darin, daß die Breite der Kanalzone 128 in der rechteckigen Inselform am größten eingestellt werden kann, wenn die Schicht 112 inselartig ausgebildet ist. Das zweite Merkmal liegt darin, daß die rechteckigen Bereiche oder Abschnitte der Schicht 112 unter Bildung von Inselbereichen vollständig von den Schichten 122 und 116 umschlossen sind. Mit anderen Worten: die Gate-Elektrode 12 0 ist durchgehend auf der Oberfläche des Substrats so ausgebildet, daß sie die Kanalzöne 128 und die rechteckigen Bereiche bedeckt. Al-Streifen-Gate-Elektroden 150 sind an den Stellen ausgebildet,
an denen die Source-Elektroden 130 nicht vorhanden sind. Gemäß den Fig. 18 bis 20 ist eine ρ -Basis-Diffusionsschicht 116 unter der Source-Elektrode 130 und der auf der Gate-Elektrode 120 erzeugten Al-Elektrode 150 ausgebildet. Der rechteckige Bereich der hochohmigen Schicht 112 ist so geformt, daß er von den Basis-Diffusionsschichten 122 und 116 umschlossen
bzw. umgeben ist.
10
In der Praxis dient das ρ -Si-Substrat (die Drainschicht 110 bildend) als Ausgangssubstrat. Die Schicht 112 wird nach einem Aufwachsverfahren gezüchtet, und das erhaltene Gesamtsubstrat wird sequentieller Fremdes atomdiffusion und Elektrodenausbildung unterworfen. Es kann jedoch auch die Schicht 112 als Ausgangssubstrat benutzt werden.
Wie aus Fig. 17 hervorgeht, entspricht die Gesamtbreite der Kanalzone 128, die um die Schicht 112 unter der Gate-Elektrode 120 herum ausgebildet ist, im wesentlichen der Umfangslänge der Öffnung der ρ -Basis-Diffusionsschicht 116, die mit der Source-Elektrode 13 0 in Kontakt steht. Aus diesem Grund wird der durch einen Längenunterschied zwischen der Schicht 116 und der Kanalzone 128 hervorgerufene Ausbreitungswiderstand ausgeschaltet, während ein Basis-Diffusionsschichtwiderstand unter der Sourceschicht 126 klein sein kann.
30
Auf dem rechteckigen Bereich der Schicht 112 wird nur die Gate-Elektrode 120 aus einer polykristallinen Siliziumschicht ausgebildet. Mit anderen Worten: es wird keine Al-Elektrode 150 auf diesem Bereich erzeugt, so daß die Gate-Elektrodenbreite LG an oder in diesem Bereich zufriedenstellend klein sein kann. Die Breite LG ist der Latch-up-Stromdichte umgekehrt proportional.
Die Tatsache, daß der Drainstrom beim Sperren (latching) des parasitären Thyristors der Breite LG umgekehrt proportional ist, läßt sich - wie in Gleichung (4) auf folgende Weise belegen. Unter der Gate-Isolierschicht 118 fließt ein praktisch gleichmäßiger Strom der sodann in die p-Basisschicht 128 fließt, so daß unter der Gate-Isolierschicht 118 der im folgenden angegebene Strom IP pro Breiteneinheit der Kanalzone 128 fließt:
IP = SG*JP/T ... (11)
In obiger Gleichung bedeuten:
JP = Elektronenmangelstellenstromdichte
SG = Fläche der Gate-Elektrode auf dem rechteckigen
*5 Bereich der hochohmigen η -Schicht pro Flächeneinheit und
T = Umfangslänge der p-B.asisdif fusionsschicht pro Flächeneinheit, einschließlich
diffusion bzw. -diffusionsschicht.
Flächeneinheit, einschließlich der ρ - Basis-
Der Strqm IP fließt unter der Source-Diffusionsschicht in die Basis-Diffusionsschicht. Wenn ein durch den Widerstand Rb unter der Source-Diffusionsschicht hervorgerufener Spannungsabfall die Einbauspannung Vbi zwischen Basis und Source übersteigt, schaltet der parasitäre Thyristor durch. Diese Bedingung bestimmt sich wie folgt:
Vbi = IP-Rb
= SG ■■ JP > Rb/T ... (12)
Darin bedeuten:
Rb = Widerstand von der Kanalzone pro Umfangslangeneinheit zum ρ -Kontakt.
Wenn die obige Gleichung für JP aufgelöst wird, ergibt sich:
JP = Vbi-T/SG« Rb ... (13.)
Die Inversionsschicht des Kanals versehwindet, wenn
das Element sperrt. Der Gesamtstrom umfaßt oder enthält den Elektronenmangelstellenstrom, so daß die Latch-up-Stromdichte JL' gleich JP//P entspricht, wobei «f-P das Verhältnis des Elektronenmangelstellenstroms zum Gesamtstrom bedeutet. Wie erwähnt, gilt cüP = 1, so daß JL sich wie folgt bestimmt:
JL = Vbi'T/SG · Rb (14)
SG/T ist praktisch gleich LG, so daß JL der Größe LG umgekehrt proportional ist. Dieses Ergebnis ist anhand der erfindungsgemäß gewonnenen Versuchsdaten (Fig. 21) offensichtlich.
Bei einem Proben- oder Versuchs-MOSFET ist LG = 20 μια vorgegeben. Bei dieser Ausführungsform wird eine Latch-up-Stromdichte von 750 A/cm2 erreicht, mit welcher die Latch-up-Erscheinung wirksam verhindert wird. Wenn die gesamte Arbeitsfläche mit 2 0 mm2 vorgegeben wird, kann eine Sperroperation bis zu einem Strom bzw. einer Stromstärke von 150 A stattfinden.
Die Erfindung ist keineswegs auf die speziellen, vorstehend beschriebenen Ausführungsformen beschränkt. Beispielsweise braucht die auf der Oberfläche des Plättchens freiliegende Schicht 112 nicht notwendigerweise eine rechteckige Form zu besitzen. Gemäß Fig. 22 kann diese Schicht 112 eine sechseckige Form besitzen. Bei dieser Ausführungsform ist eine Kanalzone 12 8 so ausgebildet, daß sie eine sechseckige hochohmige Schicht 11.2 umgibt oder umschließt. In Fig. 22 sind den Teilen von Fig. 17 entsprechende Teile mit denselben Bezugsziffern wie vorher bezeichnet. Es sei angenommen, daß eine Breite einer Source-Diffusionsschicht 126 mit Ln und eine Summe (d.h. Umfangslänge) der Breiten der Kanalzone 128 mit T (= W) bezeichnet sind. Eine Strecke des Elektronenmangelstellenstroms, der von der Schicht 112 zu den p- und ρ -Schichten
122 bzw. 116 über einen Bereich unter der Kanalzone 128 fließt, umfaßt eine sich vom Zentrum zur Auswärtsrichtung ausbreitende radiale Strecke. Der Basiswiderstand Rb unter der Sourceschicht ist kleiner als der entsprechende Widerstand in dem Fall, in welchem die Stromstrecke von der Außenseite zur Innenseite verläuft, wenn T im ersteren Fall genau so groß ist
wie im letzteren Fall.
10
In Gleichung (14) bedeuten SG = Fläche des. rechteckigen Bereichs der Schicht 112 und T = Umfangslänge des rechteckigen Bereichs (d.h. Weite oder Breite des Kanals). Ein Produkt SG»Rb des MQSFETs mit der von der Innen- zur Außenseite gerichteten Stromstrecke kann im Vergleich zu einem MOSFET verkleinert werden, bei dem die Stromstrecke von der Außen- zur Innenseite verläuft, wenn T in beiden Fällen gleich groß ist. Infolgedessen kann die Latch-up-Stromdichte JL vergrößert werden. Die hochohmige Inselschicht kann ein Rechteck bilden, das mindestens zwei parallele Seiten aufweist, wobei die Kanalzonen längs der vier Seiten oder längs zweier Langseiten ausgebildet sind.
Bei der beschriebenen Ausführungsform ist die Drain-Elektrode auf einer Fläche ausgebildet, die der die Source- und Gate-Elektroden aufweisenden Fläche gegenüberliegt. Mit anderen Worten: es ist ein Vertikal-MOSFET als Beispiel dargestellt. Die Erfindung ist jedoch auch auf einen Quer- oder Lateral-MQSFET, wie er in Fig. 23 dargestellt ist, anwendbar. Fig, 23 zeigt im Schnitt einen Hauptteil eines Lateral-MOSFETs. Dabei ist eine hochohmige η -Schicht 212 auf einer ρ -Schicht 210 ausgebildet. In der Oberfläche der Schicht 212 sind eine p-Basis-Diffusionsschicht 222 und eine η -Source-Diffusionsschicht 226 erzeugt.
Eine Gate-Elektrode 220 ist auf einer Gate-Isolierschicht 218 ausgebildet, die auf einer Kanalzone 228 zwischen den Schiebten 226 und 212 geformt ist. Eine Sourceelektrode 230 ist die Schichten 226 und 222 kontaktierend ausgebildet. Der Grundaufbau dieses MOSFETs entspricht demjenigen bei den verschiedenen, vorstehend beschriebenen Ausführungsformen. Darüber hinaus ist bei dieser Ausführungsform eine n-Schicht 260 in der Fläche der n~ -Schicht 212 ausgebildet, während eine ρ -Drainschicht 262 in der Schicht 260 geformt ist. Auf der Drainschicht 262 ist eine Drainelektrode 232 ausgebildet. Die Schicht 260 verhindert die Ausbreitung einer Verarmungsschicht, die dann er-
1^ zeugt wird, wenn der MOSFET mit veränderlicher Leitfähigkeit in einem Durchlaßsperrbereich betrieben wird, wodurch die Breite Ls des Fensters der Schicht 212 verkleinert wird. Die p-Basis-Diffusionsschicht 222 kann das Fenster der Schicht 212 vollständig umschließen, so daß damit dieselbe Wirkung wie bei den vorher beschriebenen Ausführungsformen erzielt wird. Alle Ausführungsformen der Erfindung lassen sich auf das vorstehend beschriebene Quer- oder Lateralelement
übertragen.
25
Gemäß Fig. 24 kann die ρ -Schicht 210 nach Fig. 23 durch eine η -Schicht 264 ersetzt werden.
Wenn die MOSFETs gemäß den Ausführungsformen ab der siebten Ausführungsform so ausgelegt sind, daß sie Gleichungen (9) oder (10) genügen, kann die Latch-up-Erscheinung weiter verhindert werden.
Bei allen Ausführungsformen kann die hochohmige η Schicht als Ausgangssubstrat für die Ausbildung der anderen Halbleiterschichten benutzt werden.

Claims (10)

  1. Patentansprüche
    Metalloxidhalbleiter-Feldeffekttransistor , bzw. MOSFET mit veränderlicher Leitfähigkeit, umfassend
    ein Halbleitersubstrat (10, 110, 210), das einen ersten Leitfähigkeitstyp besitzt und eine erste sowie eine zweite Fläche aufweist, eine hochohmige Halbleiterschicht (12, 112, 212) eines zweiten Leitfähigkeitstyps, die auf der ersten Fläche des Halbleitersubstrats ausgebildet ist, einen hohen Widerstand besitzt und mit einer dritten Fläche versehen ist, welche die erste Fläche und eine vierte, der dritten Fläche gegenüberliegende Fläche kontaktiert,
    eine in der vierten Fläche der hochohmigen Halbleiterschicht ausgebildete Basisschicht (22, 122, 222) des ersten Leitfähigkeitstyps,
    eine in der Basisschicht geformte Sourceschicht (26, 26a, 126, 226) des zweiten Leitfähigkeitstyps, eine Gate-Elektrode (20, 120, 220), die auf einer Gate-Isolierschicht (18, 118, 218) ausgebildet ist, die ihrerseits auf einer Kanalzone geformt ist, welche wiederum in einer Fläche der Basisschicht zwischen der vierten Fläche der hochohmigen Halbleiterschicht und der Sourceschicht ausgebildet ist, eine mit der Sourceschicht und der Basisschicht in ohmsehem Kontakt stehende Source-Elektrode (30, 30a, 130, 230) und eine auf der zweiten Fläche des Halbleiter-Substrats erzeugte Drain-Elektrode (32, 132, 232),
    dadurch gekennzeichnet, daß
    der MOFSET mit veränderlicher Leitfähigkeit einen Sättigungsstrom aufweist, der kleiner ist als ein
    Eatch-up-Strom, wenn an der Gate-Elektrode eine vorbestimmte Gate-Spannung anliegt.
  2. 2. MOSFET nach Anspruch 1, dadurch gekennzeichnet, daß im Fall daß, eine Gesamt-Kanalbreite oder -weite pro Flächeneinheit (1 cm2) einer effektiven Elementzone mit W (μπι), eine Fläche eines Abschnitts oder Bereichs der Gate-Elektrode (20, 12 0, 2:2:0}, der unmittelbar auf der hoehohmigen HaIbleiterschicht (12, 112, 212) innerhalb der Flächeneinheit ausgebildet ist, mit SG (μπι2), eine Gesamt-Bmfängs länge der Basissehicht (22, 122, 2 22 Λ 16, 116): innerhalb der Flächeneinheit mit T (μπι)·, eine;
    15- Kanällärige mit J[-(μαα) und eine Dicke der Gate-1so-· Mef schicht (18, 118, 218) mit d (μπι) definiert
    sdnär die Bedingung (W*SG)/(T· /* &) < 1,46 χ 10 erftllt ist.
    2Q
  3. 3. MOSFBT nach Anspruch 2, dadurch gekennzeichnet, daß in die hochohmige Halbleiterschicht (12, 112, 212)- ein LebensdauerBegrenzer zur Verringerung eines Sättigungsstroms des MOSFETs eingeführt ist.
  4. 4. MÖSFET nach Anspruch 1, dadurch gekennzeichnet, daß im Fall daß, eine Gesamt-Kanäibreite oder -Weite pro Flächeneinheit (1 cm2) einer effektiven Elementzone mit W (μΐή), eine Fläche eines Abschnitts oder Bereichs der Gate-Elektrode (20, 120,
    gQ 220), der unmittelbar auf der hoehohmigen Halbleiterschicht (12, 112, 212) innerhalb der Flächeneinheit ausgebildet ist* mit SG (μπι2 ) > eine Gesämtilmf angslänge der Basisschicht (22, 122, 222, 16, il6) innerhalb der Flächeneinheit mit Τ.(μΐη), eine
    Q5 Kanallänge mit ./(μπι) und eine Dicke der Gate-Isolierschicht (18, 118, 218) mit d (μπι) definiert sind, die Bedingung (W-SG)Z(T · i *d) <1,1 x 10 erfüllt ist.
  5. 5. MOSFET nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß inaktive Bereiche. (40, 42, 44), die nicht oder kaum der MOSFET-Operation ° unterworfen sind, zyklisch bzw. periodisch zwischen der Source-Elektrode (30) und der vierten Fläche der hochohmigen Halbleiterschicht (12) ausgebildet sind.
  6. 6. MOSFET nach Anspruch 5, dadurch gekennzeichnet, daß der inaktive Bereich. der nicht der MOSFET-Operation unterworfen ist, einen Bereich (40) ohne die Sourceschicht längs der Richtung der Breite eines Kanals aufweist, wodurch eine Elektronen-
    1^ mangelstellen-Stromstrecke gebildet ist, längs welcher Ladungsträger von einer Drain-Seite zur Source-Elektrode fließen, ohne unter der Sourceschicht hindurchzugehen.
  7. 7. MOSFET nach Anspruch 5, dadurch gekennzeichnet, · daß der Bereich, der kaum der MOSFET-Operation unterworfen ist, eine Kanalzone (42, 44) mit einem höheren Schwellenwert als dem von anderen Zonen
    aufweist.
    25
  8. 8. MOSFET nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die vierte Fläche der hochohmigen Halbleiterschicht (112) unter Bildung einer Inselzone von der Basisschicht (122, 116) umschlossen oder umgeben ist.
  9. 9. MOSFET nach Anspruch 8, dadurch gekennzeichnet, daß die vierte Fläche der hochohmigen Halbleiterschicht (112) eine rechteckige Form besitzt.
  10. 10. MOSFET nach Anspruch 8, dadurch gekennzeichnet, daß die Gate-Elektrode eine die Inselzone bedeckend
    ausgebildete polykrxstallxne Siliziumschicht (120) und eine auf letzterer geformte Metallschicht (150) aufweist und daß die Basisschicht (116) des ersten Leitfähigkeitstyps zur Trennung (Isolierung) der Inselzone unter der Metallschicht ausgebildet ist.
    10
    15
    30
    35
DE19853519389 1984-05-30 1985-05-30 Mosfet mit veraenderlicher leitfaehigkeit Granted DE3519389A1 (de)

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