EP1038321A1 - Hochspannugs-halbleiterbauelement - Google Patents

Hochspannugs-halbleiterbauelement

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Publication number
EP1038321A1
EP1038321A1 EP98962270A EP98962270A EP1038321A1 EP 1038321 A1 EP1038321 A1 EP 1038321A1 EP 98962270 A EP98962270 A EP 98962270A EP 98962270 A EP98962270 A EP 98962270A EP 1038321 A1 EP1038321 A1 EP 1038321A1
Authority
EP
European Patent Office
Prior art keywords
region
anode
semiconductor component
well
cathode
Prior art date
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Ceased
Application number
EP98962270A
Other languages
English (en)
French (fr)
Inventor
Wolfgang Feiler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of EP1038321A1 publication Critical patent/EP1038321A1/de
Ceased legal-status Critical Current

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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET

Definitions

  • the invention is based on a field-controlled semiconductor component according to the preamble of the main claim.
  • a semiconductor component is already known from DE 39 42 640 C2, in which increased hole current densities can occur at the corners of the p-wells, which increase the latch-up strength of the Limit component
  • the semiconductor device according to the invention with the characterizing features of the independent claims has the advantage, in contrast, of being able to switch high current densities even at high operating temperatures without latching or integrating adjacent
  • Influencing circuit arrangements for example logic circuits
  • This is particularly advantageous when switching a current for ignition applications by means of a semiconductor component designed as a MOS component, in which inductive loads have to be driven.
  • the component also has a high breakdown voltage of a few 100 V in the static switched-off state and good forward behavior, ie only a few volts voltage drop in the static switched-on state and a current density m on the order of approximately 100 A / cm 2 component surface.
  • the component is also to a high degree impulse-resistant, ie it can withstand the simultaneous appearance high voltage and high current density.
  • a special configuration of cathode areas that are directly adjacent to an anode area has proven to be particularly advantageous.
  • Isolation of the component in the chip by means of p-ridges arranged on its edge enables, in comparison to the insulation with buried oxide layers, inexpensive integration of several conductivity-modulated output stages with high blocking capability (semiconductor components of the type according to the invention) or of logic circuits on the same chip.
  • FIG. 1 shows a first and a second exemplary embodiment
  • FIG. 2 shows a view of the first exemplary embodiment including a gate electrode
  • FIG. 1a shows a detail of FIG. 1, Figure 3a-d, Figure 3e-n and Figure 3o-zd others
  • Figure 4 shows an embodiment with two separate
  • FIG. 7 shows a further insulation arrangement
  • Figure 8 is a plan view of an insulation arrangement.
  • FIG. 1 shows a semiconductor component on a weakly p-doped layer 1, on the rear side of which a heavily p-doped layer 2 is arranged. On the front of the
  • a weakly doped n-region 3 is arranged in the component, in which a heavily p-doped anode region 4 is embedded, which in turn is surrounded by a buffer zone 5 for delimitation from the n-doped layer 3 and the weakly p-doped layer 1 is n-doped.
  • a p-channel 7 optionally introduced in the n-area 3 delimits a drift area 6 of the n-area 3 from an area in which the p-wells 9, 10 are arranged. Details of the p-wells 9, 10 are shown along the cross section 8 of FIG.
  • the areas of the p-well 9 located between the cathode region 12 and the edge of the p-wells 9 are referred to below as channel areas. For the sake of clarity, the rounding of the corners of the channel regions that arises as a result of the diffusion during the production of the p-wells is omitted.
  • the p-wells 9 facing away from the anode region 4 and the p-channel 7 can optionally be connected via a Area 3 introduced p-doped web 13 connected to each other when an arrangement of gate electrodes is applied, as shown in Figure 4.
  • the p-wells 9 are not connected via such a p-web 13.
  • the perspective view according to FIG. 1 can be continued in mirror-image fashion on the left and right, so that a parallel connection of several anode regions can be realized, each anode region more than one channel area is assigned. This is designed as a lateral vertical insulated gate bipolar transistor (LVIGBT)
  • LVIGBT lateral vertical insulated gate bipolar transistor
  • Semiconductor component is metallized on its rear side, which is heavily p-doped (region 2), and is at a reference potential (ground), just like the cathode regions 12 and the heavily p-doped regions 11, which have a metallization applied over these regions are also connected to the reference potential.
  • the metallizations mentioned are not shown in FIG. 1.
  • the metallization of the heavily p-doped anode region 4, which is at positive potential in forward operation, is also not shown for the sake of simplicity.
  • the arrangement of the gate electrode 15 of the semiconductor component is shown in FIG. 2; the insulation layer lying between the gate electrode 15 and the semiconductor body was omitted.
  • the gate electrode 15, which is preferably made of polysilicon, covers the n-region 3 and parts of the p-wells 9.
  • the gate electrode 15 completely covers the channel regions 14, the heavily n-doped cathode regions 12 are partially overlapped. This creates an electrode surface with recesses whose contours match the contours of the p-well or the n-cathode regions 12 arranged therein.
  • the n-region 3 is covered by the gate electrode 15 up to the p-groove 7.
  • the p-groove 7 is partially overlapped and by one with the Gate electrode 15 electrically connected field plate, which is mounted at a greater distance from the semiconductor body than the gate electrode 15, covers.
  • the field plate also covers parts of the drift region 6 of the n-region 3.
  • the gate potential is positive, inversion channels are generated in the channel region 14 of the p-wells 9, 10, via which electrons reach the drift region 6.
  • the anode area then injects holes into the drift area, so that a lateral current flow occurs between the anode and the cathode; At the same time, a vertical current flow occurs between the anode region and the back of the semiconductor component.
  • the p-groove 7 serves to reduce field peaks at the edges of the gate electrode 15.
  • Figure 3 ad shows four exemplary embodiments of p-wells 9 and 10.
  • Figure 3a shows an arrangement of a p-well 9 known from the prior art with an annularly closed cathode region 12 which completely encloses a heavily p-doped region 11.
  • FIG. 3b shows a —trough arrangement 9 according to the invention of p-troughs which are not arranged in the immediate vicinity of the anode region 4: the p-trough has a plurality of cathode regions which are separate from one another and which as a whole are provided with reference number 20 as a corner-free cathode region.
  • the arrangement according to FIG. 3b results from the arrangement according to FIG.
  • FIG. 3 c shows a p-well arrangement 10 according to the invention for p-wells which are in the immediate vicinity of the anode region 4.
  • the p-well 10 has a U-cathode region 21, which is omitted from FIG. 3a by omitting n-doped regions at the reference number 23 provided point, at which, analogously to FIG. 3b, the boundary between heavily p-doped region 11 and p-well 10 again becomes apparent.
  • the interruption 23 is oriented towards the anode region 4.
  • Figure 3d shows another embodiment of an immediate
  • the corner-free U-cathode region 22 has a number of sub-regions which have breaks 23 in the corners of the p-well 10 and on the side facing the anode region 4, on which in the view shown the Border between heavily p-doped region 11 and p-antenna region 10 becomes visible.
  • a latch-up in the semiconductor component described is triggered by a forward polarization of the n + / p + junction between the heavily p-doped region 11 and the heavily n-doped region 12 in the p-wells 9 and 10 as a result of a flow around the cathode region 12 a stream of holes.
  • the p-well 10 has, for example, no region with strong n-doping at its edge adjacent to the drift region (FIGS. 3c and 3d). This results in a bypass for the hole current and the latch-up strength of the IGBT is increased because it is on the side with the highest
  • the latch-up strength is further increased by the division of the hole current over several p-wells and by the vertical current flow which is present in the LVIGBT, particularly when it is switched off.
  • the large number of channel regions connected in parallel, which results from the island structure and the annular arrangement of the cathode region 12, at the same time ensures good transmission properties.
  • the passage property is good because the quotient of the circumference and area of the p-wells 9 and 10 is large and also a large number of islands per
  • Anode region 4 can be arranged.
  • the large value of the quotient mentioned expresses good conductivity modulation in the region of the MOS control heads formed by the p-wells for a given channel resistance.
  • the overall channel resistance itself is small because a large number of channel areas are connected in parallel.
  • the p-wells 9, 10 are connected to one another and to the reference potential by means of a cathode metallization. The contacting is carried out such that the heavily p-doped regions 11 and the cathode regions 12 are short-circuited to one another.
  • 3e-f show modifications of the embodiment according to FIG. 3b: the n regions 20 are somewhat elongated so that they touch at the corners (FIG. 3e) or overlap somewhat and thus form a single contiguous n region 20 (FIG. 3f ); in the latter case the interruptions to cutouts at the corners are degenerate.
  • 3g-1 show modifications of the embodiments according to FIGS. 3b, e and f, in which the p-well 9 has rounded or beveled corners, along with correspondingly rounded or beveled openings in the gate electrode 15 and 26 above it.
  • Advantageous here is a higher breakdown voltage compared to an arrangement according to FIG. 3a, b, e or f.
  • Figure 3m-t show Modifications to the arrangement according to Figure 3d, analogous to Figures 3e-1, which are all modifications of the arrangement according to Figure 3b.
  • the corners of the heavily p-doped regions 11 lying in their center can also be rounded off or beveled (FIGS. 3u, v and z, za) or towards the edge of the shape of the p-tubs 9, 10 defining openings are pulled through the gate electrodes 15 and 26 ( Figure 3w, x, y and zb, zc, zd).
  • FIGS. 3u-zd Only the p-well 9 or 10 and the p-region 11 are shown in FIGS. 3u-zd.
  • FIG. 4 shows an LVIGBT component as described in FIG. 1, including the p-web 13.
  • channel regions, in particular channel regions, which are adjacent to the anode region 4 are via a control gate 26 controllable, whereas from drift area 6 and
  • Anode region 4 further remote channel areas can be controlled via a clamp gate 27 which is electrically insulated from the control gate 26.
  • FIG. 5 shows various exemplary embodiments of integrating a field-controlled semiconductor component with a separate control and clamp gate into an electronic circuit.
  • Figure 5a shows a LIGBT 30 with a
  • the cathode connection and rear connection are connected to ground.
  • the anode connection A is connected to a supply voltage U via an inductive load 31.
  • the component 30 is controlled via the control gate 26 via a control circuit 36 designed as a resistor, to the input 38 of which a control signal can be applied.
  • a clamp circuit 35 which consists of a series connection of two Zener diodes and a diode and a further resistor, connects the
  • FIG. 5b Anode connection A of the component with the clamp gate 27.
  • the control circuit 36 is fused with the clamp circuit 35 to form a unit, via the control signal present at the control input 38 and the anode potential, according to the circuit 35, 36, becomes a corresponding potential on the control gate 26 and clamp gate 27 given.
  • Figure 5c shows a generalized representation of the control of the control gate 26 and clamp gate 27 of the LIGBT 's 30, wherein a clamp circuit 35 connected to the anode connection A is provided, the output signal of which is present at the control circuit 39, which together with the output signal of the clamp circuit 35 the Control input 38 processes the applied control signal and applies suitable potentials to control gate 26 and clamp gate 27.
  • a latch-up is triggered by a
  • the group of channel regions which are further away from the drift region 6 or anode region 4 is preferably controlled via the clamp circuit 35 and the clamp gate 27. This prevents a high hole current density in the p-wells near the drift area and thus prevents premature latch-up.
  • FIG. 5a shows a complete separation of the bracket and control circuit, in contrast to the embodiment of Figure 5b.
  • FIG. 5c shows in a more general form a partial separation of the clamp circuit and the control circuit with the advantage of relieving the load on the control circuit, since the steep-edged signals occurring in the clamp circuit can be kept away from the control circuit.
  • the latch-up strength is further increased by the vertical current flow present in the LVIGBT, particularly in the event of disconnection and stapling. For a given anode current density, this current component flowing from the anode region to the rear side relieves the load on the lateral current path and is particularly high in the case of disconnection and stapling.
  • FIG. 6 shows a section 49 of a semiconductor chip, with an area 40 in which a LIGBT of the type described above is arranged.
  • the LIGBT is shown only schematically, in particular in the area of the p-well 9;
  • weakly p-doped region 1 has a layer thickness 45 of greater than 10 ⁇ m in the region of region 40.
  • a region 43 is also provided in which further LIGBT ' ⁇ or a logic circuit can be arranged.
  • the further n-region 48 can be designed thicker than the n-region 3 of the region 40 or can also have a different dopant concentration.
  • n-region 3 is designed to be relatively thin only because, in particular, a resurf arrangement leads to a further advantageous embodiment of the component according to the invention, as already described in the patent application with the file number 1 97 25 091.2.
  • the area 43 is separated from the area 40 by an insulation arrangement 41.
  • This insulation arrangement 41 has a heavily p-doped wall 47, which completely penetrates both the weakly n-doped region 48 and the weakly n-doped region 3 and is in electrical connection with the weakly p-doped region 1.
  • the p-wall 47 is short-circuited to the cathode connection K and connected to the reference potential 46 (ground).
  • the insulation arrangement 41 does not have a self-contained p-wall 47, but two partial walls 50, 51, which laterally enclose a weakly n-doped region 52. This laterally enclosed n-region 52 has a positive protection potential V.
  • the insulation arrangement 41 in FIGS. 6 and 7 encloses the LIGBT, which is arranged in the region 40, at the edge.
  • n-region 52 is laterally completely surrounded by the p-ramparts 50 and 51: in front of and behind the plane of the drawing in FIG. 7 (not shown), the regions 50 and 51 are connected via further heavily p-doped regions, so that the n - Area 52 is completely surrounded laterally by heavily p-doped areas.
  • the insulation arrangements 41 according to FIGS. 6 and 7 are particularly suitable for conductivity-modulated power components, such as LIGBT's high blocking capability, and use the layer sequence, which is compatible with the LIGBT, weakly p-doped substrate 1 on a heavily p-doped region 2.
  • the strongly p -doped ramparts like the heavily p-doped layer 2 arranged on the back, suck off holes on the back of the chip which take over part of the current transport within the chip, in particular in the LIGBT.
  • the insulation arrangement 41 can only be used at the periphery of the output stage or the output stages. At the edge of the chip, the insulation arrangement also fulfills the task of a defined edge termination.
  • an additionally provided intermediate region 52 as shown in FIG. 7, can be assigned a positive potential V and used to extract part of the electrons carrying part of the total current.
  • the heavily p-doped region 2 on the back of the chip sucks holes in addition to the deep walls 47, 51, 50 and thus binds the insulation region well to ground together with these.
  • the isolation arrangements 41 are compatible with buried layers for isolation in the area of the logic circuits, which are arranged in regions 43.
  • FIG. 8 shows an example of a top view of a semiconductor arrangement with two LVIGBT regions 40, between which two logic regions 43 are arranged.
  • the edge of the arrangement and the areas 40 are surrounded by the partial wall 51, while the logic areas 43 are additionally separated from the LVIGBT areas by a further partial wall 50.
  • the contacts of the partial walls which are not shown in FIG.
  • the common mass point can be arranged in the chip or outside. In the latter case, the contacts of the regions 50 and 51 are guided onto the legs of the housing of the integrated arrangement via wire bonds and then connected externally.
  • Such separate grounding minimizes crosstalk between the LVIGBT areas or between the LVIGBT areas and the logic areas. This crosstalk arises from voltage drops on the ground metallizations when a large current is conducted through them during operation.
  • the different masses should therefore ideally only be brought together in a star shape at a common point.

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Abstract

Es wird ein Halbleiterbauelement zum Schalten von großen Strömen vorgeschlagen. Das Halbleiterbauelement umfaßt eine LIGBT-Anordnung mit inselförmigen p-Wannen (9, 10), die speziell ausgestaltete Kathodengebiete (12, 21, 20) beziehungsweise (23) aufweisen. Durch diese spezielle Anordnung wird die Latch-up-Festigkeit des Bauelements verbessert.

Description

HOCHSPANNUNGS-HALBLEITERBAUELEMENT
Stand der Technik
Die Erfindung geht aus von einem feldgesteuerten Halbleiterbauelement nach der Gattung des Hauptanspruchs Es ist schon ein solches Halbleiterbaulement aus der DE 39 42 640 C2 bekannt, bei dem an den Ecken mselformiger p-Wannen erhöhte Locherstromdichten auftreten können, die die Latch-up-Festigkeit des Bauelements begrenzen
Vorteile der Erfindung
Das erfmdungsgemaße Halbleiterbaulement mit den kennzeichnenden Merkmalen der unabhängigen Ansprüche hat demgegenüber den Vorteil, auch bei hohen Betriebstemperaturen hohe Stromdichten schalten zu können ohne zu latchen bzw. benachbart integrierte
Schaltungsanordnungen (beispielsweise Logikschaltungen) zu beeinflussen Dies ist insbesondere beim Schalten eines Stroms für Zundanwendungen durch ein als MOS-Bauelement ausgestaltetes Halbleiterbauelement von Vorteil, bei denen induktive Lasten zu treiben sind. Das erfmdungsgemaße
Bauelement weist ferner eine hohe Durchbruchspannung von einigen 100 V im statischen ausgeschalteten Zustand auf sowie ein gutes Durchlaßverhalten, d.h. nur wenige Volt Spannungsabfall im statischen eingeschalteten Zustand und einer Stromdichte m der Größenordnung von ca. 100 A/cm2 Bauelementflache. Das Bauelement ist ferner m hohem Maße lmpulsfest, d.h. es verkraftet das gleichzeitige Auftreter hoher Spannung und hoher Stromdichte. Besonders vorteilhaft erweist sich eine spezielle Ausgestaltung von Kathodengebieten, die einem Anodengebiet unmittelbar benachbart sind.
Durch die in den abhängigen Ansprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im Hauptanspruch angegebenen Halbleiterbauelements möglich. Besonders vorteilhaft erweist sich eine Anordnung von Unterbrechnungen des Kathodengebiets an dessen Ecken.
Vorteilhaft ist ferner eine Aufteilung von Kanalbereichen in zwei Gruppen, die über getrennte Gates angesteuert werden. Dies ist insbesondere für eine interne Spannungsbegrenzung (Klammerung) von Vorteil.
Eine Isolation des Bauelements im Chip durch an seinem Rand angeordnete p-Wälle ermöglicht eine im Vergleich zur Isolation mit vergrabenen Oxidschichten kostengünstige Integation mehrerer leitfähigkeitsmodulierter Endstufen hoher Sperrfähigkeit (Halbleiterbauelemente der erfindungsgemäßen Art) beziehungsweise von Logikschaltungen auf dem gleichen Chip.
Zeichnung
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen:
Figur 1 ein erstes und ein zweites Ausführungsbeispie1 , Figur 2 eine Ansicht des ersten Ausführungsbeispiels inklusive einer Gateelektrode, Figur la ein Detail der Figur 1, Figur 3a-d, Figur 3e-n sowie Figur 3o-zd weitere
Ausführungsbeispiele,
Figur 4 ein Ausführungsbeispiel mit zwei getrennnten
Gateelektroden,
Figur 5 Ausführungsbeispiele mit Klammer- und
Steuerschaltung,
Figur 6 eine Isolationsanordnung und
Figur 7 eine weitere Isolationsanordnung,
Figur 8 eine Draufsicht auf eine Isolationsanordnung.
Beschreibung der Ausführungsbeispiele
Figur 1 zeigt ein Halbleiterbauelement auf einer schwach p- dotierten Schicht 1, auf dessen Rückseite eine stark p- dotierte Schicht 2 angeordnet ist. Auf der Vorderseite des
Bauelements ist ein schwach dotiertes n-Gebiet 3 angeordnet, in das ein stark p-dotiertes Anodengebiet 4 eingebettet ist, das wiederum zur Abgrenzung von der n-dotierten Schicht 3 und der schwach p-dotierten Schicht 1 von einer Bufferzone 5 umgeben ist, die n-dotiert ist. Eine im n-Gebiet 3 optional eingebrachte p-Rinne 7 grenzt einen Driftbereich 6 des n- Gebiets 3 von einem Bereich ab, in dem p-Wannen 9, 10 angeordnet sind. Details der p-Wannen 9, 10 sind entlang des Querschnitts 8 der Figur la dargestellt: In die p-Wanne 9 ist parallelverlaufend zum Rand der p-Wanne ein ringförmiges stark n-dotiertes Kathodengebiet 12 eingebracht, das einen stark p-dotierten Bereich 11 umschließt, der sich im Zentrum der p-Wanne 9 befindet. Die zwischen dem Kathodengebiet 12 und dem Rand der p-Wannen 9 befindlichen Bereiche der p- Wanne 9 werden im folgenden als Kanalbereiche bezeichnet. Auf die Darstellung der infolge der Ausdiffusion bei der Herstellung der p-Wannen entstehenden Verrundung der Ecken der Kanalbereiche wird aus Gründen der Übersichtlichkeit verzichtet. Die vom Anodengebiet 4 und der p-Rinne 7 abgewandten p-Wannen 9 sind wahlweise über einen in den n- Bereich 3 eingebrachten p-dotierten Steg 13 miteinander verbunden, wenn eine Anordnung von Gateelektroden aufgebracht wird, wie sie in Figur 4 dargestellt ist. Bei einer Anordnung einer Gateelektrode nach Figur 2 unterbleibt eine Verbindung der p-Wannen 9 über einen derartigen p-Steg 13. Die perspektivische Ansicht nach Figur 1 ist links und rechts jeweils spiegelbildlich fortsetzbar, so daß eine Parallelschaltung mehrerer Anodengebiete realisierbar ist, wobei jedem Anodengebiet mehr als ein Kanalbereich zugeordnet ist. Dieses als Lateral-Vertikal-Insulated-Gate- Bipolar-Transistor (LVIGBT) ausgebildete
Halbleiterbauelement ist auf dessen Rückseite, die stark p- dotiert ist (Bereich 2) , metallisiert und befindet sich auf einem Bezugspotential (Masse) , ebenso wie die Kathodengebiete 12 und die stark p-dotierten Gebiete 11, die über eine über diesen Gebieten aufgebrachte Metallisierung ebenfalls mit dem Bezugspotential verbunden sind. Die genannten Metallisierungen sind in der Figur 1 nicht dargestellt. Auch die Metallisierung des stark p-dotierten Anodengebietes 4, das im Vorwärtsbetrieb auf positivem Potential liegt, ist der Einfachheit halber nicht dargestellt. Die Anordnung der Gateelektrode 15 des Halbleiterbauelements ist in Figur 2 dargestellt; dabei wurde auf die Darstellung der zwischen der Gateelektrode 15 und dem Halbleiterkörper liegenden Isolationsschicht verzichtet. Die vorzugsweise aus Polysilizium bestehende Gateelektrode 15 überdeckt das n-Gebiet 3 sowie Teile der p- Wannen 9. Dabei überdeckt die Gateelektrode 15 die Kanalbereiche 14 vollständig, die stark n-dotierten Kathodengebiete 12 werden teilweise überlappt. So entsteht eine Elektrodenfläche mit Aussparungen, die sich mit ihren Konturen den Konturen der p-Wanne beziehungsweise der darin angeordneten n-Kathoden-Gebiete 12 anpassen. Das n-Gebiet 3 wird von der Gateelektrode 15 bis zur p-Rinne 7 überdeckt. Die p-Rinne 7 wird teilweise überlappt und von einer mit der Gateelektrode 15 elektrisch verbundenen Feldplatte, die in größerem Abstand zum Halbleiterkörper als die Gateelektrode 15 angebracht ist, überdeckt. Die Feldplatte überdeckt dabei auch Teile des Driftgebiets 6 des n-Bereichs 3.
Bei positivem Gatepotential werden im Kanalbereich 14 der p- Wannen 9, 10 Inversionskanäle erzeugt, über die Elektronen ins Driftgebiet 6 gelangen. Daraufhin injiziert das Anodengebiet Löcher in das Driftgebiet, so daß sich zwischen Anode und Kathode ein lateraler Stromfluß einstellt; gleichzeitig stellt sich zwischen Anodengebiet und der Rückseite des Halbleiterbauelements ein vertikaler Stromfluß ein. Die p-Rinne 7 dient zur Reduzierung von Feldspitzen an Kanten der Gateelektrode 15.
Figur 3 a-d zeigt vier Ausführungsbeispiele von p-Wannen 9 beziehungsweise 10. Figur 3a zeigt eine aus dem Stand der Technik bekannte Anordnung einer p-Wanne 9 mit einem ringförmig geschlossenen Kathodengebiet 12, das ein stark p- dotiertes Gebiet 11 vollständig umschließt. Figur 3b zeigt eine erfindungsgemäße -Wannenanordnung 9 von p-Wannen, die nicht in unmittelbarer Nachbarschaft zum Anodengebiet 4 angeordnet sind: Die p-Wanne weist mehrere voneinander getrennte Kathodengebiete auf, die in ihrer Gesamtheit als eckfreies Kathodengebiet mit Bezugszeichen 20 versehen sind. Die Anordnung gemäß Figur 3b geht aus der Anordnung gemäß Figur 3a gedanklich durch Entfernung stark n-dotierte Gebiete an dem mit Bezugszeichen 23 versehenen Stellen hervor. An den Unterbrechnungen 23 wird die Grenze zwischen p-Wanne 9 und darin eingebrachtem stark p-dotierten Gebiet 11 sichtbar. Figur 3c zeigt eine erfindungsgemäße p- Wannenanordnung 10 für p-Wannen, die in unmittelbarer Nachbarschaft zum Anodengebiet 4 stehen. Dabei weist die p- Wanne 10 ein U-Kathodengebiet 21 auf, das aus Figur 3a durch Weglassung n-dotierter Bereiche an der mit Bezugszeichen 23 versehenen Stelle hervorgeht, an der analog zur Figur 3b wieder die Grenze zwischen stark p-dotierten Gebiet 11 und p-Wanne 10 ersichtlich wird. Die Unterbrechung 23 ist dabei zum Anodengebiet 4 hin orientiert. Figur 3d zeigt ein weiteres Ausführungsbeispiel eines in unmittelbarer
Nachbarschaft zum Anodengebiet 4 stehenden p-Wannengebiets 10: Dabei weist das eckfreie U-Kathodengebiet 22 mehrere Teilgebiete auf, die in den Ecken der p-Wanne 10 und an der dem Anodengebiet 4 zugewandten Seite Unterbrechungen 23 aufweisen, an denen in der dargestellten Ansicht die Grenze zwischen stark p-dotiertem Gebiet 11 und p- annengebiet 10 sichtbar wird.
Ein Latch-up im beschriebenen Halbleiterbauelement wird ausgelöst durch eine Vorwärtspolung des n+/p+-Übergangs zwischen dem stark p-dotierten Gebiet 11 und dem stark n- dotierten Gebiet 12 in den p-Wannen 9 beziehungsweise 10 in Folge einer Umströmung des Kathodengebiets 12 durch einen Löcherstrom. Zur Abschwäc ung dieses unerwünschten Effekts besitzt in der erfindungsgemäßen Ausgestaltung der p-Wannen die p-Wanne 10 beispielsweise an ihrer dem Driftgebiet benachbarten Kante keinen Bereich mit starker n-Dotierung (Figur 3c beziehungsweise 3d) . Dadurch ergibt sich ein Bypaß für den Löcherstrom und die Latch-up-Festigkeit des IGBT's wird erhöht, da genau an der Seite mit der höchsten
Löcherstromdichte kein stark n-dotierter Bereich vorhanden ist, der zum frühen Latch-up führen kann. Bei den p-Wannen kann aufgrund ihrer größeren Entfernung zum Driftgebiet 6 von einem Bypaß an den Kanten abgesehen werden. Aufgrund der Geometrie kommt es jedoch in den Ecken auch der p-Wannen 9 zu erhöhten Löcherstromdichten. Diesem Effekt kann durch zwei Maßnahmen begegnet werden: Einerseits durch gegeneinander versetztes Anordnen der p-Wannen ähnlich einem Schachbrettmuster, andererseits aber auch durch Löcherbypässe in den Ecken der p-Wannen 9 und auch 10 (vergleiche Figur 3b und 3d) . Die Latch-up-Festigkeit wird weiterhin durch die Aufteilung des Löcherstroms auf mehrere p-Wannen und durch den im LVIGBT insbesondere im Abschaltfall vorhandenen vertikalen Stromfluß erhöht. Die Vielzahl parallel geschalteter Kanalbereiche, die sich durch die Inselstruktur und die ringförmige Anordnung des Kathodengebiets 12 ergibt, gewährleistet gleichzeitig gute Durchlaßeigenschaften. Die Durchlaßeigenschaft ist gut, da der Quotient aus Umfang und Fläche der p-Wannen 9 bzw. 10 groß ist und ferner eine Vielzahl von Inseln pro
Anodengebiet 4 anordenbar ist. Der große Wert des genannten Quotienten drückt eine gute Leitfähigkeitsmodulation im Bereich der durch die p-Wannen gebildeten MOS-Steuerköpfe bei gegebenem Kanalwiderstand aus . Der Gesamtkanalwiderstand selbst ist klein, da eine Vielzahl von Kanalbereichen parallelgeschaltet sind. Wie auch schon in Figur 1 beschrieben, sind die p-Wannen 9, 10 durch eine Kathodenmetallisierung miteinander und mit dem Bezugspotential verbunden. Die Kontaktierung ist dabei so ausgeführt, daß die stark p-dotierten Gebiete 11 und die Kathodengebiete 12 miteinander kurzgeschlossen sind.
Figur 3e-f zeigen Abwandlungen der Ausführungsform nach Figur 3b: die n-Gebiete 20 sind etwas verlängert, so daß sie sich an den Ecken berühren (Figur 3e) bzw. etwas überlappen und so ein einziges zusammenhängendes n-Gebiet 20 bilden (Figur 3f) ; im letzteren Fall sind die Unterbrechungen zu Aussparungen an den Ecken degeneriert. Figur 3g- 1 zeigen Abwandlungen der Ausführungsformen nach Figur 3b, e bzw f, bei denen die p-Wanne 9 abgerundete oder abgeschrägte Ecken aufweist, einhergehend mit entsprechend an den Ecken abgerundeten bzw. abgeschrägten Öffnungen in der darüberliegende Gateelektrode 15 bzw. 26. Vorteilhaft ist hier eine höhere Durchbruchspannung im Vergleich zu einer Anordnung nach Figur 3a,b,e bzw. f. Figur 3m-t zeigen Abwandlungen zur Anordnung nach Figur 3d, analog zu den Figuren 3e-l, die alle Abwandlungen der Anordnung nach Figur 3b sind. Bei beiden Wannentypen 9 bzw. 10 können die Ecken der in ihrer Mitte liegenden stark p-dotierten Gebiete 11 ebenfalls abgerundet oder abgeschrägt werden (Figur 3u,v bzw. z,za) oder zum Rand der die Form der p-Wannen 9,10 festlegenden Öffnungen den Gateelektroden 15 bzw. 26 durchgezogen werden (Figur 3w,x,y bzw. zb,zc,zd) . Dabei ist es günstig, in den Wannen 10 das Gebiet 11 auf der gesamten der Anode 4 zugewandten Seite bis an den Rand der Öffnungen der Gateelektroden durchzuziehen. Aus Darstellungsgründen sind in Figur 3u-zd nur die p-Wanne 9 bzw. 10 und das p- Gebiet 11 dargestellt.
Figur 4 zeigt ein LVIGBT-Bauelement wie in Figur 1 beschrieben, inklusive des p-Stegs 13. Dabei sind in der bereits im Zusammenhang mit Figur 1 beschriebenen Art und Weise Kanalbereiche, insbesondere Kanalbereiche, die dem Anodengebiet 4 benachbart sind, über ein Steuergate 26 ansteuerbar, wohingegen vom Driftgebiet 6 und vom
Anodengebiet 4 weiter abgelegene Kanalbereiche über ein vom Steuergate 26 elektrisch isoliertes Klammergate 27 ansteuerbar sind.
LIGBT-Bauelemente mit mehreren parallelgeschalteten
Kanalbereichen pro Anodengebiet erlauben allgemein eine Auftrennung der Gateansteuerung in ein Steuergate und in ein Klammergate, wobei die den Gates zugeordneten MOS- Kanalbereiche jeweils das gleiche Anodengebiet ansteuern. Also auch bei streifenförmigen p-Wannen beispielsweise, wie sie in der deutschen Patentanmeldung mit dem Aktenzeichen 197 25 091.2 beschrieben sind, ist eine solche Aufteilung einsetzbar. Die Verwendung solch einer Aufteilung in einer elektronischen Schaltung wird im Zuammenhang mit Figur 5 näher beschrieben. Figur 5 zeigt verschiedene Ausführungsbeispiele einer Einbindung eines feldgesteuerten Halbleiterbauelements mit getrenntem Steuer- und Klammergate in eine elektronische Schaltung. Figur 5a zeigt einen LIGBT 30 mit einem
Anodenanschluß A und einem Kathodenanschluß K sowie einem Rückseitenanschluß RS . Kathodenanschluß und Rückseitenanschluß sind mit Masse verbunden. Der Anodenanschluß A ist über eine induktive Last 31 mit einer Versorgungsspannung U verbunden. Das Bauelement 30 wird über eine als Widerstand ausgestaltete Steuerschaltung 36, an deren Eingang 38 ein Steuersignal anlegbar ist, über das Steuergate 26 angesteuert. Eine Klammerschaltung 35, die aus einer Reihenschaltung von zwei Zenerdioden und einer Diode sowie einem weiteren Widerstand besteht, verbindet den
Anodenanschluß A des Bauelements mit dem Klammergate 27. In Figur 5b ist die Steuerschaltung 36 mit der KlammerSchaltung 35 zu einer Einheit verschmolzen, über das am Steuereingang 38 anliegende Steuersignal und das Anodenpotential wird gemäß der Verschaltung 35, 36 ein entsprechendes Potential auf Steuergate 26 und Klammergate 27 gegeben. Figur 5c zeigt eine verallgemeinerte Darstellung der Ansteuerung von Steuergate 26 und Klammergate 27 des LIGBT' s 30, wobei eine mit dem Anodenanschluß A verbundene Klammerschaltung 35 vorgesehen ist, deren Ausgangssignal an der Steuerschaltung 39 anliegt, die zusammen mit dem Ausgangssignal der Klammerschaltung 35 das am Steuereingang 38 anliegende Steuersignal verarbeitet und Steuergate 26 sowie Klammergate 27 mit geeigneten Potentialen beaufschlagt. Wie bereits oben beschrieben wird ein Latch-up ausgelöst durch eine
Vorwärtspolung des n+/p-Übergangs in den p-Wannen infolge der Umströmung des Kathodengebiets durch einen Löcherstrom. Bei einer hohen Induktivität der Last 31 können hohe Spannungsspitzen am Anodenanschluß A auftreten. Um die Spannungsspitze schnell abzubauen, ohne ein Latch-up zu bewirken, wird über die Klammerschaltung 35 und das Klammergate 27 bevorzugt die Gruppe von Kanalbereichen angesteuert, die weiter entfernt vom Driftgebiet 6 beziehungsweise Anodengebiet 4 liegen. Dadurch wird eine hohe Lochstromdichte in den nahe dem Driftgebiet gelegten p- Wannen verhindert und somit ein vorzeitiger Latch-up unterbunden. Andererseits saugen diese nahegelegenen p- Wannen 10 einen Teil des Löcherstroms ab, so daß auch die weit vom Driftgebiet entfernten p-Wannen 9 entlastet werden, die dann im Falle von Spannungsspitzen am Anodenanschluß A und aufgrund der stärkeren Ansteuerung im Vergleich zu den p-Wannen, die über das Steuergate angesteuert werden, den Großteil des Stromes tragen. Figur 5a stellt eine völlige Trennung von Klammer- und Ansteuerkreis dar, im Gegensatz zum Ausführungsbeispiel nach Figur 5b. Figur 5c zeigt in allgemeinerer Form eine teilweise Trennung von Klammer- und Ansteuerkreis mit dem Vorteil einer Entlastung der Ansteuerschaltung, da sich die im Klammerkreis auftretenden steilflankigem Signale von der Ansteuerschaltung fernhalten lassen. Die Latch-up-Festigkeit wird weiterhin durch den im LVIGBT insbesondere im Absch lt- und Klammerfall vorhandenen vertikalen Stromfluß erhöht . Diese vom Anodengebiet zur Rückseite fließende Stromkomponente führt für eine gegebene Anodenstromdichte zu einer Entlastung des lateralen Strompfades und ist im Abschalt- und Klammerfall besonders hoch.
Figur 6 zeigt einen Ausschnitt 49 aus einem Halbleiterchip, mit einem Gebiet 40, in dem ein LIGBT der zuvor beschriebenen Art angeordnet ist. Der LIGBT ist insbesondere im Bereich der p-Wanne 9 nur schematisch dargestellt; zusätzlich eingezeichnet sind neben der Gate-Elektrode G und dem auf dem Anodengebiet 4 aufgebrachten Anodenanschluß A ein an der Rückseite des Halbleiterchips 49 aufgebrachter Rückseitenkontakt RS, der mit Masse 46 verbunden ist. Der - li ¬
schwach p-dotierte Bereich 1 weist eine Schichtdicke 45 von größer als lOμm im Bereich des Gebiets 40 auf. Es ist weiterhin ein Gebiet 43 vorgesehen, in dem weitere LIGBT' ε beziehungsweise eine Logikschaltung anordenbar sind. Das weitere n-Gebiet 48 kann im Vergleich zum n-Gebiet 3 des Gebiets 40 dicker ausgelegt werden oder auch eine andere Dotierstoffkonzentration haben. Im Gebiet 40 ist das n- Gebiet 3 nur deshalb relativ dünn ausgelegt, da insbesondere eine Resurf-Anordnung zu einer weiteren vorteilhaften Ausgestaltung des erfindungsgemäßen Bauelements führt, wie bereits in der Patentanmeldung mit dem Aktenzeichen 1 97 25 091.2 beschrieben. Das Gebiet 43 ist vom Gebiet 40 durch eine Isolationsanordnung 41 getrennt. Diese Isolationsanordnung 41 weist einen stark p-dotierten Wall 47 auf, der sowohl das schwach n-dotierte Gebiet 48 als auch das schwach n-dotierte Gebiet 3 völlig durchdringt und mit dem schwach p-dotierten Bereich 1 in elektrischer Verbindung steht. Der p-Wall 47 ist mit dem Kathodenanschluß K kurzgeschlossen und mit dem Bezugspotential 46 (Masse) verbunden. In Figur 7 weist die Isolationsanordnung 41 nicht einen in sich geschlossenen p-Wall 47, sondern zwei Teilwälle 50, 51 auf, die ein schwach n-dotiertes Gebiet 52 lateral einschließen. Dieses lateral eingeschlossene n- Gebiet 52 ist mit einem postiven Schutzpotential V belegt. Die Isolationsanordnung 41 in Figur 6 und 7 umschließt randständig den LIGBT, der im Gebiet 40 angeordnet ist. Lediglich zum Gebiet 43 hin ist dabei in Figur 7 das Gebiet 40 zusätzlich durch den p-Wall 50 abgeschirmt. Das n-Gebiet 52 ist dabei von den p-Wällen 50 und 51 lateral vollständig umgeben: vor und hinter der Zeichnungsebene der Figur 7 (nicht eingezeichnet) sind die Gebiete 50 und 51 über weitere stark p-dotierte Gebiete verbunden, so daß das n- Gebiet 52 lateral von stark p-dotierten Gebieten vollständig umringt ist. Die Isolationsanordnungen 41 nach Figur 6 und 7 sind insbesondere für leitfähigkeitsmodulierte Leistungsbauelemente, wie LIGBT' s hoher Sperrfähigkeit geeignet und benutzen die mit dem LIGBT kompatible Schichtenfolge schwach p-dotiertes Substrat 1 auf stark p- dotiertes Gebiet 2. Die von der Chipoberseite eingebrachten stark p-dotierten Wälle saugen ebenso wie die rückseitig angeordnete stark p-dotierte Schicht 2 auf der Rückseite des Chips Löcher ab, die einen Teil des Stromtransports innerhalb des Chips, insbesondere im LIGBT, übernehmen. Um den Durchlaßspannungsabfall des LIGBT gering zu halten, kann die Isolationsanordnung 41 jeweils nur an der Peripherie der Endstufe beziehungsweise der Endstufen eingesetzt werden. Am Chiprand erfüllt die Isolationsanordnung gleichzeitig die Aufgabe eines definierten Randabschlusses. Zusätzlich kann ein zusätzlich vorgesehenes Zwischengebiet 52, wie in Figur 7 dargestellt, mit einem postiven Potential V belegt werden und zum Absaugen eines Teils der einen Teil des Gesamtstromes tragenden Elektronen benutzt werden. Das stark p-dotierte Gebiet 2 auf der Chiprückseite saugt Löcher zusätzlich zu den tiefen Wällen 47, 51, 50 ab und bindet so zusammen mit diesen das Isolationsgebiet gut an Masse an. Das in Figur 7 dargestellte tiefe n-Gebiet 52, das über eine starke n-Aufdotierungszone 54 mit der postiven Spannung V verbunden ist, saugt überdies Elektronen ab. Ein lateraler Stromfluß und damit eine Querbeeinflussung der Gebiete 40 und 43 wird somit effektiv abgeschirmt. Die Isolationsanordnungen 41 sind kompatibel mit vergrabenen Schichten zur Isolation im Bereich der Logikschaltungen, die in Gebieten 43 angeordnet sind. Die Isolationsanordnungen sind auch bei Halbleiterbauelementen einsetzbar, die statt inselförmiger Strukturen ineinandergreifende Fingerstrukturen für Anode und Kathode aufweisen, wie sie beispielsweise in der deutschen Patentanmeldung mit dem Aktenzeichen 197 25 091.2 beschrieben sind. Figur 8 zeigt exemplarisch eine Draufsicht auf eine Halbleiteranordnung mit zwei LVIGBT-Gebieten 40, zwischen denen zwei Logikgebiete 43 angeordnet sind. Der Rand der Anordnung und die Gebiete 40 sind vom Teilwall 51 umgeben, während die Logikgebiete 43 zusätzlich durch einen weiteren Teilwall 50 von den LVIGBT-Gebieten abgetrennt sind. Zwischen den Teilwällen 50 und 51 liegt dabei das bereits beschriebene Zwischengebiet 52, das mit einem Schutzpotential belegt wird. Die in Figur 8 nicht eingezeichneten Kontaktierungen der Teilwälle werden dabei derart zusammengeschaltet zu einem gemeinsamen Massepunkt, daß zuerst jeweils die Gebiete 50 bzw 51 miteinander elektrisch verbunden werden und danach schließlich die gemeinsamen Kontaktierungen der Gebiete 50 und 51 zusammengeführt werden. Der gemeinsame Massenpunkt kann im Chip angeordnet sein oder auch außerhalb. Im letzteren Fall werden die Kontaktierungen der Gebiete 50 und 51 über Drahtbonds auf Beine des Gehäuses der integrierten Anordnung geführt und dann extern verschaltet. Durch solche getrennte Masseführungen wird ein Übersprechen zwischen den LVIGBT- Gebieten bzw. zwischen den LVIGBT-Gebieten und den Logikgebieten minimiert . Dieses Übersprechen entsteht durch Spannungsabfälle auf den Masse-Metallisierungen, wenn im Betrieb über sie ein großer Strom geführt wird. Die verschiedenen Massen sollten daher am besten quasi sternförmig nur an einem gemeinsamen Punkt zusammengeführt werden .

Claims

Ansprüche
1. Feldgesteuertes Halbleiterbauelement, insbesondere LIGBT, auf einer p-Schicht (1) , auf deren Vorderseite ein n-Gebiet (3) angeordnet ist, das mindestens eine p-Wanne (9; 10) aufweist, die einen über eine Gateelektrode (15) ansteuerbaren Kanalbereich (14) aufweist, wobei in die p- Wanne ein stark n-dotiertes Kathodengebiet (12) eingebettet ist, dadurch gekennzeichnet, daß das n-Gebiet (3) ein Anodengebiet (4) aufweist, daß das Kathodengebiet (12) ringförmig parallel zum Rand der p-Wanne verläuft und mindestens an einer Stelle eine Unterbrechung oder Aussparung (23) aufweist und daß die Kathodengebiete (12) der p-Wannen, die dem Anodengebiet (4) benachbart sind, eine Unterbrechung entlang der dem Anodengebiet zugewandten Seite aufweisen.
2. Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, daß die p-Wanne rechteckformig, insbesondere quadratisch, ist und daß die Unterbrechungen (23) des Kathodengebiets an den Ecken angeordnet sind.
3. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zwischen der mindestens einen p-Wanne und dem Anodengebiet eine in das n- Gebiet (3) eingebettete p-Rinne (7) angeordnet ist.
4. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine erste Gruppe von Kanalbereichen über ein Klammergate (27) und eine zweite Gruppe von Kanalbereichen über ein Steuergate (26) , das vom Klammergate (27) elektrisch isoliert ist, ansteuerbar ist.
5. Halbleiterbauelement nach Anspruch 4, dadurch gekennzeichnet, daß eine externe induktive Last in Reihe geschaltet ist und daß eine Steuerschaltung (36; 39) vorgesehen ist, die einen Steuereingang (38) aufweist, an dem ein Steuersignal anliegt, und daß eine Klammerschaltung (35) vorgesehen ist, die mit dem Anodenanschluß des Bauelements verbunden ist, wobei mittels der Klammerschaltung und/oder der Steuerschaltung das Klammergate und/oder das Ansteuergate in Abhängigkeit vom Anodenpotential und vom Steuersignal unterschiedlich ansteuerbar sind.
6. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine
Isolationsanordnung (41) vorgesehen ist, daß die p-Wannen (9; 10) und das Anodengebiet (4) von der Isolationsanordnung (41) lateral vollständig umgeben sind und daß die Isolationsanordnung (41) einen das Anodengebiet vollständig einschließenden stark p-dotierten Wall (47; 51) aufweist, der ihn umgebende n-Gebiete (3; 48) durchdringt und der mit der p-Schicht (1) in Verbindung steht und der mit den Kathodengebieten (12) kurzgeschlossen ist, wobei der Wall abschnittsweise zwei Teilwälle (50; 51) aufweist, die ein Zwischengebiet (52) einschließen, das mit einem positiven Schutzpotential (V) belegt ist.
7. Halbleiterbauelement, insbesondere LIGBT, auf einer p- Schicht (1), auf deren Vorderseite ein n-Gebiet (3) angeordnet ist, das mindestens eine p-Wanne aufweist, die einen über eine Gateelektrode (15) ansteuerbaren Kanalbereich (14) aufweist, wobei in die p-Wanne ein stark n-dotiertes Kathodengebiet (12) eingebettet ist, dadurch gekennzeichnet, daß das n-Gebiet (3) ein Anodengebiet (4) aufweist und daß eine Isolationsanordnung (41) vorgesehen ist, daß die p-Wanne und das Anodengebiet (4) von der Isolationsanordnung (41) lateral vollständig umgeben sind und daß die Isolationsanordnung (41) einen das Anodengebiet vollständig einschließenden stark p-dotierten Wall (47; 51) aufweist, der ihn umgebende n-Gebiete (3; 48) durchdringt und der mit der p-Schicht (1) in Verbindung steht und der mit dem Kathodengebiet (12) kurzgeschlossen ist, wobei der Wall abschnittsweise zwei Teilwälle (50; 51) aufweist, die ein Zwischengebiet (52) einschließen, das mit einem positiven Schutzpotential (V) belegt ist.
8. Bauelement wie in einem der vorhergehenden Ansprüche beschrieben, dadurch gekennzeichnet, daß n- und p- Dotierungen vertauscht sind und alle vom Masse- Bezugspotential abweichenden Potentiale gegenüber den vorhergenannten Ansprüchen ein umgekehrtes Vorzeichen aufweisen.
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