DE3834841C2 - Integrierte Anordnung in einem Substrat zur Vermeidung parasitärer Substrateffekte - Google Patents
Integrierte Anordnung in einem Substrat zur Vermeidung parasitärer SubstrateffekteInfo
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Description
Die Erfindung betrifft eine integrierte Anordnung in einem Substrat zum Abschirmen
der Injektion von Ladungen in das Substrat.
Es ist bekannt, daß beim Speisen einer induktiven oder kapazitiven Last für ein
einwandfreies Arbeiten des Systems es erforderlich ist, den sich in der Last
ansammelnden Strom nach Masse zu leiten. Wird eine Last durch integrierte
Schaltungen gespeist, so wird das Substrat der Anordnung mit Masse verbunden
und die Ableitung erfolgt durch eine zwischen der Epitaxialschicht (die die Kathode
bildet) und dem Substrat (das die Anode der Diode bildet) angeordnete Diode. Um
den Strom beim Abschalten der Last abzuleiten, wird die Diode in Durchlaßrichtung
vorgespannt, und die Epitaxialeinbuchtung erhält eine negative Spannung gegenüber
Masse. In diesen Zustand injiziert die Epitaxialeinbuchtung bei einer solchen
negativen Spannung Strom in das Substrat und verhält sich wie der Emitter eines
parasitären NPN-Transistors. Andere Epitaxialeinbuchtungen der selben Anordnung,
die eine größere Spannung als das Substrat aufweisen, sammeln die injizierten
Elektronen und verhalten sich wie der Kollektor des parasitären Transistors.
Diese Injektion von Ladungen in Epitaxialeinbuchtungen bei hoher Spannung muß
vermieden werden, weil sie zu folgenden Problemen führt:
- 1. Unerwünschte Verlustleistungen.
- 2. Wenn die Epitaxialeinbuchtungen die Basis eines querliegenden PNP- Transistors sind, bewirken die injizierten Ladungen, daß dieser PNP- Transistor (d. h. ein Treibertransistor) wieder einschaltet.
- 3. Eine Erhöhung des Basisstromes des querliegenden PNP-Transistors, was zu einer Fehlfunktion der Anordnung führt.
Um die oben aufgezeigten Probleme zu vermeiden, werden derzeit zwei Lösungen
benutzt, die beide dazu dienen, einen Strompfad mit einer niedrigeren Impedanz als
die anderer Epitaxialeinbuchtungen der Schaltung zu schaffen, um den gesamten
in eine solche Epitaxialeinbuchtung injizierten Strom bei negativer Spannung
gegenüber Masse zu sammeln und abzuleiten. Solche Lösungen haben z. B. eine
ähnliche Struktur wie in Fig. 1 gezeigt und enthalten eine isolierte Epitaxial
einbuchtung, die die gesamte Epitaxialeinbuchtung umgibt, die eine negative
Spannung gegenüber Masse annimmt. Solche isolierten Einbuchtungen enthalten
in ihrem Innern eine vergrabene Schicht und eine versenkte Schicht, wobei beide
eine stärkere Dotierung als die Epitaxialschicht haben. Diese Struktur wird dann mit
Masse oder der Betriebsspannung verbunden, abhängig von der angewandten
Lösung.
Solche bekannten Lösungen sind jedoch nicht in der Lage, das Problem der
injizierten Ladungen vollständig zu lösen. Denn sie sind einerseits nicht in der Lage,
den Strom in Richtung auf die Schaltung vollständig zu eliminieren und andererseits
reduzieren sie nicht die Verlustleistung. Die Lösung mit der Verbindung nach Masse
ist darüber hinaus bei hohen Spannungen nicht so gut wie die Lösung mit
Epitaxialeinbuchtungen bei der die injizierten Ladungen durch die Epitaxial
einbuchtungen nach Masse abgeleitet werden. Die Lösung mit Verbindung zur
Betriebsspannung hat den Nachteil einer höheren Verlustleistung, da sich die
injizierten Ströme in Richtung des höchsten Spannungspotentials sammeln.
Eine weitere bekannte Lösung ist in der EP-A-261 556 beschrieben und enthält vier
integrierte Strukturen, die Ladungssammelregionen bilden oder Strukturen zur
Begrenzung der Spannungen in den Regionen der Anordnung aufweisen. Obwohl
diese Lösung das Problem der injizierten Ladungen vollständig löst, kann sie
aufgrund ihres großen Platzbedarfes nicht immer angewandt werden.
Aus der DE 35 07 181 A1 ist bereits eine Schaltungsanordnung zur Vermeidung
parasitärer Substrateffekte in integrierten Schaltkreisen bekannt, wie sie z. B. beim
Betrieb von integrierten Schaltungen mit induktiven Lasten auftreten. Es werden
hierzu Schaltungsmittel integriert, die die entsprechenden Potentiale im Substrat
definieren, so daß die störenden parasitären Substrateffekte nicht mehr auftreten
können.
Der Erfindung liegt daher die Aufgabe zugrunde, eine integrierte Anordnung zum
Abschirmen der Injektion von Ladungen in ein Substrat zu schaffen, die bei
geringem Platzbedarf zur Minimierung der Verlustleistung beiträgt.
Diese Aufgabe wird durch eine integrierte Anordnung mit den Merkmalen des
Patentanspruches 1 gelöst.
Einzelheiten und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung
eines bevorzugten Ausführungsbeispieles hervor, wobei Bezug auf die beigefügten
Zeichnungen genommen wird.
Es zeigen:
Fig. 1 einen Querschnitt durch einen Halbleiterkörper zur Erläuterung der Schutz
anordnung gemäß einer bekannten Anordnung;
Fig. 2 einen Querschnitt durch einen Halbleiterkörper mit der erfindungsgemäßen
integrierten Anordnung; und
Fig. 3 eine äquivalente Schaltung der Anordnung nach Fig. 2.
Es wird zunächst Bezug auf Fig. 1 genommen, die eine bekannte Struktur zeigt. Sie
enthält eine isolierte Einbuchtung, die sich um die Epitaxialeinbuchtung auf
Massepotential herumerstreckt und mit Masse oder der Betriebsspannung
verbunden ist. Fig. 1 zeigt ein Substrat 1 des P-Typs, eine Epitaxialschicht 2 des
N-Typs und isolierende Bereiche 5 und 6 des P-Typs, die sich von der Hauptfläche
der Anordnung bis zu dem Substrat 1 erstrecken und die Epitaxialschicht 2 in eine
Mehrzahl von isolierten Einbuchtungen aufteilen, d. h. die Einbuchtung 3 der
bekannten Schutzanordnung und die Einbuchtung 4, die z. B. an die Last
angeschlossen ist und unter bestimmten Arbeitsbedingungen des Systems eine
niedrigere Spannung als das Substrat erreichen soll. Innerhalb dieser Einbuchtung
3 ist eine vergrabene Schicht 7 des N+-Typs vorgesehen, die sich auf der
Verbindungsfläche zwischen dem Substrat und der Einbuchtung 3 erstreckt. Eine
versenkte Schicht mit N+-Typ Leitfähigkeit erstreckt sich von der vergrabenen
Schicht 7 zu der Hauptfläche der Anordnung. An dieser Fläche innerhalb der
versenkten Schicht ist eine N+-Typ Region 9 mit einem Anschluß 11 verbunden,
der dazu dienen kann, eine Verbindung der Schutzanordnung mit Masse oder der
Betriebsspannung herzustellen. Die gesamte Oberfläche der Anordnung wird
darüber hinaus durch eine Oxidschicht 10 abgedeckt.
Fig. 2 zeigt nun den Aufbau der integrierten Schutzanordnung gemäß der Erfindung.
In der Figur zeigt das Bezugszeichen 20 das Substrat mit P-Typ Leitfähigkeit,
während das Bezugszeichen 21 allgemein die Epitaxialschicht mit N-Typ Leitfähig
keit zeigt. Eine Mehrzahl von isolierenden Bereichen 22, 23, 24 mit P-Typ Leitfähig
keit erstreckt sich von der Hauptfläche der Anordnung 29 bis zu dem Substrat 20
und teilt die Epitaxialschicht 21 in eine Mehrzahl von isolierten Einbuchtungen ein,
wie durch die Bezugszeichen 26 bis 28 angedeutet wird. Im vorliegenden Fall
bezeichnet das Bezugszeichen 26 die mit der Last verbundene Epitaxialeinbuchtung,
die Massepotential erreichen soll, während die Bezugszeichen 27 und 28 zwei
andere Expitaxialeinbuchtungen bezeichnen, die auf einem höheren Potential als das
Substrat eingestellt werden und somit den Kollektor von parasitären Transistoren
bilden können, wie nachfolgend noch erläutert wird.
Wie aus Fig. 2 hervorgeht, befindet sich an der Verbindungsfläche der Epitaxial
einbuchtung 26 und dem Substrat 20 eine vergrabene Schicht 30 mit N+-Typ
Polarität, von der sich versenkte Schichten mit N+-Typ Leitfähigkeit erstrecken, wie
durch die Bezugszeichen 31, 32 und 33 angedeutet wird. Diese versenkten Regio
nen grenzen innerhalb der Epitaxialeinbuchtung 26 eine erste Epitaxialregion 26' ab,
in der eine Vorspannung verhindernde Struktur implementiert wird (wie noch
nachfolgend beschrieben wird) sowie eine Epitaxialregion 26", in der die die Last
treibenden Elemente vorgesehen sind; dieser Transistor 35 ist in der Figur
gestrichelt gezeichnet. Die Region 26" kann typischerweise ein Finger eines
Leistungstransistors sein, dessen Ausgangsanschluß (in Fig. 2 durch das Bezugs
zeichen 44 gekennzeichnet) mit der Last verbunden ist. Die Region 26" wird
natürlich solange wiederholt, wie Finger des Leistungstransistors der Treiber
schaltung vorgesehen sind.
Innerhalb der Epitaxialregion 26' ist darüber hinaus eine Region 36 mit P-Typ
Leitfähigkeit enthalten, die wiederum eine Region 37 mit N-Typ Leitfähigkeit enthält.
Diese Regionen 36 und 37 bilden die Basis und den Kollektor eines Transistors,
dessen Emitter durch die vergrabene Schicht 30 gebildet wird. Gemäß der Erfindung
ist die Basisregion 36 mit Masse verbunden (angedeutet durch das Bezugszeichen
39), während die Kollektorregion 37 mit dem isolierenden Bereich 23 mittels einer
Metallisierung oder einer polykristallinen Siliziumverbindung auf der Fläche 29 der
Anordnung verbunden ist.
Wie aus der Fig. 2 hervorgeht, ist die Isolationsregion 22 darüber hinaus bei 47 mit
Masse verbunden, während an der Verbindungsfläche zwischen der Epitaxial
einbuchtung 27 und dem Substrat 30 eine vergrabene Schicht 40 der N+-Typ
Leitfähigkeit vorgesehen ist, die wiederum mit einer versenkten Schicht 41 sowie
mit dem Anschluß 42 verbunden ist.
Das äquivalente Schaltbild der Anordnung nach Fig. 2 ist in Fig. 3 gezeigt. In dieser
Figur zeigt das Bezugszeichen 51 den die Vorspannung abbauenden Transistor, der
durch die vergrabene Schicht 30 (der Emitter), die Region 36 (die Basis) und die
Region 37 (der Kollektor) gebildet wird. Das Bezugszeichen 50 dagegen zeigt den
parasitären Transistor, der durch die vergrabene Schicht 30 (Emitter), durch das
Substrat 20 (Basis) und die Isolationseinbuchtung der Schaltung (z. B. die
Einbuchtung 27 mit der vergrabenen Schicht 40, dem Emitter) gebildet wird. Fig.
3 zeigt außerdem eine Diode 52, die an der Verbindungsschicht zwischen dem
Substrat 20 (Anode) und der vergrabenen Schicht 30 (Kathode) gebildet wird. Der
Figur ist außerdem der Widerstand 53 zu entnehmen, der entlang des isolierenden
Bereiches 23 und des Substrates 20 sowie des isolierenden Bereiches 22 zwischen
dem Kollektor des die Vorspannung abbauenden Transistors 51 und Masse 47
gebildet wird.
Die beschriebene Anordnung arbeitet wie folgt. Der Transistor 51, dessen Emitter
und Kollektor parallel zur Basis-Emitter-Verbindung des parasitären Transistors 50
geschaltet sind, bewirkt den Abbau einer Vorspannung an dieser Verbindung in der
Region, die in Richtung auf die Epitaxialeinbuchtungen gerichtet ist, die sich
gegenüber den Epitaxialeinbuchtungen 26 (auch epitaxiale Rezirkulationsein
buchtung genannt) auf einer hohen Spannung befindet, wenn der in der Last
gespeicherte Strom die Richtung umkehrt bzw. rezirkuliert. Dieser Abbau der
Vorspannung bewirkt eine Verminderung des Kollektorstromes des parasitären Tran
sistors 50, d. h., eine Verminderung der in Richtung auf die auf hoher Spannung
stehenden Epitaxialeinbuchtungen 27 und 28 injizierten Ladungen. Vorteilhafterwei
se ist der die Vorspannung abbauende Transistor 51 auf derjenigen Seite der
Epitaxialeinbuchtung 26 angeordnet, die in Richtung auf den äußeren Rand der
Schaltung (in Richtung der Schnittlinie links in der Zeichnung) zeigt, damit keine
Ladungen in Richtung auf die Kollektoren der parasitären Transistoren injiziert
werden. Darüber hinaus kann der die Vorspannung abbauende Transistor einen
inversen Aufbau, d. h., Kollektor und Emitter sind vertauscht, haben. Auf diese
Weise beeinflußt der die Vorspannung abbauende Transistor nicht die elektrischen
Daten des Leistungstransistors oder irgendeines anderen Elementes innerhalb der
Epitaxialregion 26". Tatsächlich erfolgt durch diese Konfiguration keine Reduzierung
der Durchbruchspannung des Leistungstransistors 35, da die Basis-Emitter-Strecke
des Vorspannungstransistors in der Lage ist, die Spannung VCBO des Leistungs
transistors auszuhalten. Darüber hinaus erlaubt die beschriebene inverse Anordnung
das Einfügen des die Vorspannung abbauenden Transistors innerhalb der epitaxialen
Rezirkulationseinbuchtung, wodurch eine erhebliche Platzeinsparung ohne
Reduzierung des Wirkungsgrades der gesamten integrierten Schaltung erreicht wird.
Es wird auch noch erwähnt, daß bei dieser Struktur der Emitter des die Vor
spannung abbauenden Transistors durch die gleiche Schicht gebildet wird, die den
Emitter des parasitären Transistors bildet, so daß eine innere Verbindung zwischen
den beiden Emittern besteht.
Die zwischen dem Substrat 20 und der vergrabenen Schicht 30 gebildete Diode 52
sammelt den durch die vergrabene Schicht 30 injizierten Strom in Richtung Masse
47 auf derjenigen Seite, die in Richtung auf den Rand des Siliziumkörpers zeigt; sie
bildet also einen Teil der Ladungsabschirmanordnung.
Weiter wird noch darauf hingewiesen, daß die zwischen der Kollektorschicht 37 des
Vorspannungs-Transistors und der Isolationsregion 23 gezeigte Verbindung den
Widerstand 53 zwischen dem Kollektor 37 und Masse 47 bildet, so daß an diesem
Widerstand ein geringer Spannungsabfall auftritt, der wiederum die Vorspannung
an der Verbindungsfläche zwischen der vergrabenen Schicht und dem Substrat
abbaut.
Wie aus der vorgehenden Beschreibung klar ist, wird eine Anordnung geschaffen,
die eine maximale Wirkung bei der Elimination von Strömen aufweist, die durch die
Epitaxialschicht 26" und die vergrabene Region 30 in Richtung auf das Substrat 20
injiziert werden, und zwar aufgrund des Abbaus der Vorspannung an dieser
Verbindungsfläche einerseits und durch die Bildung eines Ladungssammlerpfades
aufgrund der Diode 52 andererseits.
Die beschriebene Anordnung erlaubt eine Minimierung der Verlustleistung aufgrund
der Verminderung der injizierten Ladungen aufgrund des Abbaus der Vorspannung
und des Sammelns des größten Teiles des Stromes, der durch die Diode nach
Masse fließt.
Es wird bemerkt, daß die beschriebene Lösung einen sehr geringen Platzbedarf hat,
wodurch das Verhältnis von Wirkungsgrad zur benötigten Fläche optimiert wird.
Schließlich wird noch darauf hingewiesen, daß die beschriebene Anordnung vom
Schaltungsaufbau extrem einfach ist und keine speziellen Produktionsschritte er
fordert, da die in dem die Ladung abbauenden Transistor vorhandenen Regionen
während der Herstellung der verschiedenen Regionen der Treiberanordnung mit
hergestellt werden können.
Die erfindungsgemäße Anordnung kann selbstverständlich variiert und abgewandelt
werden, ohne das erfinderische Konzept zu verlassen. Es wird insbesondere darauf
hingewiesen, daß die Verbindung 38 zwischen der Kollektorregion 37 und dem
isolierenden Bereich 23 und die Masseverbindungen 39 und 47 durch Metallisie
rungen oder durch Polysiliziumleitungen hergestellt werden können, vorzugsweise
auf der Fläche der Anordnung.
Claims (6)
1. Integrierte Anordnung in einem Substrat zum Abschirmen der Injektion von
Ladungen in ein Substrat,
mit einem Substrat (20) eines ersten Leitfähigkeitstyps,
mit einer über dem Substrat (20) liegenden Epitaxialschicht (21) eines zweiten Leitfähigkeitstyps, die der ersten entgegengesetzt ist, und eine Hauptfläche (29) der Anordnung bildet,
mit einer Mehrzahl von isolierenden Bereichen (22, 23, 24), die vom ersten Leitfä higkeitstyp sind und sich quer zur Epitaxialschicht (21) von der Hauptfläche (29) an dem Substrat (20) erstrecken und eine Mehrzahl von isolierten Epitaxialeinbuch tungen (26, 27, 28) zur Darstellung von elektronischen Komponenten, die eine Last treiben, bilden,
bei der die Epitaxialeinbuchtungen (26, 27, 28) eine epitaxiale Umlaufeinbuchtung (26) mit einem Lastanschluß aufweisen und bei der zwischen der epitaxialen Umlaufeinbuchtung (26) und dem Substrat (20) eine vergrabene Schicht (30) vorgesehen ist, die eine Verbindungsfläche mit dem Substrat (20) herstellt, gekennzeichnet durch Schaltungsmittel (36, 37, 38) in der epitaxialen Umlaufein buchtung (26), die elektrisch zwischen die vergrabene Schicht (30) und das Substrat (20) geschaltet sind und dazu ausgebildet sind, eine Vorspannung in der Verbindungsfläche aufzuheben und daß die Schaltungsmittel (36, 37, 38) einen Transistor (51) enthalten, dessen Emitter und Kollektor zwischen das Substrat (20) und die vergrabene Schicht (30) geschaltet sind.
mit einem Substrat (20) eines ersten Leitfähigkeitstyps,
mit einer über dem Substrat (20) liegenden Epitaxialschicht (21) eines zweiten Leitfähigkeitstyps, die der ersten entgegengesetzt ist, und eine Hauptfläche (29) der Anordnung bildet,
mit einer Mehrzahl von isolierenden Bereichen (22, 23, 24), die vom ersten Leitfä higkeitstyp sind und sich quer zur Epitaxialschicht (21) von der Hauptfläche (29) an dem Substrat (20) erstrecken und eine Mehrzahl von isolierten Epitaxialeinbuch tungen (26, 27, 28) zur Darstellung von elektronischen Komponenten, die eine Last treiben, bilden,
bei der die Epitaxialeinbuchtungen (26, 27, 28) eine epitaxiale Umlaufeinbuchtung (26) mit einem Lastanschluß aufweisen und bei der zwischen der epitaxialen Umlaufeinbuchtung (26) und dem Substrat (20) eine vergrabene Schicht (30) vorgesehen ist, die eine Verbindungsfläche mit dem Substrat (20) herstellt, gekennzeichnet durch Schaltungsmittel (36, 37, 38) in der epitaxialen Umlaufein buchtung (26), die elektrisch zwischen die vergrabene Schicht (30) und das Substrat (20) geschaltet sind und dazu ausgebildet sind, eine Vorspannung in der Verbindungsfläche aufzuheben und daß die Schaltungsmittel (36, 37, 38) einen Transistor (51) enthalten, dessen Emitter und Kollektor zwischen das Substrat (20) und die vergrabene Schicht (30) geschaltet sind.
2. Integrierte Anordnung nach Anspruch 1,
dadurch gekennzeichnet, daß die epitaxiale Umlaufeinbuchtung (26) eine Basisre
gion (36) mit dem ersten Leitfähigkeitstyp aufweist sowie eine Kollektorregion (37)
mit dem zweiten Leitfähigkeitstyp, die von der Basisregion (36) umgeben ist;
daß die Basis- und Kollektorregionen (36, 37) zusammen mit der vergrabenen Schicht (30), die die Emitterregionen bildet, den die Vorspannung aufhebenden Transistor (51) darstellen; und
daß die Basisregion (36) mit Masse und die Kollektorregion (37) mit einem der isolierenden Bereiche (23) verbunden ist.
daß die Basis- und Kollektorregionen (36, 37) zusammen mit der vergrabenen Schicht (30), die die Emitterregionen bildet, den die Vorspannung aufhebenden Transistor (51) darstellen; und
daß die Basisregion (36) mit Masse und die Kollektorregion (37) mit einem der isolierenden Bereiche (23) verbunden ist.
3. Integrierte Anordnung nach einem der vorstehenden Ansprüche,
gekennzeichnet durch eine versenkte Region (31, 32, 33), die dem zweiten Leitfä
higkeitstyp entspricht, sich von der vergrabenen Schicht (30) bis zu der Haupt
fläche (29) erstreckt und einen Teil (26') der epitaxialen Umlaufeinbuchtung (26),
die die Basis- und Kollektorregionen (36, 37) enthält, umgibt.
4. Integrierte Anordnung nach einem der Ansprüche 2 oder 3,
dadurch gekennzeichnet, daß der Transistor (51) in der epitaxialen Umlaufein
buchtung (26) auf der Seite angeordnet ist, die in Richtung des äußeren Randes der
Anordnung zeigt.
5. Integrierte Anordnung nach einem der vorstehenden Ansprüche,
dadurch gekennzeichnet, daß zwischen der epitaxialen Umlaufeinbuchtung (26)
und dem äußeren Rand der Anordnung ein isolierender Bereich (22) vorgesehen ist,
der vom ersten Leitfähigkeitstyp ist, sich zwischen der Hauptfläche (29) der
Anordnung und dem Substrat (30) erstreckt und mit Masse verbunden ist.
6. Integrierte Anordnung nach einem der Ansprüche 2 bis 5,
dadurch gekennzeichnet, daß die Kollektorregion (37) mit einem isolierenden
Bereich (23) verbunden ist, der an der Seite der epitaxialen Umlaufeinbuchtung
(26) angeordnet ist, die dem äußeren Rand der Anordnung gegenüberliegt, und
daß dieser isolierende Bereich (23) und das Substrat (20) einen resistiven Pfad zur
Aufhebung einer Vorspannung zwischen der Kollektorregion (37) und der Ver
bindung zur Masse darstellen.
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IT8722290A IT1231894B (it) | 1987-10-15 | 1987-10-15 | Dispositivo integrato per schermare l'iniezione di cariche nel substrato. |
Publications (2)
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10350162A1 (de) * | 2003-10-28 | 2005-06-09 | Infineon Technologies Ag | Halbleiterbauteil |
Families Citing this family (25)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2655196B1 (fr) * | 1989-11-29 | 1992-04-10 | Sgs Thomson Microelectronics | Circuit d'isolation dynamique de circuits integres. |
JPH05102175A (ja) * | 1991-10-07 | 1993-04-23 | Sharp Corp | 半導体装置の製造方法 |
US5408122A (en) * | 1993-12-01 | 1995-04-18 | Eastman Kodak Company | Vertical structure to minimize settling times for solid state light detectors |
US5514901A (en) * | 1994-05-17 | 1996-05-07 | Allegro Microsystems, Inc. | Epitaxial island with adjacent asymmetrical structure to reduce collection of injected current from the island into other islands |
US5545917A (en) * | 1994-05-17 | 1996-08-13 | Allegro Microsystems, Inc. | Separate protective transistor |
US5475340A (en) * | 1994-05-23 | 1995-12-12 | Delco Electronics Corporation | Active biasing circuit for an epitaxial region in a fault-tolerant, vertical pnp output transistor |
US5610079A (en) * | 1995-06-19 | 1997-03-11 | Reliance Electric Industrial Company | Self-biased moat for parasitic current suppression in integrated circuits |
JP3513609B2 (ja) * | 1996-04-19 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置 |
JP3513610B2 (ja) * | 1996-04-19 | 2004-03-31 | 株式会社ルネサステクノロジ | 半導体装置 |
DE69629458T2 (de) * | 1996-05-10 | 2004-06-24 | Allegro Microsystems, Inc., Worcester | Ein gesonderter Schutztransistor zur Verminderung des injizierten Stroms von einer PN-Übergangsisolationsinsel zur anderen |
US5777352A (en) * | 1996-09-19 | 1998-07-07 | Eastman Kodak Company | Photodetector structure |
WO2003005449A1 (en) * | 2001-07-03 | 2003-01-16 | Tripath Technology, Inc. | Substrate connection in an integrated power circuit |
US6787858B2 (en) * | 2002-10-16 | 2004-09-07 | Freescale Semiconductor, Inc. | Carrier injection protection structure |
US6815780B1 (en) * | 2003-04-15 | 2004-11-09 | Motorola, Inc. | Semiconductor component with substrate injection protection structure |
EP1508918A1 (de) * | 2003-08-22 | 2005-02-23 | Freescale Semiconductor, Inc. | Leistungshalbleiterbauelement |
FR2884050B1 (fr) * | 2005-04-01 | 2007-07-20 | St Microelectronics Sa | Circuit integre comprenant un substrat et une resistance |
DE102006013203B3 (de) * | 2006-03-22 | 2008-01-10 | Infineon Technologies Ag | Integrierte Halbleiteranordnung mit Rückstromkomplex zur Verringerung eines Substratstroms und Verfahren zu deren Herstellung |
US7898783B2 (en) * | 2006-08-10 | 2011-03-01 | Texas Instruments Incorporated | Methods and apparatus to reduce substrate voltage bounces and spike voltages in switching amplifiers |
US7538396B2 (en) * | 2007-01-19 | 2009-05-26 | Episil Technologies Inc. | Semiconductor device and complementary metal-oxide-semiconductor field effect transistor |
US7411271B1 (en) * | 2007-01-19 | 2008-08-12 | Episil Technologies Inc. | Complementary metal-oxide-semiconductor field effect transistor |
US7514754B2 (en) * | 2007-01-19 | 2009-04-07 | Episil Technologies Inc. | Complementary metal-oxide-semiconductor transistor for avoiding a latch-up problem |
KR101418396B1 (ko) * | 2007-11-19 | 2014-07-10 | 페어차일드코리아반도체 주식회사 | 전력 반도체 소자 |
US9184097B2 (en) * | 2009-03-12 | 2015-11-10 | System General Corporation | Semiconductor devices and formation methods thereof |
US9318448B2 (en) | 2012-05-30 | 2016-04-19 | Freescale Semiconductor, Inc. | Packaged semiconductor device, a semiconductor device and a method of manufacturing a packaged semiconductor device |
FR3083919A1 (fr) * | 2018-07-13 | 2020-01-17 | Stmicroelectronics (Rousset) Sas | Puce electronique protegee |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3507181A1 (de) * | 1985-03-01 | 1986-09-04 | IC - Haus GmbH, 6501 Bodenheim | Schaltungsanordnung zur vermeidung parasitaerer substrat-effekte in integrierten schaltkreisen |
EP0261556A1 (de) * | 1986-09-25 | 1988-03-30 | STMicroelectronics S.r.l. | Integrierter Schaltkreis zur Abschirmung von Ladungsträgerinjektionen in das Substrat, insbesondere bei Schaltkreisen mit induktiven und kapazitiven Lasten |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3890634A (en) * | 1970-10-23 | 1975-06-17 | Philips Corp | Transistor circuit |
US3931634A (en) * | 1973-06-14 | 1976-01-06 | Rca Corporation | Junction-isolated monolithic integrated circuit device with means for preventing parasitic transistor action |
JPS5153483A (de) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | |
US4233618A (en) * | 1978-07-31 | 1980-11-11 | Sprague Electric Company | Integrated circuit with power transistor |
JPS5599740A (en) * | 1979-01-25 | 1980-07-30 | Toko Inc | Semiconductor device |
FR2492165A1 (fr) * | 1980-05-14 | 1982-04-16 | Thomson Csf | Dispositif de protection contre les courants de fuite dans des circuits integres |
US4496849A (en) * | 1982-02-22 | 1985-01-29 | General Motors Corporation | Power transistor protection from substrate injection |
-
1987
- 1987-10-15 IT IT8722290A patent/IT1231894B/it active
-
1988
- 1988-10-06 FR FR888813123A patent/FR2622053B1/fr not_active Expired - Lifetime
- 1988-10-11 US US07/256,008 patent/US5021860A/en not_active Expired - Lifetime
- 1988-10-11 JP JP63256884A patent/JP2681498B2/ja not_active Expired - Fee Related
- 1988-10-13 DE DE3834841A patent/DE3834841C2/de not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3507181A1 (de) * | 1985-03-01 | 1986-09-04 | IC - Haus GmbH, 6501 Bodenheim | Schaltungsanordnung zur vermeidung parasitaerer substrat-effekte in integrierten schaltkreisen |
EP0261556A1 (de) * | 1986-09-25 | 1988-03-30 | STMicroelectronics S.r.l. | Integrierter Schaltkreis zur Abschirmung von Ladungsträgerinjektionen in das Substrat, insbesondere bei Schaltkreisen mit induktiven und kapazitiven Lasten |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10350162A1 (de) * | 2003-10-28 | 2005-06-09 | Infineon Technologies Ag | Halbleiterbauteil |
DE10350162B4 (de) * | 2003-10-28 | 2011-07-28 | Infineon Technologies AG, 81669 | Halbleiterbauteil |
Also Published As
Publication number | Publication date |
---|---|
US5021860A (en) | 1991-06-04 |
JPH01134960A (ja) | 1989-05-26 |
IT1231894B (it) | 1992-01-15 |
JP2681498B2 (ja) | 1997-11-26 |
FR2622053A1 (fr) | 1989-04-21 |
DE3834841A1 (de) | 1989-05-24 |
FR2622053B1 (fr) | 1992-02-07 |
IT8722290A0 (it) | 1987-10-15 |
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