DE69031610T2 - Monolitisch integrierte Halbleitervorrichtung, die eine Kontrollschaltung und einen Leistungsteil mit vertikalem Stromfluss umfasst, und Verfahren zu ihrer Herstellung - Google Patents

Monolitisch integrierte Halbleitervorrichtung, die eine Kontrollschaltung und einen Leistungsteil mit vertikalem Stromfluss umfasst, und Verfahren zu ihrer Herstellung

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Description

  • Die Erfindung betrifft eine Haibleiterbaugruppe mit einer Steuerschaltung und einer Leistungsstufe mit vertikalem Stromfluß, die in monolithischer Form in einem einzigen Halbleiterchip integriert ist, sowie ein zugehöriges Herstellungsverfahren.
  • Der Zusammenbau einer Leistungsstufe mit bipolaren Transistoren (BJT) und der zugehörigen Steuerschaltung auf demselben Chip ergibt ein sehr kompaktes und wirkungsvolles Bauelement, welches gegenüber separaten Komponenten die folgenden Vorteile hat:
  • - Zuverlässigkeit und Effizienz des Bauelementes werden vergrößert, weil es möglich ist, eine Reihe spezieller Steuereinrichtungen (beispielsweise zum thermischen Abschalten, also dem Abschalten der Leistungsstufe bei Erreichen einer bestimmten Maximaltemperatur, "SOA"-Schutz gegen direkte zweite Durchbrüche etc.) einzubauen, die dann, wenn sie in demselben Chip enthalten sind, wesentlich effizienter sind als eine externe Steuerschaltung;
  • - die Kosten des Systems, welches eine solche Baugruppe verwendet, sind niedriger, weil ein einziges Gehäuse anstatt zweier (oder mehrerer) verwendet wird; dadurch reduzieren sich nicht nur Platzbedarf und Gewicht des Systems, sondern die Zuverlässigkeit insgesamt wird größer.
  • Andererseits wird es bei der Verwendung von BJT-Leistungsstufen schwieriger, andere Probleme zu lösen, wie etwa grundsätzlich die niedrige Schaltgeschwindigkeit, die maximale Stromdichte und die Ausdehnung des sicheren Betriebsbereichs bei Sperrvorspannung (RBSOA). Es ist jedoch eine bekannte Tatsache, daß die Verwendung von MOS-Leistungsstufen nur für Baugruppen ratsam ist, die mit niedrigen Spannungen arbeiten können, nämlich wegen der Probleme, die mit übermäßig großem Serien-Drain-Widerstand (Ron) zusammenhängen. Im Dokument "IEEE Transactions on Electron Devices" 35, Oktober 1988, Nr. 10, Teil 1, Seiten 1676 bis 1682 ist ein Bipolar-Feldeffekttransistor beschrieben. Im Dokument EP-A-0 117 867 ist ein Leistungstransistor und ein Steuertransistor auf einem Substrat offenbart.
  • Die Aufgabe der Erfindung besteht in der Entwicklung einer integrierten monolithischen Halbleiterbaugruppe, welche bei Beibehaltung der oben genannten Vorteile die Überwindung der Probleme ermöglicht, welche mit der Verwendung von BJT- und MOS-Leistungsstufen zusammenhängen. Eine Halbleiterbaugruppe gemäß der Erfindung ist im Anspruch 1 definiert, ein Herstellungsverfahren im Anspruch 3.
  • Die Erfindung ermöglicht es, die Strombelastung, die mechanische Widerstandsfähigkeit und die dynamischen Eigenschaften der Leistungsstufe zu maximieren. Sie bietet ferner die folgenden zusätzlichen Vorteile:
  • - höhere Schaltgeschwindigkeit und dementsprechend niedrigere Leistungsverluste,
  • - höhere Stromdichte und damit kleinere Fläche des Bauelementes,
  • - größere Ausdehnung des RBSOA-Bereiches und damit geringere Komplexität der Treiberschaltung, weil es nicht länger notwendig ist, die Leistungsstufe beim Abschalten induktiver Lasten zu schützen,
  • - leichtere Konstruktion der Leistungsstufe wegen der Modularstruktur des bipolaren Feldeffekttransistors (BMFET) (da der BMFET-Transistor aus einer Mehrzahl identischer Elementarzellen besteht, kann in der Praxis ein bestimmter Betriebsstrom einfach dadurch erreicht werden, daß man die erforderliche Anzahl von Elementarzellen parallelschaltet). Die Merkmale der Erfindung lassen sich durch die folgende Beschreibung und die beiliegenden Zeichnungen besser verstehen, welche ein nicht einschränkendes Beispiel veranschaulichen und in den verschiedenen Figuren zeigen:
  • Fig. 1 den Aufbau einer bekannten Baugruppe;
  • Fig. 2 den Aufbau einer ähnlichen Baugruppe, die jedoch nicht unter die Erfindung fällt;
  • Fig. 3, 4, 5 und 6 ein erstes Beispiel für ein Herstellungsverfahren der Baugruppe nach Fig. 2;
  • Fig. 7 eine elektrische Ersatzschaltung für den Aufbau nach Fig. 6;
  • Fig. 8, 9, 10, 11, 12 ein Herstellungsverfahren für eine erfindungsgemäße Baugruppe; und
  • Fig. 13 den fertigen Aufbau einer Baugruppe, die man bei einer Abwandlung des in den Fig. 8 bis 12 veranschaulichten Verfahrens erhält.
  • Fig. 1 zeigt den bekannten Aufbau einer Halbleiterbaugruppe mit einer Steuerschaltung und einer Leistungsstufe mit vertikalem Stromfluß, die in monolithischer Form auf einem einzigen Chip integriert sind. Aus Gründen der Einfachheit ist nur ein NPN- Transistor der integrierten Steuerschaltung (mit dem Emitteranschluß = E, Basisanschluß = B und Kollektoranschluß = C) und einem bipolaren Leistungstransistor (mit Emitteranschluß = E1, Basisanschluß = B1 und Kollektoranschluß = C1) veranschaulicht.
  • Die Bereiche 1 und 2 bilden zusammen den Isolierbereich des NPN-Niederspannungstransistors, der für den richtigen Betrieb der Baugruppe über einen Anschluß I an den Punkt niedrigsten Potentials der Baugruppe selbst angeschlossen ist.
  • Fig. 2 zeigt den Aufbau einer ähnlichen, nicht von der Erfindung erfaßten Baugruppe. Dieser Aufbau unterscheidet sich von Fig. 1 dadurch, daß der BJT-Leistungstransistor durch einen BMFET-Transistor ersetzt ist (mit dem Sourceanschluß S, Gateanschluß = G und Drainanschluß = D). Das Herstellungsverfahren läßt sich folgendermaßen beschreiben.
  • Eine epitaxiale n-Schicht 2 wächst auf einem n&spplus;-Substrat 1 aus monokristallinem Silizium mit hoher Dotierstoffkonzentration (Fig. 3).
  • Unter Verwendung üblicher Oxidations-, Photomaskier-, Implantations- und Diffusionstechniken wird eine p&spplus;-Zone 3 ausgebildet, welche die horizontale Isolationszone der Komponenten der integrierten Steuerschaltung bildet, und in dieser wird eine n&spplus;- Zone 4 ausgebildet, die als verdeckte Kollektorschicht eines Transistors der integrierten Steuerschaltung dient.
  • An dieser Stelle (Fig. 4) läßt man eine neue epitaktische Schicht wachsen, durch welche eine n-Zone 5 erhalten wird, die über die gesamte Fläche des Chips verläuft. Unter Verwendung bekannter Oxidations-, Photomaskier-, Implantations- und Diffusionstechniken werden p&spplus;-Zonen 6 und 7 ausgebildet.
  • Fig. 4 zeigt wie die Zonen 6 von der Oberfläche 8 bis zur Zone 3 verlaufen und eine n-Zone 9 einschließen, innerhalb deren später der NPN-Niederspannungstransistor ausgebildet wird, während die Zonen 7 als Gate des BMFET-Transistors verwendet werden sollen.
  • An diesem Punkt (Fig. 5), werden n&spplus;-Zonen 10 und 11 ausgebildet, die als Source des BMFET-Transistors und als Kollektorsenke, die den Serienwiderstand des Kollektors des Niederspannungstransistors reduziert, dienen sollen.
  • Mit gut bekannten Techniken (Fig. 6) werden Basiszone 12 und Emitterzone 13 des NPN-Niederspannungstransistors ausgebildet, Kontakte hergestellt und die verschiedenen Elemente der Baugruppe durch einen Metallisierungs- und Photomaskierungsprozeß miteinander verbunden. Alle Anschlußelektroden für die verschiedenen Komponenten liegen somit auf der Oberseite des Chip mit Ausnahme der auf seiner Unterseite liegenden Drainzone des BMFET-Transistors.
  • Fig. 7 zeigt das elektrische Ersatzschaltbild des Aufbaus nach Fig. 6 bezüglich des BMFET. Sie zeigt, daß die Diode, deren Anode der Isolierbereich ist und deren Kathode die Drainzone des BMFET-Transistors ist, in Sperrichtung vorgespannt ist, wenn der Anschluß I mit dem Punkt niedrigsten Potentials von den an der Schaltung vorhandenen verbunden ist; die Komponenten der integrierten Pilotschaltung sind daher gegeneinander und gegen die Leistungsstufe isoliert.
  • Aus Fig. 6 geht klar hervor, daß der Abstand J zwischen der Unterkante des Isolierbereichs und dem Substrat niedriger als der Abstand L zwischen der Unterkante der Gatezone des BMFET- Transistors und dem Substrat ist: Damit wird erreicht, daß die Durchbruchsspannung der oben genannten Diode niedriger als die Durchbruchsspannung des BMFET-Transistors ist, und daher die maximale Betriebsspannung der monolithischen Baugruppe der ersten dieser beiden entspricht. Man muß daher im Entwurfsstadium die Dicke J so einstellen, daß sie die maximal erforderliche Spannung aushält. Da die Stromverstärkung des BMFET von der Dicke der Drainzone, oder L, nach einem Gesetz umgekehrter quadratischer Proportionalität abhängt und weil L > J ist, kann man sehen, daß diese Verstärkung durch die unterschiedliche Sperrschichttiefe des BMFET-Gates im Vergleich zu derjenigen des horizontalen Isolationsbereichs 3 beeinträchtigt wird. Es ist daher von Vorteil, ein Verfahren zu entwickeln, mit welchem L = J erreicht werden kann, weil dies die Strombelastung auf ein Maximum bringt, ohne die Betriebsspannung der Baugruppe zu verändern. Diese Gleichheit wird möglich durch Ausbildung der Gatezone des BMFET und des horizontalen Isolationsbereiches vor dem zweiten epitaktischen Wachsen unter Verwendung desselben Diffusionsprozesses.
  • Ein Beispiel für ein Verfahren, das sich zur Erreichung dieses Ziels eignet, ist in den Figuren 8, 9, 10, 11 und 12 veranschaulicht. Dieses Verfahren enthält die folgende Reihenfolge von Schritten:
  • - man läßt eine erste epitaktische n-Schicht 15 auf einem Substrat 14 aus n&spplus;-monokristallinem Silizium mit hoher Dotierstoffkonzentration wachsen;
  • - mit den üblichen Oxidations-, Photomaskier-, Implantationsund Diffusionstechniken werden die p&spplus;-Zonen 16 und 17 in der Schicht 15 ausgebildet, welche die Gatezone des BMFET und den horizontalen Isolationsbereich der integrierten Steuerschaltungskomponenten bilden sollen;
  • - eine n&spplus;-Zone 18 wird in der Zone 17 ausgebildet, um die verdeckte Kollektorschicht des Transistors der integrierten Steuerschaltung zu bilden;
  • - man läßt eine zweite epitaktische Schicht auf der n-Zone 19 wachsen, welche die gesamte Chip-Oberfläche bedeckt,
  • - unter Verwendung bekannter Techniken für Oxidation, Photomaskierung und Implantation der zweiten epitaktischen Schicht und nachfolgende Diffusion werden n&spplus;-Zonen 20 und 21 ausgebildet;
  • - die Zonen 20 liegen unmittelbar oberhalb der Zonen 16 und schließen an diese an, die Zonen 21 erstrecken sich von der Oberfläche 22, bis sie die Zone 17 erreichen;
  • - zwei n&spplus;-Zonen 23 und 24 werden ausgebildet, die Zone 23, welche die Source-Zone des BMFET bildet, liegt zwischen zwei benachbarten Zonen 20, innerhalb deren sie verläuft, während die Zone 24, welche die Kollektorsenke bildet, oberhalb der Zone 18 liegt und an diese angrenzt;
  • - unter Verwendung bekannter Techniken werden die Basiszone 25 und die Emitterzone 26 des NPN-Niederspannungstransistors hergestellt, Kontakte ausgebildet und die verschiedenen Elemente der Baugruppe durch einen Metallisations- und Photomaskierprozeß miteinander verbunden.
  • Fig. 12 zeigt, daß das Gate des BMFET und die horizontale Isolationszone dieselbe Sperrschichttiefe haben. Die Ausführungsform des in den Figuren 8 bis 12 veranschaulichten Verfahrens hat zwei weitere Vorteile: Die Länge des Kanals (und damit die Verstärkungsgrenze (blocking gain) des BMFET-Transistors) wird vergrößert, und es ist auch möglich, die Dotierstoffkonzentrationen der ersten und zweiten Epitaxialschichten unabhängig voneinander zu bestimmen, weil der Kanal hauptsächlich in der ersten epitaktischen Schicht verläuft, während die epitaxiale Kollektorzone des Transistors der Steuerschaltung innerhalb der zweiten epitaxialen Schicht liegt: Die Dotierstoffpegel dieser beiden Schichten können daher unabhängig voneinander bestimmt werden.
  • Es versteht sich, daß die oben beschriebenen Realisierungsbeispiele abgewandelt, angepaßt oder integriert werden können, ohne aus dem Bereich der Erfindung zu gelangen.
  • Fig. 13 zeigt eine mögliche Ausführungsform Sie betrifft die Source-Zone des BMFET, die aus zwei Zonen 32 und 36 in Serie ausgebildet werden kann, wenn man mehr Wert auf niedrigeren Serien-Drain-Widerstand anstatt auf die Verstärkungsgrenze legt. Das diesbezügliche Herstellungsverfahren sieht die nachstehenden Stufen in der Reihenfolge vor:
  • - Man läßt eine erste epitaktische n-Schicht auf einem n&spplus;-Substrat 27 aus monokristallinem Silizium wachsen, und zwar mit hoher Dotierstoffkonzentration;
  • - unter Verwendung der üblichen Oxidations-, Photomaskier-, Implantations- und Diffusionstechniken werden p&spplus;-Zonen 30 und 29 innerhalb der Schicht 28 ausgebildet, welche die Gatezone des BMFET bzw. den horizontalen Isolationsbereich der Komponenten der integrierten Steuerschaltung bilden sollen;
  • - eine n&spplus;-Zone 31 wird innerhalb der Zone 29 ausgebildet, um die verdeckte Kollektorschicht des Transistors der integrierten Steuerschaltung zu bilden, und eine n&spplus;-Zone 32 (welche die Source-Zone des BMFET werden soll) wird zwischen die zwei Zonen 30 gelegt, innerhalb deren sie verläuft;
  • - man läßt eine zweite epitaktische Schicht wachsen, welche die n-Zone 33 bildet und die gesamte Chip-Oberfläche bedeckt;
  • - unter Verwendung bekannter Techniken der Oxidation, Photomaskierung und Implantation der zweiten epitaktischen Schicht und nachfolgende Diffusion werden p&spplus;-Zonen 35 und 34 ausgebildet;
  • - die Zone 35 liegt unmittelbar oberhalb der Zonen 30 und grenzt an diese an, die Zonen 34 erstrecken sich von der Oberfläche der zweiten epitaktischen Schicht bis herunter zur Zone 29;
  • - die beiden n&spplus;-Zonen 36 und 37 werden ausgebildet, die Zone 36 liegt unmittelbar oberhalb der Zone 32 und grenzt an sie an, während die Zone 37 die Kollektorsenke bildet und oberhalb der Zone 31 liegt und an dieser angrenzt;
  • - unter Verwendung bekannter Techniken werden die Basiszone 38 und die Emitterzone 39 des NPN-Niederspannungstransistors ausgebildet, die Kontakte freigelegt und die verschiedenen Elemente der Baugruppe mit einem Metallisierungs- und Photomaskierprozeß miteinander verbunden.
  • Gemäß einer anderen möglichen Variante könnte die Epitaxialzone 5 in Fig. 6 durch ein Doppelwachstum gebildet werden oder in der Weise, daß sie einen variablen Widerstand darstellt. Eine andere Abwandlung könnte eine Zwei-Ebenen-Metallisierung sein.
  • Diese Zwei-Ebenen-Metallisierung ist besonders für einen Aufbau gemäß der Erfindung zu empfehlen, weil sie eine merkliche Reduzierung des Platzbedarfs sowohl für die Leistungsstufe als auch für das Kontrollsystem erlaubt. Man könnte auf diese Weise für die Metallisierungsbahnen, welche Gate- und Source-Strom des BMFET führen, Platz sparen, der zur Ausbildung weiterer Elementarzellen verwendet werden könnte. Gleichermaßen kann man eine höhere Komponentendichte in dem von der Steuerschaltung eingenommenen Platz erreichen.

Claims (4)

1. Auf einem n&spplus;-leitenden Substrat (14,27) aus monokristallinem Silizium ausgebildetes Halbleiterbauelement mit einer mit vertikalem Stromfluß betriebenen Leistungsstufe und einer mindestens einen NPN-Niederspannungstransistor enthaltenden Steuerschaltung, welche in monolithischer Form in einem Halbleiterchip integriert sind, ferner mit einem die Steuerschaltung von der Leistungsstufe und die Komponenten der Steuerschaltung gegeneinander isolierenden Isolierbereich, wobei die Leistungsstufe aus mindestens einem BMFET-Transistor mit auf gegenüberliegenden Seiten des Chips gelegenen Source-Anschluß und Drainanschluß besteht und enthält:
- eine erste n-leitende epitaktische Schicht (15,28), die auf dem n&spplus;-leitenden Substrat aus monokristallinem Silizium liegt,
- eine zweite n&spplus;-leitende epitaktische Schicht (19,33), die auf der ersten epitaktischen Schicht gelegen ist,
- eine erste n&spplus;-leitende Zone (17,29) innerhalb der ersten epitaktischen Schicht zur Bildung einer horizontalen Isolationszone der integrierten Steuerschaltungskomponenten,
- zweite p&spplus;-leitende Zonen (16,30), die innerhalb der ersten n-leitenden epitaktischen Schicht liegen und seitlich von der ersten n&spplus;-leitenden Zone beabstandet sind und erste Gate- Zonen des BMFET bilden,
- eine zweite n&spplus;-leitende Zone (18,31) als Senke innerhalb der ersten p&spplus;-leitenden Zone zur Bildung einer verdeckten Kollektorschicht des Niederspannungstransistors der integrierten Steuerschaltung,
- dritte p&spplus;-leitende Isolationszonen (21,34) und vierte p&spplus;- leitende Zonen (20,35) innerhalb der zweiten epitaktischen Schicht, wobei die dritten Zonen über der ersten p&spplus;-leitenden Zone liegen und sich von der Oberfläche der zweiten epitaktischen Schicht in dieser zweiten epitaktischen Schicht bis zur Angrenzung an die erste p&spplus;-leitende Zone erstrecken und die vierten Zonen andere Gate-Zonen des BMFET-Transistors bilden und seitlich von den dritten Zonen beabstandet sind und unmittelbar über den ersten Gate-Zonen liegen und an diese angrenzen,
- eine fünfte n&spplus;-leitende Zone (23,36) und eine sechste n&spplus;-leitende Zone (24,37), wobei die fünfte Zone eine Source- Zone des BMFET-Transistors bildet und zwischen zwei benachbarten Bereichen der vierten Zonen liegt und sich teilweise in diese hineinerstreckt, und wobei die sechste Zone eine Kollektorsenke des Niederspannungstransistors bildet und über der zweiten n&spplus;-leitenden Zone liegt und an diese angrenzt,
- eine Basiszone (25,38), die in der ersten epitaktischen Schicht und oberhalb der verdeckten Kollektorzone liegt, und eine innerhalb der Basiszone liegende Emitterzone (26,39) des NPN-Niederspannungstransistors,
wobei der Abstand zwischen dem unteren Rand der horizontalen Isolationszone und des Substrats im wesentlichen der gleiche ist wie der Abstand zwischen dem unteren Rand der ersten Gate- Zonen des BMFET-Transistors und dem Substrat.
2. Halbleiterbauelement nach Anspruch 1, bei welchem der Abstand zwischen dem unteren Rand der Source-Zone des BMFET-Transistors und dem Substrat im wesentlichen der gleiche ist wie der Abstand zwischen dem unteren Rand der verdeckten Kollektorzone des Niederspannungstransistors und dem Substrat.
3. Herstellungsverfahren für ein Halbleiterbauelement nach Anspruch 1 mit den folgenden Schritten:
- Aufwachsen einer ersten n-leitenden Epitaxialschicht (15,28) auf einem n&spplus;-leitenden Substrat (14,27) aus monokristallinem Silizium mit hoher Dotierstoffkonzentration,
- Ausbildung einer ersten p&spplus;-leitenden Zone (17,29) innerhalb der ersten Schicht zur Bildung einer horizontalen Isolationszone der intergrierten Steuerschaltungskomponenten,
- Ausbildung von zweiten n&spplus;-leitenden Zonen (16,30) innerhalb der ersten Schicht in seitlichem Abstand von der ersten p&spplus;-leitenden Zone als erste Gate-Zonen des BMFET-Transistors,
- Ausbildung einer zweiten n&spplus;-leitenden Zone (18,31) als Senke innerhalb der ersten p&spplus;-leitenden Zone zur Bildung einer verdeckten Kollektorschicht des Niederspannungstransistors der integrierten Steuerschaltung,
- Aufwachsen einer zweiten n-leitenden Epitaxialschicht (19,33) zur Bildung einer sich entlang der gesamten Chip-Fläche erstreckenden n-leitenden Zone,
- Ausbildung dritter p&spplus;-leitender Isolationszonen (21,34) und vierter p&spplus;-leitender Zonen (20,35) innerhalb der zweiten Epitaxialschicht unter Verwendung von Oxidations-, Photomaskier-, Implantations- und nachfolgender Diffusionsschritte, wobei die dritten Zonen über der ersten p&spplus;-leitenden Zone liegen und von der Oberfläche der zweiten Epitaxialschicht sich innerhalb dieser zweiten Epitaxialschicht bis zum Angrenzen an die erste p&spplus;-leitende Zone erstrecken und wobei die vierten Zonen die anderen Gate-Zonen des BMFET-Transistors bilden sollen und seitlich von den dritten Zonen beabstandet sind und unmittelbar über den ersten Gate-Zonen (16,20) liegen und an diese angrenzen,
- Ausbildung einer fünften n&spplus;-leitenden Zone (23,36) und einer sechsten n&spplus;-leitenden Zone (24,37), wobei die fünfte Zone eine Source-Zone des BMFET-Transistors bildet und zwischen zwei benachbarten Bereichen der vierten Zonen liegt, in welche sie sich teilweise erstreckt, und wobei die sechste Zone eine Kollektorsenke des Niederspannungstransistors bildet und über der zweiten n&spplus;-leitenden Zone liegt und an dieser angrenzt,
- Ausbildung der Basiszone (25,38) in der ersten epitaktischen Schicht oberhalb der verdeckten Kollektorschicht, und der Emitterzone (26,39) des NPN-Niederspannungstransistors in der Basiszone,
- Ausbildung der Kontakte des Halbleiterbauelementes und Verbindung seiner verschiedenen Elemente durch Metallisierungsund Photomaskierungsprozesse.
4. Herstellungsverfahren für ein Halbleiterbauelement nach Anspruch 3, bei welchem eine weitere n-leitende Source-Zone (32) des BMFET-Transistors in der ersten epitaktischen Schicht ausgebildet wird, ehe die zweite Epitaxialschicht wächst, wobei die fünfte Zone (36) unmittelbar überhalb der anderen Source- Zone liegt und an diese angrenzt.
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