JPS63204640A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS63204640A JPS63204640A JP3552587A JP3552587A JPS63204640A JP S63204640 A JPS63204640 A JP S63204640A JP 3552587 A JP3552587 A JP 3552587A JP 3552587 A JP3552587 A JP 3552587A JP S63204640 A JPS63204640 A JP S63204640A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は微細化バイポーラプロセスを利用したバイポー
ラ静電誘導トランジスタ（ＳＥＴ）共存半導体装置に関
する。
ラ静電誘導トランジスタ（ＳＥＴ）共存半導体装置に関
する。
ＳＩＴについては、■工業調査会発行の電子材料１９８
１年９月ｐ、２２〜２７に電力用として。
１年９月ｐ、２２〜２７に電力用として。
バイポーラ・パワートランジスタやパワーＭＯ８ＦＥＴ
と対比して記載されており、その概要は第８図に示すよ
うに、下面にドレイン電極（ト）を有するｎ＋＋半導体
基板２０の上のｎ−型層２１内にメツシュ状のｐ型層２
２を埋め込んでおき、基板側面に開けた凹ｍ２３からｎ
＋層２４を拡散してグー）（Ｇを取り出し、ｎ一層の表
面にはｎ ／！２５を拡散してソース電極（Ｓ）を設
けたものであって、面積当たり電流容量が大きくとれ、
大電力用及び高周波高出力用に利用できる特徴を有する
。
と対比して記載されており、その概要は第８図に示すよ
うに、下面にドレイン電極（ト）を有するｎ＋＋半導体
基板２０の上のｎ−型層２１内にメツシュ状のｐ型層２
２を埋め込んでおき、基板側面に開けた凹ｍ２３からｎ
＋層２４を拡散してグー）（Ｇを取り出し、ｎ一層の表
面にはｎ ／！２５を拡散してソース電極（Ｓ）を設
けたものであって、面積当たり電流容量が大きくとれ、
大電力用及び高周波高出力用に利用できる特徴を有する
。
上述したＳＩＴは単体として使用するためのメサ構造の
ものであって、このような構造はＩＣのように一つの半
導体基体に多種多様の素子を組み込む場合には不適合で
ある。このような構造でゲート取り出しのために基板表
面に深い凹部２３を開けることは工程的に複雑であり、
その上に配線を設ける場合に、特に微細プロセスでは問
題がある。
ものであって、このような構造はＩＣのように一つの半
導体基体に多種多様の素子を組み込む場合には不適合で
ある。このような構造でゲート取り出しのために基板表
面に深い凹部２３を開けることは工程的に複雑であり、
その上に配線を設ける場合に、特に微細プロセスでは問
題がある。
本発明者は上記した問題点を克服し、微細プロセスで形
成されるＩＣにおいてＳＩＴを共存できる手段を開発し
た。
成されるＩＣにおいてＳＩＴを共存できる手段を開発し
た。
すなわち、本発明の目的とするところは、ＩＣの一部と
して、筒速犬電流特性を有するＳＩＴが共存可能な手段
を提供することにある。
して、筒速犬電流特性を有するＳＩＴが共存可能な手段
を提供することにある。
本願にお℃・て開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、ｐ温半導体基板と、此の基板上にエピタキシ
ャル成長させたｎ型半導体層との間に。
ャル成長させたｎ型半導体層との間に。
ｎ＋＋埋込層と素子分離のだめのｐ型埋込層とを有し、
分離された一つの半導体島領域には上記ｎ＋＋埋込層に
接してｐ型埋込層をメツシュ状に配置し、これをゲート
として上記島領域表面にｐ型拡散層を介して取り出し、
メッシェ状ｐ型埋込層の上部に設けたｎ型拡散層をソー
スとするとともに、上記ｎ＋＋埋込層に接続するように
上記島領域表面に設けた他のｎ型拡散層をドレイン取り
出し部として静ｔＬ誘導トランジスタを構成したもので
ある。
分離された一つの半導体島領域には上記ｎ＋＋埋込層に
接してｐ型埋込層をメツシュ状に配置し、これをゲート
として上記島領域表面にｐ型拡散層を介して取り出し、
メッシェ状ｐ型埋込層の上部に設けたｎ型拡散層をソー
スとするとともに、上記ｎ＋＋埋込層に接続するように
上記島領域表面に設けた他のｎ型拡散層をドレイン取り
出し部として静ｔＬ誘導トランジスタを構成したもので
ある。
上記した手段によればｎ＋温埋込層の上に形成されたメ
ツシュ状ｐ型埋込層は１表面から拡散されたベース９層
と接続しゲートとして取り出すことができ、一つの半導
体基体上に微細化された縦形ＳＩＴを他のトランジスタ
等と共存させることが可能となり、前記目的を達成する
ものである。
ツシュ状ｐ型埋込層は１表面から拡散されたベース９層
と接続しゲートとして取り出すことができ、一つの半導
体基体上に微細化された縦形ＳＩＴを他のトランジスタ
等と共存させることが可能となり、前記目的を達成する
ものである。
第１図乃至第７図は本発明の一実施例を示すものであっ
て、一つの半導体基体上にバイポーラ（縦形）ＳＩＴと
バイポーラｎｐｎ）ランジスタとを共存させるプロセス
の工程断面図である。以下、各工程に漬って説明する。
て、一つの半導体基体上にバイポーラ（縦形）ＳＩＴと
バイポーラｎｐｎ）ランジスタとを共存させるプロセス
の工程断面図である。以下、各工程に漬って説明する。
（１］ｐ″″型Ｓｔ基板（ウェハ）１の一生弐面におい
て、熱酸化によるＳｔＯ，膜マスク２を形成し、このマ
スク２を通してｓｂ・−（アンチモン）をイオン打ち込
みし、ｎ”ｍ埋込層３を形成するための拡散処理を行う
（第１図）。
て、熱酸化によるＳｔＯ，膜マスク２を形成し、このマ
スク２を通してｓｂ・−（アンチモン）をイオン打ち込
みし、ｎ”ｍ埋込層３を形成するための拡散処理を行う
（第１図）。
（２） 新たに形成したＳｉＯ＊［マスク４を通して
Ｂ。
Ｂ。
（はう素）をイオン打ち込みし、アイル−シ目ン用のｐ
＋＋埋込層５およびＳＩＴのゲートとなるメッシェ状ｐ
＋型埋込層６を形成するための拡散処理を行う（第２図
）。
＋＋埋込層５およびＳＩＴのゲートとなるメッシェ状ｐ
＋型埋込層６を形成するための拡散処理を行う（第２図
）。
（３） 全面にエピタキシャル成長によるｎ−ｆｆｌ
ｓｉ層７を生成し、ｐ”ｍ埋込層５．６をその間に埋め
込む形に拡散処理する。このあとアイソレーン３フ部を
形成するために全面にＳＩＮ膜を生成し、その一部をエ
ッチ除去して拡散及び選択酸化用のマスク８を形成する
（第３図）。
ｓｉ層７を生成し、ｐ”ｍ埋込層５．６をその間に埋め
込む形に拡散処理する。このあとアイソレーン３フ部を
形成するために全面にＳＩＮ膜を生成し、その一部をエ
ッチ除去して拡散及び選択酸化用のマスク８を形成する
（第３図）。
（４１上記ＳｉＮマスク８を用いてＳｉ層の一部をエッ
チし点線で示すような凹部９をあけた後、選択酸化によ
るアイソレージＭ ／＠化ｌＫ １０ ヲｐ＋型埋込層
５に接続するように形成する。アイソレージ璽ン酸化膜
１０により分離された半導体島領域１．ｆｌのうち、一
方の島領域ｌをバイポーラｎｐｎ）ランジスタ形成碩域
とし、他方の島領域…をＳＩＴ形成領域とする（第４図
）。
チし点線で示すような凹部９をあけた後、選択酸化によ
るアイソレージＭ ／＠化ｌＫ １０ ヲｐ＋型埋込層
５に接続するように形成する。アイソレージ璽ン酸化膜
１０により分離された半導体島領域１．ｆｌのうち、一
方の島領域ｌをバイポーラｎｐｎ）ランジスタ形成碩域
とし、他方の島領域…をＳＩＴ形成領域とする（第４図
）。
（５１Ｓｉ層表面に形成した新たな酸化膜をマスクＫＢ
（ひ素）イオン打ち込み、拡散を行い、島領域Ｉにはベ
ースとなる９層１１を形成し、島領域…にはメツシー状
ｐ＋型埋込層６の一部に接続するようにゲート取り出し
ｐ＋Ｗ１１２を形成する。
（ひ素）イオン打ち込み、拡散を行い、島領域Ｉにはベ
ースとなる９層１１を形成し、島領域…にはメツシー状
ｐ＋型埋込層６の一部に接続するようにゲート取り出し
ｐ＋Ｗ１１２を形成する。
なお、これらとは別に、酸化膜マスクを用いてＰ（りん
）イオン打ち込み、拡散を行うことにより。
）イオン打ち込み、拡散を行うことにより。
島領域Ｉにはコレクタ取り出しｎ＋層１３を、島領域■
にはドレイン取り出しｎ 層１４をそれぞれの島領域の
ｎ＋型埋込層３に接続するように形成する（第５図）。
にはドレイン取り出しｎ 層１４をそれぞれの島領域の
ｎ＋型埋込層３に接続するように形成する（第５図）。
（６ＪＡｓ（ひ素）の選択的イオン打ち込み、拡散を行
って、島領域Ｉにエミッタｎ”ｆｆｉ層１層上５成する
とともに、島領域…にはソースｎ＋型層１６を形成する
（第６図）。
って、島領域Ｉにエミッタｎ”ｆｆｉ層１層上５成する
とともに、島領域…にはソースｎ＋型層１６を形成する
（第６図）。
（７）全面にＣＶＤ（化学的気相析出）・’ＰＳＧ（り
ん・シリケートガラス）等によるパッジページ璽ンを施
し、コンタクト・ホトエッチ後、 ＡＪ（アルミニウム
）蒸着（スパッタ）、バターニングにより、島領域Ｉに
おいてベース■、エミッタ（烏、コレクタ（Ｃ１各電極
を有するバイポーラｎｐｎトランジスタを形成するとと
もに、島領域■においては、ソース（Ｓ、ゲー）（０％
ドレイン（Ｄの各電極を有するバイポーラＳＩＴを完
成する（第７図）。
ん・シリケートガラス）等によるパッジページ璽ンを施
し、コンタクト・ホトエッチ後、 ＡＪ（アルミニウム
）蒸着（スパッタ）、バターニングにより、島領域Ｉに
おいてベース■、エミッタ（烏、コレクタ（Ｃ１各電極
を有するバイポーラｎｐｎトランジスタを形成するとと
もに、島領域■においては、ソース（Ｓ、ゲー）（０％
ドレイン（Ｄの各電極を有するバイポーラＳＩＴを完
成する（第７図）。
上記実施例で述べた半導体装置において、島領域■に形
成された構造ではメッシェ状ｐ＋埋込層６をｎ＋埋込Ｎ
３の上に形成しであることにより、ベース拡散による９
層１２と接続してゲート電極取出しができる。この９層
１２とエピタキシャルｎｔｍ層間のバイアス印加により
、ｐ層周囲に空乏層がのび、ソース（ｎ＋層１６）とド
レイン電極層１４）との間の電流のスイッチオン・オフ
動作し、微細化プロセスで高速・大電流スイッチ特性を
もつ縦形ＳＴＴが得られる。
成された構造ではメッシェ状ｐ＋埋込層６をｎ＋埋込Ｎ
３の上に形成しであることにより、ベース拡散による９
層１２と接続してゲート電極取出しができる。この９層
１２とエピタキシャルｎｔｍ層間のバイアス印加により
、ｐ層周囲に空乏層がのび、ソース（ｎ＋層１６）とド
レイン電極層１４）との間の電流のスイッチオン・オフ
動作し、微細化プロセスで高速・大電流スイッチ特性を
もつ縦形ＳＴＴが得られる。
ドレイン電極はｎ＋埋込層から直接とり出すことができ
、ＳＴＴをＩＣの一部として構成することができる。
、ＳＴＴをＩＣの一部として構成することができる。
ゲートとなるメックｚｐ 埋込層はアイソレージ璽ン
ｐ＋埋込層と同時に形成し、ゲート取出しｐ＋層はベー
ス９層と同時に拡散することができることにより、工数
を特にふやすことなく 、ＳＩＴとｎｐｎ）う／ジスタ
共存のＩＣｔｔ！Ｒ造することが可能である。
ｐ＋埋込層と同時に形成し、ゲート取出しｐ＋層はベー
ス９層と同時に拡散することができることにより、工数
を特にふやすことなく 、ＳＩＴとｎｐｎ）う／ジスタ
共存のＩＣｔｔ！Ｒ造することが可能である。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で、種々変更
可能である。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で、種々変更
可能である。
たとえば、一つのＩＣの基板上にＳＩＴ以外にバイポー
ラｎｐｎ）ランジスタ、横形ｐｎｐ）ランジスタ、ＩＩ
Ｌ、抵抗等を共存させ、ＩＣの付加価値の大幅の増加を
図ることができる。
ラｎｐｎ）ランジスタ、横形ｐｎｐ）ランジスタ、ＩＩ
Ｌ、抵抗等を共存させ、ＩＣの付加価値の大幅の増加を
図ることができる。
本発明はｐｎ接合を利用した素子分離構造を有する半導
体装置全般に応用することができる。たとえば、選択酸
化膜を用いないで基板上から深いｐ拡散層を形成した接
合アイソレージ冒ン構造、基板上面に凹部なあけ、ｐ埋
込層に接続させたアイソレージ嘗ン構造等に応用して同
様の効果を挙げることができる。
体装置全般に応用することができる。たとえば、選択酸
化膜を用いないで基板上から深いｐ拡散層を形成した接
合アイソレージ冒ン構造、基板上面に凹部なあけ、ｐ埋
込層に接続させたアイソレージ嘗ン構造等に応用して同
様の効果を挙げることができる。
本願において開示された発明のうち代表的なものによっ
て得られる効果を簡単に説明すれは下記のとおりである
。
て得られる効果を簡単に説明すれは下記のとおりである
。
すなわち、微細化プロセスで高電流・高速スイッチの動
作が可能な半導体装置を提供できる。
作が可能な半導体装置を提供できる。
第１図乃至第７図は本発明の一実施例を示し、一つの基
板上に縦形ＳＩＴとバイポーラトランジスタを共存させ
るプロセスの工程断面図である。 第８図は従来からある電力用ＳＥＴの一例を示す断面図
である。 １ ・ｐ−型Ｓｉ基板、２・・・５ｉＯ１＠、３・・・
ｎ”型埋込層、４・・・８４０２１Ｑ、５・・・アイソ
レーションｐ埋込層、６・・・メッシェ状ｐ埋込層、７
・・・エピタキシャルｎ層、８・・・ＳｉＮ膜マスク、
９・・・凹部、１０・・・アイソレーション酸化膜、１
１・・・ベース９層、１２・・・ゲート取出しｐ暦、１
３・・・コレクタ取出しｎ”眉、１４・・・ドレイン取
出しｎ”Ｊｉｉｊ、１５・・・エミッタｎ＋層、１６・
・・ソース取り出しｎ＋層。 代理人 弁理士 小 川 勝 男 第 ８ 図
板上に縦形ＳＩＴとバイポーラトランジスタを共存させ
るプロセスの工程断面図である。 第８図は従来からある電力用ＳＥＴの一例を示す断面図
である。 １ ・ｐ−型Ｓｉ基板、２・・・５ｉＯ１＠、３・・・
ｎ”型埋込層、４・・・８４０２１Ｑ、５・・・アイソ
レーションｐ埋込層、６・・・メッシェ状ｐ埋込層、７
・・・エピタキシャルｎ層、８・・・ＳｉＮ膜マスク、
９・・・凹部、１０・・・アイソレーション酸化膜、１
１・・・ベース９層、１２・・・ゲート取出しｐ暦、１
３・・・コレクタ取出しｎ”眉、１４・・・ドレイン取
出しｎ”Ｊｉｉｊ、１５・・・エミッタｎ＋層、１６・
・・ソース取り出しｎ＋層。 代理人 弁理士 小 川 勝 男 第 ８ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板と、これと反対導電型である
第２導電型のエピタキシャル半導体層との間に高濃度第
２導電型埋込層と、素子分離のための第１導電型埋込層
とを有し、分離された一つの第２導電型半導体島領域に
は、上記第２導電型埋込層に接して第１導電型埋込層が
メッシュ状に形成され、このメッシュ状第１導電型埋込
層は、上記島領域の第２導電型半導体層の表面の一部に
形成された第１導電型拡散層を介しゲートとして取り出
され、上記メッシュ状第１導電型埋込層上の第２導電型
半導体層の表面に高濃度第２導電型拡散層からなるソー
スが形成されるととに、第２導電型埋込層は上記島領域
の第２導電型半導体層の表面の他の一部に形成された他
の第２導電型拡散層を介しドレインとして取り出されて
いることを特徴とする半導体装置。 ２、第１導電型半導体基板はｐ型シリコンであり、第２
導電型半導体層はｎ型シリコンである特許請求の範囲第
１項記載の半導体装置。 ３、ｐ型シリコン基板の上に一部でｎ＾＋型埋込層を介
してｎ型シリコン層をエピタキシャル成長させ、このｎ
型層とｐ型基板との間にうめこんだｐ型埋込層によりい
くつかの半導体島領域に分離し、各島領域内にそれぞれ
に半導体素子を形成する半導体装置の製造法において、
上記島領域分離のためのｐ型埋込層拡散と同時に、一つ
の島領域（Ａ）のｎ＾＋型埋込層表面に接してメッシュ
状のｐ型埋込層を形成し、ｎ型層のエピタキシャル成長
後に、他の一つの島領域（Ｂ）におけるベースｐ型拡散
を利用して上記メッシュ状のｐ型埋込層に接続するよう
に島領域（Ａ）の表面の一部にｐ型拡散層をゲート取り
出し部として形成し、島領域（Ｂ）におけるエミッタｎ
＾＋型拡散を利用して島領域（Ａ）の表面におけるｎ＾
＋型埋込層に接続するように表面の一部にｎ＾＋型拡散
層をドレインとして形成することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3552587A JPS63204640A (ja) | 1987-02-20 | 1987-02-20 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3552587A JPS63204640A (ja) | 1987-02-20 | 1987-02-20 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204640A true JPS63204640A (ja) | 1988-08-24 |
Family
ID=12444160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3552587A Pending JPS63204640A (ja) | 1987-02-20 | 1987-02-20 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63204640A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0403016A2 (en) * | 1989-06-16 | 1990-12-19 | STMicroelectronics S.r.l. | Semiconductor device comprising a control circuit and a power stage with vertical current flow, integrated in monolithic form in the same chip, and related manufacturing process |
-
1987
- 1987-02-20 JP JP3552587A patent/JPS63204640A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0403016A2 (en) * | 1989-06-16 | 1990-12-19 | STMicroelectronics S.r.l. | Semiconductor device comprising a control circuit and a power stage with vertical current flow, integrated in monolithic form in the same chip, and related manufacturing process |
| US5119161A (en) * | 1989-06-16 | 1992-06-02 | Sgs-Thomson Microelectronics S.R.L. | Semiconductor device comprising a control circuit and a power stage with a vertical current flow, integrated in monolithic form on a single chip |
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